JP2780289B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2780289B2 JP2780289B2 JP63290604A JP29060488A JP2780289B2 JP 2780289 B2 JP2780289 B2 JP 2780289B2 JP 63290604 A JP63290604 A JP 63290604A JP 29060488 A JP29060488 A JP 29060488A JP 2780289 B2 JP2780289 B2 JP 2780289B2
- Authority
- JP
- Japan
- Prior art keywords
- diode
- resistor
- power supply
- pair
- well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 230000005611 electricity Effects 0.000 claims description 16
- 230000003068 static effect Effects 0.000 claims description 16
- 238000009792 diffusion process Methods 0.000 description 13
- 230000007423 decrease Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 239000002184 metal Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路上に構成する保護装置に関
する。
する。
本発明は、端子と正側電源間に接続される第１のダイ
オード、もしくは、端子と負側電源間に接続される第２
のダイオードを有し、さらに正側電源と負側電源間に寄
生する第３のダイオードをもつ保護装置において、前記
端子を正負側電源に接続された第１のダイオード、もし
くは第２のダイオードに接続した後、抵抗を介して、前
記抵抗と正側電源間に接続される第４のダイオード、も
しくは負側電源間に接続される第５のダイオードを有
し、前記抵抗と第４もしくは第５のダイオードの接続関
係をもった回路を、少なくとも１つ以上具備する事によ
り、静電気による破壊を防止したものである。
オード、もしくは、端子と負側電源間に接続される第２
のダイオードを有し、さらに正側電源と負側電源間に寄
生する第３のダイオードをもつ保護装置において、前記
端子を正負側電源に接続された第１のダイオード、もし
くは第２のダイオードに接続した後、抵抗を介して、前
記抵抗と正側電源間に接続される第４のダイオード、も
しくは負側電源間に接続される第５のダイオードを有
し、前記抵抗と第４もしくは第５のダイオードの接続関
係をもった回路を、少なくとも１つ以上具備する事によ
り、静電気による破壊を防止したものである。
従来の保護装置は第３図に示す様に、端子と保護ダイ
オードの間に抵抗６を接続し、抵抗６の他の端と電源電
極との間にダイオード１、２を接続し、さらに抵抗７を
通じてMOS型電界効果トランジスタ（以降MOSFETと称
す）に入力される保護回路が一般的に知られている。ダ
イオード３は、上記ダイオードをつくる事で電源端子に
寄生するダイオードである。
オードの間に抵抗６を接続し、抵抗６の他の端と電源電
極との間にダイオード１、２を接続し、さらに抵抗７を
通じてMOS型電界効果トランジスタ（以降MOSFETと称
す）に入力される保護回路が一般的に知られている。ダ
イオード３は、上記ダイオードをつくる事で電源端子に
寄生するダイオードである。
端子10に正の静電気が印加された場合、電荷はダイオ
ード１を順方向で通り、電源電極９へ抜けるか、さらに
ダイオード３を逆方向で通り、電源電極11へ抜ける。ま
た端子10に負の静電気が印加された場合、ダイオード２
を順方向で通り、電源電極11へ抜けるか、ダイオード３
を逆方向で通り、電源電極９へ抜ける。これによりMOSF
ETのゲート端子に達する静電気は弱まり、静電気による
ゲート膜破壊を防止した。
ード１を順方向で通り、電源電極９へ抜けるか、さらに
ダイオード３を逆方向で通り、電源電極11へ抜ける。ま
た端子10に負の静電気が印加された場合、ダイオード２
を順方向で通り、電源電極11へ抜けるか、ダイオード３
を逆方向で通り、電源電極９へ抜ける。これによりMOSF
ETのゲート端子に達する静電気は弱まり、静電気による
ゲート膜破壊を防止した。
しかし前述の従来技術では、半導体集積回路の微細
化、高速化がすすむなかで、MOSFETのゲート膜厚がうす
くなってくると、ゲート膜の静電気耐量が低下し、従来
技術だけではゲート膜を保護できなくなってしまう。そ
こで本発明はこの様な問題点を解決するもので、その目
的とするところは、静電気に強い入力保護装置を提供す
るところにある。
化、高速化がすすむなかで、MOSFETのゲート膜厚がうす
くなってくると、ゲート膜の静電気耐量が低下し、従来
技術だけではゲート膜を保護できなくなってしまう。そ
こで本発明はこの様な問題点を解決するもので、その目
的とするところは、静電気に強い入力保護装置を提供す
るところにある。
本発明の半導体装置は、入力端子から入力した信号が
それぞれのゲートに供給される一対のＰチャンネルMOSF
ETとＮチャンネルMOSFETと前記一対のMOSFETを前記入力
端子に印可される静電気による破壊から保護するための
保護回路を備える半導体装置において、前記保護回路
が、前記入力端子に一端が接続された第１の抵抗と、前
記第１の抵抗の他端に一端が接続された第２の抵抗と、
アノードを前記第１の抵抗と第２の抵抗の接続点に接続
し、カソードを正側電源に接続した第１のダイオード
と、カソードを前記第１の抵抗と第２の抵抗の接続点に
接続し、アノードを負側電源に接続した第２のダイオー
ドと、アノードを前記一対のＰチャンネルMOSFETとＮチ
ャンネルMOSFETそれぞれのゲートに接続された前記第２
の抵抗の他端に接続し、カソードを前記正側電源に接続
した第３のダイオードと、カソードを前記一対のＰチャ
ンネルMOSFETとＮチャンネルMOSFETそれぞれのゲートに
接続された前記第２の抵抗の他端に接続し、アノードを
前記負側電源に接続した第４のダイオードと、前記第１
のダイオードあるいは第２のダイオードを作るための第
１のウエルと、前記一対のMOSFETのうちＰチャンネルMO
SFETあるいはＮチャンネルMOSFETいづれかのトランジス
タを作るために前記第１のウエルとは別に離間して設け
られた第２のウエルとを備え、前記第３のダイオードと
第４のダイオードは前記一対のMOSFETに隣接して設けら
れ、前記第２のウエルを用いて前記第３のダイオードあ
るいは第４のダイオードが形成されてなることを特徴と
する。
それぞれのゲートに供給される一対のＰチャンネルMOSF
ETとＮチャンネルMOSFETと前記一対のMOSFETを前記入力
端子に印可される静電気による破壊から保護するための
保護回路を備える半導体装置において、前記保護回路
が、前記入力端子に一端が接続された第１の抵抗と、前
記第１の抵抗の他端に一端が接続された第２の抵抗と、
アノードを前記第１の抵抗と第２の抵抗の接続点に接続
し、カソードを正側電源に接続した第１のダイオード
と、カソードを前記第１の抵抗と第２の抵抗の接続点に
接続し、アノードを負側電源に接続した第２のダイオー
ドと、アノードを前記一対のＰチャンネルMOSFETとＮチ
ャンネルMOSFETそれぞれのゲートに接続された前記第２
の抵抗の他端に接続し、カソードを前記正側電源に接続
した第３のダイオードと、カソードを前記一対のＰチャ
ンネルMOSFETとＮチャンネルMOSFETそれぞれのゲートに
接続された前記第２の抵抗の他端に接続し、アノードを
前記負側電源に接続した第４のダイオードと、前記第１
のダイオードあるいは第２のダイオードを作るための第
１のウエルと、前記一対のMOSFETのうちＰチャンネルMO
SFETあるいはＮチャンネルMOSFETいづれかのトランジス
タを作るために前記第１のウエルとは別に離間して設け
られた第２のウエルとを備え、前記第３のダイオードと
第４のダイオードは前記一対のMOSFETに隣接して設けら
れ、前記第２のウエルを用いて前記第３のダイオードあ
るいは第４のダイオードが形成されてなることを特徴と
する。
端子10に入った正の静電気は、ダイオード１を順方向
で通過し、電源電極９にぬけるか、さらにはダイオード
３を逆方向で通り、電源電極11に抜ける。但し端子に加
わった静電気は電荷移動経路のインピーダンスによって
は、瞬間的に抵抗６、７間の電位上昇をまねき、一部は
ダイオード３を逆方向で通過し、電源電極11へ抜けたり
する。瞬間的な高い電位変化の場合、ダイオード面積は
それほど電荷移動経路のインピーダンスにきかず、MOSF
ETのゲート膜にかかる電位をさげる効果はうすい。
で通過し、電源電極９にぬけるか、さらにはダイオード
３を逆方向で通り、電源電極11に抜ける。但し端子に加
わった静電気は電荷移動経路のインピーダンスによって
は、瞬間的に抵抗６、７間の電位上昇をまねき、一部は
ダイオード３を逆方向で通過し、電源電極11へ抜けたり
する。瞬間的な高い電位変化の場合、ダイオード面積は
それほど電荷移動経路のインピーダンスにきかず、MOSF
ETのゲート膜にかかる電位をさげる効果はうすい。
従来技術であれば、ダイオードを通して電荷が移動
し、端子への印加電圧に対し電位はさがるものの、抵抗
６、７間の瞬間的な高い電位はそのままMOSFETの入力に
もかかり、ゲート膜破壊を引き起こす。ゲート膜厚が薄
くなるほどゲート膜の電圧耐量は低下し、ゲート膜破壊
を引き起こしやすくなる。
し、端子への印加電圧に対し電位はさがるものの、抵抗
６、７間の瞬間的な高い電位はそのままMOSFETの入力に
もかかり、ゲート膜破壊を引き起こす。ゲート膜厚が薄
くなるほどゲート膜の電圧耐量は低下し、ゲート膜破壊
を引き起こしやすくなる。
本発明の構造によれば、抵抗６、７間に瞬間的にかか
った高い電位は、ダイオード４を電荷が順方向で通過
し、MOSFETのゲート膜にかかる電位は低下する。
った高い電位は、ダイオード４を電荷が順方向で通過
し、MOSFETのゲート膜にかかる電位は低下する。
従って多段に保護抵抗と保護ダイオードを分離する事
により、より薄いゲート膜を保護する事ができる。
により、より薄いゲート膜を保護する事ができる。
第１図は本発明の実施例における保護装置の等価回路
である。第２図は本発明の実施例における保護装置を半
導体装置上に実現したときのパターン図例である。この
パターン図例はＰ型基板半導体装置の例である。
である。第２図は本発明の実施例における保護装置を半
導体装置上に実現したときのパターン図例である。この
パターン図例はＰ型基板半導体装置の例である。
以下本発明を第２図のパターン図例を用いて具体的に
説明する。尚第１図第２図に明記されている各素子の番
号は対応している。
説明する。尚第１図第２図に明記されている各素子の番
号は対応している。
Ｐ基板上にＰ型の濃い拡散領域15（以降Ｐ+拡散と称
す）と、Ｎ型の島Ｎウェル領域13がありＮウェル近辺に
Ｎ型の濃い拡散領域14（以降Ｎ+拡散と称す）が存在す
る。入力端子に接続された金属配線10はポリシリコン抵
抗６の一端に接続され、ポリシリコン抵抗６の他の端は
金属配線を通じＮウェルとＰ+拡散からなるダイオード
１、及びＰ基板とＮ+拡散からなるダイオード２に接続
され、ポリシリコン抵抗７の一端に接続される。さらに
ポリシリコン抵抗７の別の一端は、金属配線を通じＰ基
板とＮ+拡散からなるダイオード５、およびＮウェルと
Ｐ+拡散からなるダイオードに接続され、ポリシリコン
抵抗８の一端に接続される。さらにポリシリコン抵抗８
の一端はMOSFET12のゲート端子に接続される。
す）と、Ｎ型の島Ｎウェル領域13がありＮウェル近辺に
Ｎ型の濃い拡散領域14（以降Ｎ+拡散と称す）が存在す
る。入力端子に接続された金属配線10はポリシリコン抵
抗６の一端に接続され、ポリシリコン抵抗６の他の端は
金属配線を通じＮウェルとＰ+拡散からなるダイオード
１、及びＰ基板とＮ+拡散からなるダイオード２に接続
され、ポリシリコン抵抗７の一端に接続される。さらに
ポリシリコン抵抗７の別の一端は、金属配線を通じＰ基
板とＮ+拡散からなるダイオード５、およびＮウェルと
Ｐ+拡散からなるダイオードに接続され、ポリシリコン
抵抗８の一端に接続される。さらにポリシリコン抵抗８
の一端はMOSFET12のゲート端子に接続される。
Ｎウェル13はＮ+拡散14を通じ正側電極９に電気的に
接続され、Ｐ基板はＰ+拡散15を通じ負側電極11に電気
的に接続される。ダイオード３は、Ｎ+拡散とＰ基板と
の間にできるダイオードである。
接続され、Ｐ基板はＰ+拡散15を通じ負側電極11に電気
的に接続される。ダイオード３は、Ｎ+拡散とＰ基板と
の間にできるダイオードである。
端子10に正の静電気が加わると、ダイオード１を順方
向に電荷が通過し、正側電極９へ、さらにはダイオード
３を逆方向に電荷が通過し、負側電極11へ抜けていく。
これにより抵抗６、７間の電位は低下するが、静電気印
加時の瞬間はそれほど電位はさがらず、抵抗７を介して
次段へつたわる。ここでさらにダイオード４、３を介し
て電荷を抜き、MOSFETのゲート入力にかかる瞬間的な電
位を下げる。
向に電荷が通過し、正側電極９へ、さらにはダイオード
３を逆方向に電荷が通過し、負側電極11へ抜けていく。
これにより抵抗６、７間の電位は低下するが、静電気印
加時の瞬間はそれほど電位はさがらず、抵抗７を介して
次段へつたわる。ここでさらにダイオード４、３を介し
て電荷を抜き、MOSFETのゲート入力にかかる瞬間的な電
位を下げる。
同様に負の静電気が加わると、ダイオード２、３及び
ダイオード５、３によりMOSFETのゲート入力にかかる瞬
間的な電位をさげる事ができる。
ダイオード５、３によりMOSFETのゲート入力にかかる瞬
間的な電位をさげる事ができる。
MOSFETのゲート膜破壊電圧は、ゲート膜厚が薄いほど
低下し、本発明の保護装置を複数段構成する事により、
MOSFETのゲート入力に印加される瞬間的な電位をさげる
事ができ、MOSFETを静電気から保護する事ができる。
低下し、本発明の保護装置を複数段構成する事により、
MOSFETのゲート入力に印加される瞬間的な電位をさげる
事ができ、MOSFETを静電気から保護する事ができる。
第１図に示す本発明の実施例は抵抗７の後に保護ダイ
オード４、５がそれぞれ正負側電極に接続されている
が、保護ダイオード１、２の電荷吸収経路のインピーダ
ンスによっては、ダイオード４もしくはダイオード５を
省略する事もできる。
オード４、５がそれぞれ正負側電極に接続されている
が、保護ダイオード１、２の電荷吸収経路のインピーダ
ンスによっては、ダイオード４もしくはダイオード５を
省略する事もできる。
第２図に示す本発明の実施例は、Ｐ型基板半導体装置
の例であるが、Ｎ型基板半導体装置でも、Ｐ型、Ｎ型の
関係を逆にする事により同様の説明が成り立つ。
の例であるが、Ｎ型基板半導体装置でも、Ｐ型、Ｎ型の
関係を逆にする事により同様の説明が成り立つ。
第５図は本発明の別の実施例である。入力端子に接続
された金属配線10から、ダイオード１、２及びポリシリ
コン抵抗７までの接続関係は第２図で説明した内容と同
じである。
された金属配線10から、ダイオード１、２及びポリシリ
コン抵抗７までの接続関係は第２図で説明した内容と同
じである。
保護ダイオード４、５は通常の論理ゲートセルのセル
列の中に組み込まれ、ウェルは論理ゲートセルと共有す
る。
列の中に組み込まれ、ウェルは論理ゲートセルと共有す
る。
ポリシリコン抵抗７の別の一端は金属配線を通じ上記
保護ダイオード４、５に接続され、MOSFET12のゲート端
子に接続される。第５図に示す実施例では、論理ゲート
セル列の内に静電気保護ダイオード４、５が設けられる
ため、その配置は自由に選択でき、本発明の保護装置を
半導体装置上に容易に実現できる。
保護ダイオード４、５に接続され、MOSFET12のゲート端
子に接続される。第５図に示す実施例では、論理ゲート
セル列の内に静電気保護ダイオード４、５が設けられる
ため、その配置は自由に選択でき、本発明の保護装置を
半導体装置上に容易に実現できる。
以上述べた本発明によれば、端子は正負電極にそれぞ
れ接続された第１及び第２の保護ダイオードの一方に接
続され、さらに保護抵抗に接続され、前記保護抵抗の別
の端子は、正負電極にそれぞれ接続された第４及び第５
の保護ダイオードの一方に接続される構造をとる事によ
り、MOS型半導体装置のゲート膜破壊耐量を大幅にアッ
プさせるというすぐれた効果を有する。
れ接続された第１及び第２の保護ダイオードの一方に接
続され、さらに保護抵抗に接続され、前記保護抵抗の別
の端子は、正負電極にそれぞれ接続された第４及び第５
の保護ダイオードの一方に接続される構造をとる事によ
り、MOS型半導体装置のゲート膜破壊耐量を大幅にアッ
プさせるというすぐれた効果を有する。
また第５図に示す実施例によれば、正負電極にそれぞ
れ接続された第４及び第５の保護ダイオードは、通常の
ロジックセル内に作成する事ができ、本発明を半導体装
置上に実現する上で、パターンレイアウトの自由度が増
し、入出力端子周辺のパターン的な集中がなくなる。
れ接続された第４及び第５の保護ダイオードは、通常の
ロジックセル内に作成する事ができ、本発明を半導体装
置上に実現する上で、パターンレイアウトの自由度が増
し、入出力端子周辺のパターン的な集中がなくなる。
これにより半導体装置上の無駄なスペースが減り半導
体装置のチップサイズを小さくできるという効果も有す
る。
体装置のチップサイズを小さくできるという効果も有す
る。
第１図は本発明の保護装置の一実施例を示す等価回路
図。 第２図は本発明の一実施例における半導体装置上のパタ
ーン図。 第３図は従来の保護装置を示す等価回路図。 第４図は従来の保護装置における半導体装置上のパター
ン図。 第５図は本発明の一実施例における半導体装置上のパタ
ーン図。 １、４……正側電極との間の保護ダイオード ２、５……負側電極との間の保護ダイオード ３……正負電極間の保護ダイオード ６、７、８……保護抵抗 ９……正側電極 10……端子 11……負側電極 12……MOSFET 13……Ｎウェル 14……Ｎ+拡散 15……Ｐ+拡散 16……ポリシリコン−ALコンタクト 17……拡散−ALコンタクト
図。 第２図は本発明の一実施例における半導体装置上のパタ
ーン図。 第３図は従来の保護装置を示す等価回路図。 第４図は従来の保護装置における半導体装置上のパター
ン図。 第５図は本発明の一実施例における半導体装置上のパタ
ーン図。 １、４……正側電極との間の保護ダイオード ２、５……負側電極との間の保護ダイオード ３……正負電極間の保護ダイオード ６、７、８……保護抵抗 ９……正側電極 10……端子 11……負側電極 12……MOSFET 13……Ｎウェル 14……Ｎ+拡散 15……Ｐ+拡散 16……ポリシリコン−ALコンタクト 17……拡散−ALコンタクト
Claims (1)
- 【請求項１】入力端子から入力した信号がそれぞれのゲ
ートに供給される一対のＰチャンネルMOSFETとＮチャン
ネルMOSFETと前記一対のMOSFETを前記入力端子に印可さ
れる静電気による破壊から保護するための保護回路を備
える半導体装置において、 前記保護回路が、 前記入力端子に一端が接続された第１の抵抗と、 前記第１の抵抗の他端に一端が接続された第２の抵抗
と、 アノードを前記第１の抵抗と第２の抵抗の接続点に接続
し、カソードを正側電源に接続した第１のダイオード
と、 カソードを前記第１の抵抗と第２の抵抗の接続点に接続
し、アノードを負側電源に接続した第２のダイオード
と、 アノードを前記一対のＰチャンネルMOSFETとＮチャンネ
ルMOSFETそれぞれのゲートに接続された前記第２の抵抗
の他端に接続し、カソードを前記正側電源に接続した第
３のダイオードと、 カソードを前記一対のＰチャンネルMOSFETとＮチャンネ
ルMOSFETそれぞれのゲートに接続された前記第２の抵抗
の他端に接続し、アノードを前記負側電源に接続した第
４のダイオードと、 前記第１のダイオードあるいは第２のダイオードを作る
ための第１のウエルと、前記一対のMOSFETのうちＰチャ
ンネルMOSFETあるいはＮチャンネルMOSFETいづれかのト
ランジスタを作るために前記第１のウエルとは別に離間
して設けられた第２のウエルとを備え、 前記第３のダイオードと第４のダイオードは前記一対の
MOSFETに隣接して設けられ、前記第２のウエルを用いて
前記第３のダイオードあるいは第４のダイオードが形成
されてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63290604A JP2780289B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63290604A JP2780289B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135774A JPH02135774A (ja) | 1990-05-24 |
| JP2780289B2 true JP2780289B2 (ja) | 1998-07-30 |
Family
ID=17758154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63290604A Expired - Fee Related JP2780289B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780289B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293836A (ja) * | 1996-04-25 | 1997-11-11 | Rohm Co Ltd | 半導体装置 |
| JP2003072076A (ja) * | 2001-08-31 | 2003-03-12 | Canon Inc | 記録ヘッド及びその記録ヘッドを用いた記録装置 |
| RU2488191C1 (ru) * | 2009-06-09 | 2013-07-20 | Шарп Кабусики Кайся | Полупроводниковое устройство |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111356A (ja) * | 1982-12-17 | 1984-06-27 | Nec Corp | 半導体装置 |
| JPS60257576A (ja) * | 1984-06-04 | 1985-12-19 | Mitsubishi Electric Corp | Ｍｉｓ形電界効果半導体装置の入力保護回路 |
| JPS6356957A (ja) * | 1986-08-28 | 1988-03-11 | Nec Corp | 保護回路 |
| JPS6380563A (ja) * | 1986-09-24 | 1988-04-11 | Nec Corp | 入力保護装置 |
| JPS6395667A (ja) * | 1986-10-09 | 1988-04-26 | Nec Corp | 入力保護装置 |
-
1988
- 1988-11-17 JP JP63290604A patent/JP2780289B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111356A (ja) * | 1982-12-17 | 1984-06-27 | Nec Corp | 半導体装置 |
| JPS60257576A (ja) * | 1984-06-04 | 1985-12-19 | Mitsubishi Electric Corp | Ｍｉｓ形電界効果半導体装置の入力保護回路 |
| JPS6356957A (ja) * | 1986-08-28 | 1988-03-11 | Nec Corp | 保護回路 |
| JPS6380563A (ja) * | 1986-09-24 | 1988-04-11 | Nec Corp | 入力保護装置 |
| JPS6395667A (ja) * | 1986-10-09 | 1988-04-26 | Nec Corp | 入力保護装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02135774A (ja) | 1990-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5903420A (en) | Electrostatic discharge protecting circuit having a plurality of current paths in both directions | |
| US7763941B2 (en) | Integrated circuit device having input/output electrostatic discharge protection cell equipped with electrostatic discharge protection element and power clamp | |
| KR970009101B1 (ko) | 정전기(esd) 보호회로의 제조 방법 | |
| KR890004472B1 (ko) | Cmos 집적회호 | |
| KR0159451B1 (ko) | 반도체장치의 보호회로 | |
| US5751042A (en) | Internal ESD protection circuit for semiconductor devices | |
| EP0415255B2 (en) | Protection circuit for use in semiconductor integrated circuit device | |
| US20030048588A1 (en) | Output buffer and I/O protection circuit for CMOS technology | |
| KR100325190B1 (ko) | 반도체집적회로 | |
| JP3320872B2 (ja) | Ｃｍｏｓ集積回路装置 | |
| US20030043517A1 (en) | Electro-static discharge protecting circuit | |
| JP3559075B2 (ja) | Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置 | |
| JPH09167829A (ja) | 静電気保護装置を有する集積回路 | |
| JP3472911B2 (ja) | 半導体装置 | |
| KR19980024056A (ko) | 반도체 집적 회로장치 | |
| JP2780289B2 (ja) | 半導体装置 | |
| US6833590B2 (en) | Semiconductor device | |
| US6433393B1 (en) | Semiconductor protective device and method for manufacturing same | |
| US6583475B2 (en) | Semiconductor device | |
| US6538291B1 (en) | Input protection circuit | |
| JP3100137B2 (ja) | 半導体集積装置 | |
| JPH06177662A (ja) | 入出力保護回路 | |
| JP3114338B2 (ja) | 半導体保護装置 | |
| JPH0766405A (ja) | 半導体保護装置 | |
| JPH1168043A (ja) | Ｅｓｄ保護回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080515 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |