KR100325190B1 - 반도체집적회로 - Google Patents

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Abstract

본 발명은, 칩 상에서의 점유면적이 작으면서도, 입력단자용량의 증가가 작고, 레이아웃에 대한 제약이 적은 입력보호회로를 구비하는 반도체 집적회로를 제공한다.
본 발명에 따르면, 입력단자 (7) 와 입력초단 인버터 (5) 의 입력점을 접속하는 배선과 내부회로 (3) 를 구성하는 어느 하나의 논리게이트의 출력점과의 사이에, 양단에 가해진 전압에 따라서 개폐하는 스위치소자 (4) 를 포함한다.
입력단자 (7) 에 인가되는 서지전압이 정해진 스위치소자 (4) 의 개폐 전압 이상일 때, 스위치소자 (4) 가 도통하여, 입력단자 (7) 로부터 내부회로 (3) 내의 논리게이트를 구성하는 MOS 형 전계효과형 트랜지스터를 통해, 그 MOS 형 전계효과형 트렌지스터에 전원전위를 공급하는 전원전압선 또는 접지전위를 공급하는 접지선까지 도달하는 전류경로가 형성되게 된다.

Description

반도체 집적회로
본 발명은 반도체 집적회로에 관한 것으로, 특히, 외부단자에 인가되어지는, 예를 들어, 정전기에 의한 과전압과 같은 서지 (surge) 전압을 전원전위점 또는 접지전위점으로 방류시키는 구성의 입력보호회로를 구비하는 반도체 집적회로에 관한 것이다.
반도체 집적회로 (LSI) 의 입력보호에 종래부터 이용되고 있는 이와 같은 유형의 입력보호회로에 대하여, 도 5, 도 6 또는 도 7 을 이용하여 설명한다. 도 5 는 종래 입력보호회로의 일례 (종래예 1)의 회로도이다. 도 5 를 참조하면, 전원전압측에 전류를 방전시키는 보호소자로서, p 채널 MOS 트랜지스터(pMOS 트랜지스터, QP3) 가 설치되어 있다. 이 트랜지스터 (QP3) 는 게이트전극과 소스전극을 접속한 다이오드접속으로서, 소스전극과 게이트전극은 전원전압선 (1) 에 접속되어 있으며, 드레인 전극은 외부입력단자 (7) 에 접속되어 있다.
한편, n 채널 MOS 트랜지스터 (nMOS 트랜지스터, QN4) 가 접지전위측에 전류를 방전시키는 보호소자로서 설치되어 있다. 이 트랜지스티 (QN4)는 게이트전극과 소스전극을 접속한 다이오드접속이며, 이들 게이트전극 및 소스전극은 접지선 (2) 에 접속되어 있으며, 드레인전극은 입력단자 (7)에 접속되어 있다. 이 예의 LSI 에 있어서, 입력초단회로 (5) 는 pMOS 트랜지스터 (QP1)와 nMOS트랜지스터 (QN2) 로 이루어지는 CMOS 트랜지스터 구성의 인버터이며, 그 입력점 (공통 접속된 게이트전극) 과 상기 2 개의 보호단자 (QP3, QN4) 들간의 접속절점 (N1) 이 저항 (R5)를 통하여 접속되어 있다. 입력초단 인버터 (5)의 출력신호는 내부회로 (3) 로 입력되어 신호처리된다. 내부회로 (3) 는 이 LSI 가 목적으로 하는 본래의 신호처리를 행한다. 또한, 이 LSI 는 소위 실리콘게이트 프로세스에 의한 것으로, 각 MOS 트랜지스터 (QP1, QN2, QP3, QN4) 및 내부회로 내의 논리게이트를 구성하는 트랜지스터의 게이트전극은 다결정실리콘 (폴리실리콘) 으로 형성되어 있다. 또한, 저항 (R5)도 폴리실리콘을 재료로 하여, 통상, MOS 트랜지스터의 게이트전극의 형성과 동시에 형성된다.
다음으로, 도 6 은 종래 입력보호회로의 다른 예 (종래예 2) 의 회로도를 나타낸 도면이다. 도 6 을 참조하면, 이 종래예는, 전원전압측에 nMOS 트랜지스터 (QN5) 를 보호소자로서 이용하고 있는 점이, 종래에 1 과는 서로 다르다.
이 보호용 트랜지스터 (QN5) 는 소스전극이 전원전압선 (1) 에 접속되어 있고, 드레인전극이 입력단자 (7) 에 접속되어 있으며, 게이트전극이 접지선 (2) 에 각각 접속되어 있다. 한편, 접지전위측의 보호소자로서, nMOS 트랜지스터(QN4) 가 동일하게 설치되어 있다. 이 트랜지스터 (QN4) 는 게이트전극과 소스전극이 접속된 다이오드접속으로, 이들 게이트전극 및 소스전극은 접지선 (2) 에 접속되어 있으며, 드레인전극은 입력단자 (7) 에 접속되어 있다. 이 예의 LSI 에서도, 입력초단회로 (5) 는 pMOS 트랜지스터 (QP1) 와 nMOS 트랜지스터(QN2) 로 이루어지는 CMOS 트랜지스터 구성의 인버터이며, 그 입력점과 상기 2 개의 보호소자 (QN5, QN4) 간의 접속절점 (N1) 은 저항 (R5) 을 통하여 접속되어 있다.
상기 2개의 종래예 1 및 2의 입력보호회로는, 단자 (7) 에, 예를 들면 정전기 등에 의한 서지전압이 인가되었을 때, 폴리실리콘 저항 (R5) 이 서지전압의 파형을 둔화시킨다. 그리고, 그 작용에 의해, 입력초단의 인버터 (5) 를 구성하는 p 채널과 n 채널로된 2 개의 MOS 트랜지스터 (QP1, QN2) 의 게이트전극에 급준한 서지전압이 직접 인가되는 것을 방지한다. 한편, pMOS 트랜지스터(QP3) 및 nMOS 트랜지스퍼 (QN5) 가 브레이크 다운 (break down) 또는 펀치 관통 (punch through)에 의해 전원전압선 (1)으로의 전류경로를 형성하여, 전류가 방전되게 한다. 또한, nMOS 트랜지스터 (QN4) 가 브레이크 다운 또는 펀치 관통에 의해 접지선 (2) 으로 전류가 방전되는 경로를 형성하여, 전류가 방전되게 한다. 종래예 1 및 2 의 LSI 에시는,상기의 2 개의 작용 (서지전압파형의 둔화와 서지전류 방전경로의 형성) 에 의해, 입력초단의 인버터 (5) 에서의 MOS 트랜지스터의 게이트 산화막의 파괴를 방지하고 있다.
다음으로, 도 7a 에 종래 입력보호회로의 세번째 예 (종래예 3)의 회로도를 나타내었다. 이 종래예에서는, 공동 방전선을 이용한 입력보호회로에 대하여 설명한다. 도 7a 를 참조하면, 이 예의 LSI에서 입력보호회로는, 입력단자 (7) 로부터 서지전압이 인가되었을 때, 입력보호회로 (21) 를 통하여 스크라이브 (scribe) 선 (24) 에 도달되는 전류경로가 형성되는 구성으로 되어 있다.
스크라이브선 (24) 은, LSI 의 제조공정에서, 웨이퍼 상의 칩 들간을 구분하는 선으로서, 웨이퍼에서 칩을 분할할 때, 이 스크라이브선에 다이서 등으로 분할선을 넣은 후, 그 분할선을 따라서 분할한다. 스크라이브선은 통상 알루미늄등으로 피복되어 있어, 실리콘기판과 도통하고 있다. 이 종래예의 입력보호회로는, 2 개의 n+ 확산층 (26, 27) 과 p 형 실리콘기판 (29) 에 의해 형성되는 래터럴 (lateral) 형 (npn) 바이폴러 트랜지스터와, n+ 확산층 (26) 과 p 헝 실리콘 기판 (29), p+ 확산층 (25) 에 의해 형성되는 pn 접합 다이오드로 구성되어 있다.
가령, 입력단자 (7) 로부터 서지전압이 인가되게 되면, 입력보호회로 (21) 의 래터럴형 바이폴러 트랜지스터와 순방향의 다이오드에 의해, 스크라이브선 (24)으로의 전류경로가 형성되게 된다.
도 7b 에 이 종래예의 칩 상의 패턴 레이아웃을 개략적으로 나타내었다. 도 7b 를 참조하면, 입력단자 (7) 에 대하여 입력보호회로 (21)가 공통방전선인 스크라이브선 (24) 의 가까이에 배치되어 있다. 이는, 입력보호회로(21) 의 방전회로에 대한 저항을 매우 작게 하여, 전류가 용이하게 방전될 수 있도록 하기 위해서이다.
상기의 종래예에서의 제 1 문제는 입력단자에 서지전압이 걸리는 경우에 입력단자 (7) 로부터 전하를 방류하기 위한 전류경로로서, 전원전압선 (1) 으로의 경로 및 접지선 (2) 으로의 경로, 2개가 필요하고, 이 때문에, 도 5 및 6 에서는, MOS 트랜지스터 (QP3, QN4, QN5) 로 나타낸 바와 같이 브레이크 다운 및 펀치관통을 일으키는 소자가, 적어도 2 개 이상 필요한 것이다. 그 결과, 입력보호회로가 커짐과 동시에, 칩 면적이 증가되게 된다.
제 2 문제는, 상기와 같이 입력보호회로의 면적이 커짐에 따라, 입력보호소자의 확산층 용량과 게이트용량이 증가하여, 입력단자용량도 커지게 되는 것이다.
제 3 문제는, 입력보호회로의 방전경로에 대한 저항을 매우 감소시켜 전류가 방전되기 쉽게 하기 위해, 회로의 레이아웃에 있어, 입력보호회로를 전원전압선이나 접지선의 가까이에 배치하지 않으면 않된다는 제약이 더해지는 것이다.
도 1 은 본 발명에 따른 반도체 집적회로의 기본적인 구성을 나타낸 블록도.
도 2 는 본 발명의 실시예 1 에 따른 반도체 집적회로의 회로도, 및 이를 이용한 스위치소자의 단면을 개략적으로 나타낸 도면.
도 3 은 본 발명의 실시예 2 에 따른 반도체 집적회로의 회로도, 및 이를 이용한 스위치소자의 개략 평면도.
도 4 는 본 발명의 실시예 2 에 따른 반도체 집적회로의 변형예에 이용한 인버터의 패턴을 나타낸 도면.
도 5는 종래예 1 에 따른 입력보호회로를 구비하는 반도체 집직회로의 회로도.
도 6은 종래예 2 에 따른 입력보호회로를 구비하는 반도체 집적회로의 회로도.
도 7 은 종래예 3에 따른 입력보호회로를 구비하는 반도체 집적회로의 블록도, 및 각 각 블록의 배치를 나타낸 레이아웃.
* 도면의 주요부분에 대한 부호의 설명
1, 1A : 전원전압선 2, 2A : 접지선
3 : 내부회로 4 : 스위치소자
5 : 입력초단회로 6 : p 형 실리콘영역
7 : 입력단자 8A, 8B : n+ 실리콘영역
9 : 폴리실리콘 배선 10, 11, 12 : 인버터
13D, 13S : p+ 실리콘영역 14D, 14S : n+ 실리콘영역
15, 19 : 콘택트구멍 16, 17, 18, 20 : 알루미늄배선
본 발명의 반도체 집적회로는,
외부단자에 입력된 신호를 받는 입력초단회로와, 입력초단회로의 출력신호에 기초로 하여 이 반도체 집적회로가 본래 목적으로 하는 신호처리동작을 실행하는 내부회로를 포함하고, 상기 외부단자에 상기 입력초단회로를 파괴하기에 충분한 과전압이 인가되었을 때에 외부단자에 가해진 전하를 전원전위점 또는 접지전위점으로 방전시키는 구성의 입력보호회로를 구비하는 반도체 집적회로에 있어서,
상기 내부회로에 전원전위 또는 접지전위를 공급하기 위해 상기 내부회로의 영역 내에 설치된 전원전위공급선 또는 접지전위 공급선이 상기 외부단자에 인가된 전하의 방전선이 되도록 구성한 것을 특징으로 한다.
본 발명의 반도체 집적회로는, 입력단자에 서지전압이 인가되었을 때 그 서지전압에 의해 브레이크 다운 또는 펀치 관통을 일으켜 입력단자와 내부회로중의 논리게이트의 출력점을 단락하는 스위치소자를 하나만 구비하고 있다. 서지전압에 의해 입력단자에 가해진 전하는, 서지전압이 정전압인지 부전압인지에 따라서, 내부회로를 구성하는 pMOS 트랜지스터 또는 nMOS 트랜지스터를 통하여, 내부회로 중의 전원전압선 또는 접지선을 방전 장소로 이용하여 방류된다. 다시말하면, 서지전압에 의한 전하가 방전 장소를 자동적으로 할당할 수가 있다.
따라서, 입력초단회로의 보호를 위해 필요한 소자는, 상기의 스위치소자 단 하나만으로도 충분하다. 게다가, 내부회로의 영역에 설치된 배선을 방전선의 전원전압선 또는 접지선으로 이용하므로, 당연히, 내부회로를 구성하는 논리게이트의 MOS 트랜지스터의 바로 근처에 설치되어 있다. 즉, 결론적으로 말하면, 입력보호회로의 레이아웃에 대해 특별히 고려할 필요가 없다.
다음으로, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 도 1 은 본 발명에 따른 입력보호회로를 갖는 LSI 의 기본적인 구성을 개략적으로 나타낸 블록도이다. 도 1을 참조하면, 이 도면에 나타낸 LSI 는, 입력단자(7) 로부터 입력초단회로 (5) 에 도달하는 신호배선 외에, 그 신호배선의 도중에서 분기하여 스위치소자 (4) 를 통하여 내부회로 (3)에 도달하는 전류경로를 구비하고 있다. 스위치소자 (4) 는, 입력단자 (7) 에 서지전압이 인가되어 그 파고치가 일정전압 이상일 때에 도통상태가 되어, 내부회로 (3) 로의 전류경로를 형성한다. 그 결과, 입력단자 (7) 에 가해진 서지전압에 의한 전하가 내부회로영역 내의 전원전압 또는 접지선으로 방류되어, 입력초단회로의 MOS 트랜지스터의 게이트 산화막의 파괴가 방지된다. 이와 같은 구성에 의하면, 서지전압에 의한 전하의 방류선인 내부회로 내의 전원전압선 또는 접지선은, 본래 신호처리를 위하여 원래 설치된 것으로, 입력보호를 위해 특별히 새로 설치한 것이 아니므로, 기생저항이나 부유용량의 새로운 증가가 없게 된다. 이하, 2 개의 실시예에 근거하여 구체적으로 설명한다.
실시예 1
도 2a 는 본 발명의 실시예 1 의 트랜지스터 레벨의 회로도이다. 도 2a를 참조하면, 이 실시예의 LSI 는, 입력초단의 인버터 (5) 와, 그 출력신호가 입력되는 내부회로 (3)에 더하여, 저항 (R5)과 스위치소자 (4)를 구비하고 있다.
입력초단의 인버터 (5) 는 pMOS 트랜지스터의 (QP1) 와 nMOS 트랜지스터 (QN2) 를 직렬 접속함과 동시에, 게이트전극들 간을 공통접속한 구성의 CMOS 트랜지스터 구성으로된 인버터이다. 그 인버터 (5) 의 입력점 (2 개의 MOS 트랜지스터의 공통 게이트전극) 과 입력단자 (7) 와의 사이에는, 저항 (R5) 이 접속되어 있다.
저항 (R5) 은 폴리실리콘층으로 이루어지고, 초단 인버티 (5) 및 내부회로(3) 를 구성하는 MOS 트랜지스터 게이트전극의 형성시에, 동시에 형성된다.
내부회로 (3) 는, 통상, 다수의 논리게이트를 포함하며, 도 2 에는, 이들 논리게이트의 일례로서의 3 개 CMOS 인버터 (인버터 (10, 11,12)) 를 종렬로 접속한 부분을 나타내었다. 외부로부터의 입력단자 (7) → 저항 (R5) 를 통하여 초단 인버터 (5) 에 입력된 신호는, 그 인버터 (5) 에 의해 반전되어, 내부회로에 입력된다. 그 후, 내부회로 (3) 에 포함된 여러 가지의 논리게이트로 신호처리되어, 인버터 (12) 의 입력점에 전파되어 간다. 또한, 인버터 (10, 11) 를 경유하여, 다른 논리게이트로 전파되어 간다.
입력단자 (7) 로부터 저항 (R5) 까지의 배선 도중의 점 (N2) 과, 상기 내부회로 내의 인버터 (10) 의 출력점 (pMOS 트렌지스터 (QP6) 와 nMOS 트랜지스터 (QN7)의 직렬접속 접점 (N3)) 과의 사이에는, 스위치소자 (4) 가 접속되어 있다.
스위치소자 (4) 는, 그 단면구조를 도 2b 에 개략적으로 나타낸 바와 같이, p 형 실리콘영역 (6) 내에 근접하여 배치된 2 개의 n+ 형 실리콘층 (8A, 8B) 으로 구성된다. 그리고, 예를 들면 n+ 실리콘층 (8A) 이 입력단자측의 절점 (N2) 에 접속되며, n+ 실리콘층 (8B) 이 내부회로 내의 절점 (N3) 에 접속되어 있다. 이 스위치소자 (4) 는, 그 양단 (8A, 8B) 간에 전압이 가해지면, 역방향 바이어스가 되는 측의 pn 접합에서는 n+ 실리콘층으로부터 p 형 실리콘영역 (6) 으로 결핍층이 확장되어, 양단 전압이 높으면, 양 n+ 실리콘층 (8A, 8B) 간이 펀치관통 또는 브레이크 다운에 의해, 단락상태가 된다. 펀치 관통이 발생하거니 또는 브레이크 다운이 일어나는가는, 주로, n+ 실리콘층 (8A, 8B) 의 불순물농도, p 형 실리콘영역 (6) 의 불순물농도 및 2 개의 n+ 실리콘층 (8A, 8B) 간의 거리 등에 의해 결정된다.
도 2a 에서, 가령, 입력단자 (7) 에 서지전압이 가해졌다고 가정하자. 그러면, 스위치소자 (4) 가 단락상태가 되어, 입력단자 (7) 로부터 내부회로 내의 인버터 (10) 의 출력점 (N3) 에 도달하는 전류경로가 생성된다. 그리고, 서지전압이, 예를 들면 전원전압 이상의 정전압일 경우에는, 입력단자 (7) 의 정전하는, 인버터 (10) 의 pMOS 트랜지스터 (QP6) 를 통하여, 그 트랜지스터 (QP6) 에 전원전압을 공급하기 위해 내부회로 내에 설치된 전원전압선 (1A) 으로 방전된다.
한편, 서지전압이 접지전위 이하의 부전압일 경우에는, 입력단자 (7) 의 부전하는, 인버터 (10) 의 nMOS 트랜지스터 (QN7) 를 통하여, 그 트랜지스터 (QN7) 에 접지 전위를 공급하기 위해 내부회로 내에 설치된 접지선 (2A) 으로 방전된다. 다시말하면, 스위치소자 (4) 를 하나 설치하는 것만으로도, 방전경로가 서지전압의 극성에 따라서 자동적으로 결정되게 된다. 게다가, 방전선의 전원전압선 (1A) 또는 접지선 (2A) 은, 본래의 신호처리를 위해 내부회로 내에 원래 설치된 것이므로, 입력보호를 위한 새로운 점유면적의 증가가, 종래에 비하여, 적어도 된다.
또, 본 실시예에서 입력단자 (7) 에 서지전압이 가해진 때의 방전경로를 결정하고 있는 것은, 내부회로 내의 인버터 (10)를 구성하는 2개의 MOS트랜지스터 (QP6, QN7) 이다. 이들 2 개의 MOS 트랜지스터는 통상, 스위치소자 (4) 에 의해, 입력단자 (7) 로부터 입력초단의 인버터 (5) 까지의 배선으로 부터는 이격되어 있다. 따라서, 입력단자 (7) 에 부수하는 용량 (입력단자용량) 의 크기가 상기 2 개의 MOS 트랜지스터 (QP6, QN7) 에 의해서 좌우되지 않는다. 이는 입력단자용량이 (스위치소자 (4) 의 절점 (N2) 측의 접합용량) + (스위치소자 (4) 로부터의 내부회로 내의 인버터 (10) 의 출력점까지의 배선용량) + (입력초단 인버터 (5) 의 게이트용량) 의 총계가 되지만, 상기한 바와 같이, 통상, 내부회로 내의 인버터 (10) 는 입력단자 (7) 로부터 이격되어 있기 때문이다.
또한, 본 실시예에서, 입력단자 (7) 와 초단 인버티 (5) 의 입력점과의 사이에 삽입된 저항 (R5) 은, 종래의 입력보호회로에서와 동일하게, 서지전압의 급준한 파형을 둔화시켜 보호효과를 더욱 높이는 작용을 한다. 이와 마찬가지로, 내부회로 내의 인버터 (10) 의 출력점 (스위치소자 (4) 의 접속절점 (N3)) 과 다음 단의 인버터 (11) 의 입력점과의 사이에 접속된 저항 (R11) 은, 서지전압에 의해 스위치 소자 (4) 가 단락상태가 되었을 때, 절점 (N3) 으로 방류되어 온 서지전압의 파형을 둔화시켜, 인버터 (11) 가 파괴되는 것을 방지하는 작용을 한다.
실시예 2
다음으로, 본 발명의 실시예 2 에 대하여 설명한다.
도 3a 는, 본 발명의 실시예 2의 회로도이다. 도 3a 를 참조하면, 본 실시예가 실시예 1 과 다른 것은, 스위치소자 (4) 로부터 내부회로의 전원전압선(1A) 및 접지선 (2A) 에 도달하는 방전경로가 도중에서 2 개로 분기되어 있는 점이다. 즉, 스위치소자 (4) 의 내부회로측의 일단이 인버터 (10) 의 출력점(접속절점 (N3)) 에 접속되어 있을 뿐만아니라, 그 인버터 (10) 의 전단의 인버터(12) 의 출력점 (접속절점 (N4)) 에도 접속되어 있다. 따라서, 입력단자 (7) 에 서지전압이 가해지게 되면, 그 서지전압에 의한 전하는, 입력단자 (7)로부터 스위치소자 (4) 를 통하여 pMOS 트랜지스터 (QP6) (또는, nMOS 트랜지스터 (QN7))를 통과하여 내부회로 내의 전원전압선 (1A) (동, 접지선 (2A)) 으로 방전되는 전하, 및 pMOS 트랜지스터 (QP8) (동, nMOS 트랜지스터 (QN9)) 를 통과하여 내부회로 내의 전원전압선 (1A) (동, 접지선 (2A)) 으로 방전되는 전하로, 2 개로 나누어진다.
본 실시예에 의하면, 스위치소자 (4) 로부터 후단의 방전경로를 복수개로 하고 내부회로 내의 복수의 트랜지스터를 사용함으로써, 트랜지스터 크기의 증대없이 입력보호효과를 크게 하고 정전내압을 향상시킬 수가 있다. 이때, 입력단자용량의 증가는 없다. 상기와 같이, 입력단자용량이 내부회로 내에서서지전압의 방전경로로서 이용되는 트랜지스터의 크기나 수에 의존하지 않기 때문이다.
여기서, 본 실시예에 이용된 스위치소자 (4) 에 대하여 설명한다.
본 실시예에서 스위치소자 (4)에 있어, 단면구조는 실시예 1에 사용한 것과동일하여도 되지만, 평면패턴을 변경할 필요가 있다. 본 실시예에 이용된 스위치소자 (4)의 일례의 평면도를 도 3b 에 나타내었다. 도 3b 를 참조하면, p형 실리콘영역 내에, 3 개의 n+형 실리콘층 (8A, 8B, 8C) 이 형성되어 있다. 이들 3개 중에서 실리콘층 (8A)가 더 길다. 다른 2개의 실리콘층 (8B, 8C)은 짧으며, 모두 실리콘충 (8A) 에 대향하는 위치에 배치되어 있다. 스위치소자 (4)를 이와 같은 구조로 함으로써, 통상의 작동시에는 내부회로 내의 인버터 (10) 에서의 입 · 출력을 분리할 수 있으며, 서지전압 인가시에는 복수의 방전경로를 형성할 수 있다.
다음으로, 본 실시예의 변형예에 대하여 설명한다.
이 변형예는, 도 3a 에 나타낸 회로도 중의 서지전압 파형 둔화형의 저항(R5, R10, R11) 을, 이제까지는 "소자" 로서 소정 영역을 확보하여 형성되어 있었음에 비해, 배선에 부수하는 기생저항으로 대응하는 예를 나타낸 것이다. 도 4 에, 도 3a 에 나타낸 회로도 중의 인버터 (5, 10 또는 11) 입력부의 마스크 인버터를 나타내었다. 도 4 를 참조하면, 도면 중에서, 알루미늄 배선은 오른쪽이 올라가는 사선으로, 폴리실리콘 배선은 오른쪽이 내려가는 사선으로 나타내었다. 도면에서, 지면의 상측에, p+ 실리콘영역 (13D, 13S) 이 대향하여 형성되어 있고, 중앙에 폴리실리콘 배선 (9) 이 지면의 상하로 연장하고 있다. 이들 p+ 영역과 폴리실리콘 배선으로 pMOS 트랜지스터를 구성하고 있다. p+ 실리콘영역 (13D, 13S) 각각은 드레인영역과 소스영역이다. 폴리실리콘 배선(9)은 게이트전극이다. 한편, 지면의 하측에, n+ 실리콘영역 (14D, 14S)이 대향하여 형성되어 있고, 중앙에 pMOS 트랜지스터의 게이트전극과 공통의 폴리실리콘 배선 (9) 이 지면의 상하로 연장하고 있다. 이들 n+ 영역과 폴리실리콘 배선으로, nMOS 트랜지스터를 구성하고 있다. n+ 실리콘영역 (14D, 13S) 각각은 드레인영역 및 소스영역이다. 폴리실리콘배선 (9) 은 게이트전극이다.
pMOS 트랜지스터에서는, 소스영역 (13S) 에 알루미늄배선 (17) 이 설치되어 있으며, 소스영역 (135) 과 알루미늄배선 (17) 과는 콘택트구멍 (19) 을 통하여 접속되어 있다. 알루미늄배선 (17) 은 내부회로 내에 설치된 전원전압선 (도시생략) 에 접속되어 있다. 한편, 이 pMOS 트랜지스터의 드레인영역 (13D) 에는 알루미늄배선 (16) 이 설치되어 있고, 드레인영역 (13D)과 알루미늄영역과는 콘택트구멍 (19)을 통하여 접속되어 있다. 알루미늄배선 (16)은 지면 우측에 배치된 다음 단의 논리게이트 (도시생략) 의 입력점에 접속되어 있다. 한편, nMOS 트랜지스터에서는, 소스영역 (14S)에 알루미늄배선 (18)이 설치되고, 소스영역 (14S)과 알루미늄배선 (18) 과는 콘택트구멍 (19) 을 통하여 접속되어 있다. 알루미늄배선 (18) 은 내부회로 내에 설치된 접지선 (도시생략)에 접속되어 있다. 한편, 이 nMOS 트랜지스터의 드레인영역 (14D)에는 pMOS 트랜지스터와 공통의 알루미늄배선 (16) 이 설치되어 있고, 드레인영역 (14D) 과 알루미늄배선 (16) 과는 콘택트 구멍 (19) 을 통하여 접속되어 있다.
pMOS 트랜지스터와 nMOS 트랜지스터의 공통 폴리실리콘 배선 (게이트전극 ; 9) 에는, 지면의 좌측에 배치된 전단의 인버터 (또는, 입력단자 모두 도시생략)로부터 알루미늄배선 (20) 이 설치되어 있고, 게이트전극으로서 폴리실리콘 배선 (9)과 알루미늄 배선 (20) 과는 콘택트구멍 (15) 을 통하여 접속되어 있다.
이 도면에 나타낸 인버터는, 입력점에 부가되는 저항이 알루미늄 입력배선(21) 에 접속되어 있는 폴리실리콘 게이트전극 (9)에 의해 형성되는 예를 나타내고 있다. 폴리실리콘 게이트배선 (9) 의 단위면적 (1 ㎛ 평방) 당의 저항치(약 14 Ω ) 는, 알루미늄배선 (20) 의 단위당의 저항치 (약 0.1 Ω) 에 비해 충분히 크므로, 폴리실리콘 게이트전극 배선 (9) 의 저항이 지배 저항으로 되어 있다.
또한, 이제까지 설명한 실시예 1 및 2 는, 폴리실리콘층을 저항 (R5, R10, R11)으로 이용한 예이지만, 본 발명은 이에 한정되는 것은 아니다. 반도체 집적회로에는, 다른 재료, 예컨데 금속박막이나 열확산법 또는 이온주입법으로 불순물을 주입한 결정 실리콘층이 저항재료로 이용되고 있다. 본 발명에서도 이와 같은 재료로 이루어진 저항체를 이용할 수가 있다.
본 발명의 제 1 의 효과는, 단자에 서지전압이 가해지는 경우에 입력보호에 요하는 면적을 축소시킬 수 있다는 것이다. 전원전압선 또는 접지선으로 전하를 방전하기 위해, 종래, 서지전압이 가해지는 경우에 도통되는 소자가 적어도 2 개는 필요한 것에 비해, 본 발명에서는 내부회로 내의 논리게이트를 구성하는 트랜지스터를 이용하고, 게다가, LSI 본래의 신호처리를 위해 원래 내부회로 내에 설치되어 있는 전원전압선 및 접지선을 전하의 방전선으로 이용하고 있기 때문이다. 본 발명에 의하면, 입력보호를 위해 새로 필요한 소자는 서지전압에 의해 브레이크 다운또는 펀치관통으로 도통하는 스위치소자뿐이다.
본 발명의 제 2 의 효과는, 입력단자 용량을 증가시키지 않고 입력보호능력을 향상시킬 수 있는 것이다. 본 발명에서 실제의 입력보호능력을 결정하는 것은 내부회로 내의 논리게이트를 구성하는 트랜지스터이다. 그 내부회로 내의 트랜지스터는, 통상의 동작에서 스위치소자에 의해 입력단자로 부터는 이격되어 있다. 따라서, 서지전압 인가시의 방전경로가 되는 내부회로 내의 트랜지스터의 크기 또는 수를 증가시켜도, 입력단자용량이 증가되지 않는다.
본 발명의 제 3 의 효과는, 회로의 레이아웃에서의 자유도를 종래보다 높일 수 있는 것이다. 본 발명에서, 서지전압에 의한 전하의 방전경로는 내부회로 내의 논리게이트를 구성하는 MOS 트랜지스터에 의해 형성된다. 또, 방전선은 원래 내부회로 내에 설치된 전원전압선 또는 접지선이다. 내부회로 내의 트랜지스터와 전원전압선 및 접지선과는, 당연히, 밀접하여 배치되어 있다. 따라서, 공통방전선을 이용하는 종래예와는 달리, 입력보호회로의 소자를 스크라이브 선 등의 공통방전선의 가까이에 둘 필요가 없게 되므로, 레이아웃에 대한 아무런 제약은 없다.

Claims (9)

  1. 외부단자, 상기 외부단자를 통해 공급되는 신호를 수신하는 입력초단회로, 상기 입력초단회로의 출력신호를 수신하고 상기 수신된 출력신호에 근거하여 반도체 집적회로의 본래 목적의 신호처리동작을 수행하는 내부회로, 및 상기 외부단자와 상기 내부회로에 구비된 논리 게이트의 출력 노드 사이에 연결되어, 상기 외부단자에 상기 입력초단회로를 파괴하기에 충분한 과전압이 인가되는 경우에 상기 외부단자에 인가된 전하를 라인으로 방전시키는 입력보호회로를 구비하는 반도체 집적회로로서,
    상기 입력보호회로는 상기 외부단자에 인가된 상기 전하를 상기 내부회로로 전위를 공급하는 상기 내부회로 내에 설치된 상기 라인으로 방전시키도록 구성된 것을 특징으로 하는 반도체 집적회로.
  2. 외부단자에 입력된 신호를 수신하는 입력초단회로, 상기 입력초단회로의 출력신호에 근거하여 이 반도체 집적회로가 본래 목적으로 하는 신호처리동작을 수행하는 내부회로를 포함하고, 상기 외부단자에 상기 입력초단회로를 파괴하기에 충분한 과전압이 인가되는 경우에 상기 외부단자에 가해진 전하를 전원전위점 또는 접지전위점으로 방전시키는 구성의 입력보호회로를 구비하는 반도체 집적회로에 있어서,
    상기 외부단자에 가해진 전하가, 상기 내부회로에 포함되는 어느 하나의 논리게이트를 구성하는 MOS 형 전계효과형 트랜지스터를 통하여, 상기 MOS 형 전계효과형 트랜지스터에 전원전위 또는 접지전위를 공급하기 위해 상기 내부회로의 영역내에 설치된 전원전위공급선 또는 접지전위 공급선으로 방전되도록 구성한 것을 특징으로 하는 반도체 집적회로.
  3. 외부단자에 입력된 신호를 수신하는 입력초단회로와, 상기 입력초단회로의 출력신호에 근거하여 이 반도체 집적회로가 본래 목적으로 하는 신호처리동작을 수행하는 내부회로를 포함하고, 상기 외부단자에 상기 입력초단회로를 파괴하기에 충분한 과전압이 인가되는 경우에 상기 외부단자가 전원전위점 또는 접지전위점에서 단락되는 구성의 입력보호회로를 구비하는 반도체 집적회로에 있어서,
    상기 외부단자와 상기 입력초단회로의 입력점을 상호접속한 배선과 상기 내부회로에 포함되는 어느 하나의 논리게이트와 출력점과의 사이에, 양단에 가해진 전압에 따라서 개폐하는 스위치소자를 접속하고,
    상기 외부단자에 인가되는 과전압이 상기 스위치소자의 정해진 개폐 전압 이상일 경우, 상기 스위치소자가 도통되어, 상기 외부단자로부터, 상기 내부회로에 포함되는 어느 하나의 논리게이트를 구성하는 MOS 형 전계효과형 트렌지스터를 통하여, 그 MOS 형 전계효과형 트랜지스터에 전원전위를 공급하는 전원전위 공급배선 또는 접지전위를 공급하는 접지전위 공급선에 도달하는 전류경로가 형성되도록 구성한 것을 특징으로 하는 반도체 집적회로.
  4. 제 3 항에 있어서,
    상기 외부단자와 상기 입력초단회로의 입력점을 접속한 배선의, 상기 스위치 소자의 접속점으로부터 상기 입력초단회로의 입력점에 도달하는 배선에, 제 1 저항성분을 부여한 것을 특징으로 하는 반도체 집적회로.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 스위치소자와 상기 내부회로에 포함되는 어느 하나의 논리게이트의 출력점을 접속한 배선으로부터, 상기 논리게이트의 출력신호를 입력신호로 하는 다른 논리게이트의 입력점에 도달하는 배선에, 제 2 저항성분을 부여한 것을 특징으로 하는 반도체 집적회로.
  6. 제 5 항에 있어서,
    상기 제 1 저항성분, 상기 제 2 저항성분, 또는 상기 제 1 저항성분 및 제 2 저항성분은 다결정실리콘막, 금속막 및 불순물을 주입한 결정실리콘층의 어느 하나를 이용하여 형성한 저항소자에 의한 것임을 특징으로 하는 반도체 집적회로.
  7. 제 5 항에 있어서,
    상기 제 1 저항성분, 상기 제 2 저항성분, 또는 상기 제 1 저항성분 및 제 2 저항성분은 다결정실리콘막, 금속막 및 불순물을 주입한 결정실리콘층이 어느 하나를 이용한 배선에 부수하는 기생저항에 의한 것임을 특징으로 하는 반도체 집적회로.
  8. 제 3 항에 있어서,
    상기 스위치소자는 제 1 도전헝의 영역내에 간격을 유지하고 형성된 2 개의 제 2 도전형 영역을 양단으로 하고, 그 양단에 가해진 전압에 따라 발생하는 브레이크 다운 현상에 의한 스위치작용을 나타내는 브레이크 다운 소자인 것을 특징으로 하는 반도체 집적회로.
  9. 제 3 항에 있어서,
    상기 스위치소자는 제 1 도전형의 영역중에 간격을 유지하고 형성된 2 개의 제 2 도전형 영역을 양단으로 하고, 그 양단에 가해진 전압에 따라 발생하는 펀치관통 현상에 의해 스위치작동을 나타내는 펀치 관통 소자인 것을 특징으로 하는 반도체 집적회로.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3252790B2 (ja) * 1998-04-23 2002-02-04 日本電気株式会社 半導体集積回路
TW463358B (en) * 2000-09-18 2001-11-11 United Microelectronics Corp Electrostatic discharge protection circuit of floating body
US6639771B2 (en) 2001-03-12 2003-10-28 Pericom Semiconductor Corp. Internet ESD-shunt diode protected by delayed external MOSFET switch
JP3797186B2 (ja) 2001-10-15 2006-07-12 株式会社デンソー クランプ回路
JP3966016B2 (ja) 2002-02-26 2007-08-29 株式会社デンソー クランプ回路
JP3864864B2 (ja) 2002-07-11 2007-01-10 株式会社デンソー クランプ回路
US6624682B1 (en) * 2002-10-09 2003-09-23 Analog Devices, Inc. Method and an apparatus to actively sink current in an integrated circuit with a floating I/O supply voltage
KR100487947B1 (ko) * 2002-11-22 2005-05-06 삼성전자주식회사 클럭 스퀘어 회로
JP3990352B2 (ja) * 2003-12-22 2007-10-10 株式会社東芝 半導体集積回路装置
US20050212789A1 (en) * 2004-03-23 2005-09-29 Samsung Electro-Mechanics Co., Ltd. Display apparatus and method of controlling the same
JP4647294B2 (ja) * 2004-11-26 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
US9154133B2 (en) * 2011-09-28 2015-10-06 Texas Instruments Incorporated ESD robust level shifter
US10476263B2 (en) 2015-12-31 2019-11-12 Novatek Microelectronics Corp. Device and operation method for electrostatic discharge protection

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08162939A (ja) * 1994-12-06 1996-06-21 Toshiba Microelectron Corp 半導体集積回路のインターフェース回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60217658A (ja) * 1984-04-12 1985-10-31 Mitsubishi Electric Corp 半導体集積回路装置の入力保護回路
JPS61296773A (ja) * 1985-06-26 1986-12-27 Toshiba Corp 入力保護回路
JPS641325A (en) * 1987-06-23 1989-01-05 Mitsubishi Electric Corp Semiconductor device
US5450267A (en) * 1993-03-31 1995-09-12 Texas Instruments Incorporated ESD/EOS protection circuits for integrated circuits

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08162939A (ja) * 1994-12-06 1996-06-21 Toshiba Microelectron Corp 半導体集積回路のインターフェース回路

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JPH10242391A (ja) 1998-09-11
EP0860941A2 (en) 1998-08-26

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