JPH09167829A - 静電気保護装置を有する集積回路 - Google Patents
静電気保護装置を有する集積回路Info
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- JPH09167829A JPH09167829A JP8283544A JP28354496A JPH09167829A JP H09167829 A JPH09167829 A JP H09167829A JP 8283544 A JP8283544 A JP 8283544A JP 28354496 A JP28354496 A JP 28354496A JP H09167829 A JPH09167829 A JP H09167829A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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Abstract
(57)【要約】
【課題】 ｎｏｎ−ＬＤＤ（non-lightly doped drai
n）構造を有するＭＯＳトランジスタの保護用素子構造
体を提供する。 【解決手段】 本発明の保護用素子構造体は、集積回路
の第１と第２ノードを保護する保護用素子構造体と、ノ
ードの少なくとも１つは、ソース領域とドレイン領域と
を有する被保護ＭＯＳトタンジスタの端子に電気的に接
続され、第１導電型のソース領域とドレイン領域とを有
し、第２導電型の第１と第２の補助領域とを有する半導
体ダイオード構造を有し、補助領域は、ソース領域とド
レイン領域の間でそれぞれに隣接して配置され、保護用
素子構造体のソース領域を第１ノードに電気的に接続す
る第１ワイヤと、集積回路の第１電力供給端末と、集積
回路の第２電力供給端末と、集積回路の入力−出力端末
とを有する静電気保護装置を有する。
n）構造を有するＭＯＳトランジスタの保護用素子構造
体を提供する。 【解決手段】 本発明の保護用素子構造体は、集積回路
の第１と第２ノードを保護する保護用素子構造体と、ノ
ードの少なくとも１つは、ソース領域とドレイン領域と
を有する被保護ＭＯＳトタンジスタの端子に電気的に接
続され、第１導電型のソース領域とドレイン領域とを有
し、第２導電型の第１と第２の補助領域とを有する半導
体ダイオード構造を有し、補助領域は、ソース領域とド
レイン領域の間でそれぞれに隣接して配置され、保護用
素子構造体のソース領域を第１ノードに電気的に接続す
る第１ワイヤと、集積回路の第１電力供給端末と、集積
回路の第２電力供給端末と、集積回路の入力−出力端末
とを有する静電気保護装置を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、半導体集積回路を静電気放電（electrosta
tic discharge（ＥＳＤ））から保護する保護用素子構
造体に関する。
関し、特に、半導体集積回路を静電気放電（electrosta
tic discharge（ＥＳＤ））から保護する保護用素子構
造体に関する。
【０００２】
【従来の技術】半導体集積回路のトランジスタの静電気
放電は、トランジスタを破壊することがある。トランジ
スタを保護するために、保護用ダイオード構造体のよう
な様々な保護用素子構造体が提案されている。このよう
な保護用素子構造体を半導体集積回路に付加し、これを
保護されるべきトランジスタの端末に接続している。こ
のようにして保護用素子構造体が保護されるべきトラン
ジスタを静電気放電事故から保護している。
放電は、トランジスタを破壊することがある。トランジ
スタを保護するために、保護用ダイオード構造体のよう
な様々な保護用素子構造体が提案されている。このよう
な保護用素子構造体を半導体集積回路に付加し、これを
保護されるべきトランジスタの端末に接続している。こ
のようにして保護用素子構造体が保護されるべきトラン
ジスタを静電気放電事故から保護している。
【０００３】米国特許第５，２４６，８４２号には、薄
くドーピングされたドレイン（lightly doped drain
（ＬＤＤ）） を有するＭＯＳトランジスタのみを保護
する保護用素子構造体が開示されている。このような保
護用素子構造体は、濃くドーピングされたドレイン（no
n-lightly doped drain（ｎｏｎ-ＬＤＤ））のトランジ
スタ構造を有し、そのゲート端末は、ソース端末にオー
ミックに接続され、この保護用素子構造体のトリガ電圧
は、被保護ＬＤＤのＭＯＳトランジスタのそれよりも低
くなるように設定されている。このようにして保護用ｎ
ｏｎ−ＬＤＤ素子構造体は、ＬＤＤ構造を有する被保護
ＭＯＳトランジスタを保護している。しかしこような保
護用素子構造体は、ｎｏｎ−ＬＤＤＭＯＳトランジスタ
を完全には保護しないが、その理由は被保護ＭＯＳトラ
ンジスタと、保護用素子構造体のそれぞれのトリガ電圧
が等しくないためである。
くドーピングされたドレイン（lightly doped drain
（ＬＤＤ）） を有するＭＯＳトランジスタのみを保護
する保護用素子構造体が開示されている。このような保
護用素子構造体は、濃くドーピングされたドレイン（no
n-lightly doped drain（ｎｏｎ-ＬＤＤ））のトランジ
スタ構造を有し、そのゲート端末は、ソース端末にオー
ミックに接続され、この保護用素子構造体のトリガ電圧
は、被保護ＬＤＤのＭＯＳトランジスタのそれよりも低
くなるように設定されている。このようにして保護用ｎ
ｏｎ−ＬＤＤ素子構造体は、ＬＤＤ構造を有する被保護
ＭＯＳトランジスタを保護している。しかしこような保
護用素子構造体は、ｎｏｎ−ＬＤＤＭＯＳトランジスタ
を完全には保護しないが、その理由は被保護ＭＯＳトラ
ンジスタと、保護用素子構造体のそれぞれのトリガ電圧
が等しくないためである。
【０００４】
【発明が解決しようとする課題】したがって本発明の目
的は、ｎｏｎ−ＬＤＤ構造を有するＭＯＳトランジスタ
を保護する保護用素子構造体を提供することである。
的は、ｎｏｎ−ＬＤＤ構造を有するＭＯＳトランジスタ
を保護する保護用素子構造体を提供することである。
【０００５】
【課題を解決するための手段】本発明の保護用素子構造
体は、請求項１に記載した構成を有する。さらに請求項
２，請求項３あるいは請求項５に記載した特徴を有す
る。さらに本発明は請求項７に記載した特徴を有する。
体は、請求項１に記載した構成を有する。さらに請求項
２，請求項３あるいは請求項５に記載した特徴を有す
る。さらに本発明は請求項７に記載した特徴を有する。
【０００６】集積回路のノードは、被保護ＭＯＳトラン
ジスタの端末（ソース端末，ドレイン端末，ゲート端
末）に接続される。これらのＭＯＳトランジスタは、保
護用素子構造体により保護される。これらの被保護ＭＯ
Ｓトランジスタの各々は、ｎｏｎ−ＬＤＤ構造あるいは
ＬＤＤ構造を有する（被保護ＬＤＤ構造は、被保護ｎｏ
ｎ−ＬＤＤ構造よりもよりよく保護される）。上記した
ように保護用ＭＯＳダイオード構造体は、ゲート電極を
有し、これは通常のＭＯＳトランジスタ構造体と同様で
あるが、保護用ＭＯＳダイオード構造体のゲート電極
は、そのソース領域に電気的に接続されている。
ジスタの端末（ソース端末，ドレイン端末，ゲート端
末）に接続される。これらのＭＯＳトランジスタは、保
護用素子構造体により保護される。これらの被保護ＭＯ
Ｓトランジスタの各々は、ｎｏｎ−ＬＤＤ構造あるいは
ＬＤＤ構造を有する（被保護ＬＤＤ構造は、被保護ｎｏ
ｎ−ＬＤＤ構造よりもよりよく保護される）。上記した
ように保護用ＭＯＳダイオード構造体は、ゲート電極を
有し、これは通常のＭＯＳトランジスタ構造体と同様で
あるが、保護用ＭＯＳダイオード構造体のゲート電極
は、そのソース領域に電気的に接続されている。
【０００７】本発明の保護用素子構造体のこの補助領域
の目的は、より低いしきい値（即ちより低いトリガ電
圧）を提供することである。ゲート電極の目的は、保護
用素子構造体に高い電場を形成することである。この高
い電場は、保護用素子構造体が高いドレイン電圧により
引き起こされたＯＮ状態の間だけＥＳＤ事故の間形成さ
れる。
の目的は、より低いしきい値（即ちより低いトリガ電
圧）を提供することである。ゲート電極の目的は、保護
用素子構造体に高い電場を形成することである。この高
い電場は、保護用素子構造体が高いドレイン電圧により
引き起こされたＯＮ状態の間だけＥＳＤ事故の間形成さ
れる。
【０００８】本発明の保護用ダイオード構造体をテスト
した結果、前掲の特許の保護用構造体により生成される
よりもはるかに低いトリガ電圧を提供できることが分か
った。本発明の保護用素子構造体のトリガ電圧が低い理
由は、この構造体の表面で、ドレイン領域と補助領域と
の交差部で、より高い電場が生成されることであると思
われる。本発明の保護用構造体の電流容量は、比較的高
いがその理由はバルク半導体電流を含んでいるからであ
ると思われる。しかし本発明は、上記に説明した理論づ
けには必ずしもよらないかもしれない。
した結果、前掲の特許の保護用構造体により生成される
よりもはるかに低いトリガ電圧を提供できることが分か
った。本発明の保護用素子構造体のトリガ電圧が低い理
由は、この構造体の表面で、ドレイン領域と補助領域と
の交差部で、より高い電場が生成されることであると思
われる。本発明の保護用構造体の電流容量は、比較的高
いがその理由はバルク半導体電流を含んでいるからであ
ると思われる。しかし本発明は、上記に説明した理論づ
けには必ずしもよらないかもしれない。
【０００９】次に他の実施例においては、本発明は別の
構成の保護用素子構造体を有する。この別の構成の保護
用素子構造体は、請求項９に記載した構造を有する。こ
の本発明の別の構成例は、さらに請求項１０，１１，１
２，１３に記載したような特徴を有する。
構成の保護用素子構造体を有する。この別の構成の保護
用素子構造体は、請求項９に記載した構造を有する。こ
の本発明の別の構成例は、さらに請求項１０，１１，１
２，１３に記載したような特徴を有する。
【００１０】被保護ＭＯＳトランジスタは、濃くドーピ
ングしたドレイン構造を有していてもよい。
ングしたドレイン構造を有していてもよい。
【００１１】
【発明の実施の形態】図３において、集積回路３００は
保護されている複数のノードＡとＢを有する。図１に示
される保護用素子構造体１００は、集積回路３００の中
に組み込まれている。この保護用素子構造体１００は、
基板９を有し、この基板９は、ｐ型あるいはｎ型の導電
性でその中に通常ｐ−の型のタブ（ウェル）領域１０が
形成されている。ＭＯＳ型ダイオードが、ｎ＋でドーピ
ングされたそれぞれタブ領域１０とドレイン領域１２お
よびポリシリコンゲート電極１６により形成される。こ
のポリシリコンゲート電極１６は、タブ領域１０の上部
表面から比較的薄いゲート酸化物層１５により離間され
ている。スペーサ側壁層１５．１と１５．２はそれぞれ
二酸化シリコン製で、ポリシリコン製ゲート電極１６と
ゲート酸化物層１５の側壁に配置・形成される。
保護されている複数のノードＡとＢを有する。図１に示
される保護用素子構造体１００は、集積回路３００の中
に組み込まれている。この保護用素子構造体１００は、
基板９を有し、この基板９は、ｐ型あるいはｎ型の導電
性でその中に通常ｐ−の型のタブ（ウェル）領域１０が
形成されている。ＭＯＳ型ダイオードが、ｎ＋でドーピ
ングされたそれぞれタブ領域１０とドレイン領域１２お
よびポリシリコンゲート電極１６により形成される。こ
のポリシリコンゲート電極１６は、タブ領域１０の上部
表面から比較的薄いゲート酸化物層１５により離間され
ている。スペーサ側壁層１５．１と１５．２はそれぞれ
二酸化シリコン製で、ポリシリコン製ゲート電極１６と
ゲート酸化物層１５の側壁に配置・形成される。
【００１２】ソース領域１１とポリシリコンゲート電極
１６との間で直接的に電気的接続がソース−ゲート金属
接点１８により行われる。通常このソース−ゲート金属
接点１８は、酸化物層１７内のウィンドウを貫通したア
ルミ製である。ドレイン領域１２への電気的接続は、金
属接点１９により行われ、この金属接点１９も同様に酸
化物層１７内に形成された別のウィンドウを貫通したア
ルミ製である。
１６との間で直接的に電気的接続がソース−ゲート金属
接点１８により行われる。通常このソース−ゲート金属
接点１８は、酸化物層１７内のウィンドウを貫通したア
ルミ製である。ドレイン領域１２への電気的接続は、金
属接点１９により行われ、この金属接点１９も同様に酸
化物層１７内に形成された別のウィンドウを貫通したア
ルミ製である。
【００１３】ソース領域１１とドレイン領域１２のそれ
ぞれの左側端部と右側端部は、フィールド酸化物層１
７．１と隣接している。フィールド酸化物層１７．１の
主要な目的は、ソース領域１１とドレイン領域１２を閉
じ込めることである。
ぞれの左側端部と右側端部は、フィールド酸化物層１
７．１と隣接している。フィールド酸化物層１７．１の
主要な目的は、ソース領域１１とドレイン領域１２を閉
じ込めることである。
【００１４】タブ領域１０の表面上で、ソース領域１１
に隣接してｐ型の補助領域１３,１４が、ドレイン領域
１２に隣接して同じくｐ型で形成される。補助領域１３
と１４の導電型は、ソース領域１１とドレイン領域１２
の導電型とは反対のものである。
に隣接してｐ型の補助領域１３,１４が、ドレイン領域
１２に隣接して同じくｐ型で形成される。補助領域１３
と１４の導電型は、ソース領域１１とドレイン領域１２
の導電型とは反対のものである。
【００１５】図３に示すように、動作中電力が集積回路
３００に端末ＶＤＤ，ＶＳＳを介して供給される。電力
供給端末ＶＤＤに供給される電力は、集積回路３００の
最高電力電圧であり、電力供給端末ＶＳＳに供給される
電力は、集積回路３００の基板に接地した電圧である。
保護用素子構造体１００のソース−ゲート金属接点１８
は、集積回路３００のノードＢに電気的に接続され、こ
れら１つあるいは複数のノードＢは、保護用素子構造体
１００により保護される。保護用素子構造体１００の金
属接点１９は、集積回路３００のＡに電気的に接続さ
れ、これら１つあるいは複数のノードＡは、保護用素子
構造体１００により保護される。
３００に端末ＶＤＤ，ＶＳＳを介して供給される。電力
供給端末ＶＤＤに供給される電力は、集積回路３００の
最高電力電圧であり、電力供給端末ＶＳＳに供給される
電力は、集積回路３００の基板に接地した電圧である。
保護用素子構造体１００のソース−ゲート金属接点１８
は、集積回路３００のノードＢに電気的に接続され、こ
れら１つあるいは複数のノードＢは、保護用素子構造体
１００により保護される。保護用素子構造体１００の金
属接点１９は、集積回路３００のＡに電気的に接続さ
れ、これら１つあるいは複数のノードＡは、保護用素子
構造体１００により保護される。
【００１６】さらに図３に示すように、ノードＢは、集
積回路３００の端末であり、これは電力供給端末ＶＳＳ
に接続される。ノードＡは、ｎチャネルＭＯＳトランジ
スタ３０１の濃くドーピングされたドレイン構造のドレ
イン端末で、ｎチャネルＭＯＳトランジスタ３０１のソ
ース端末は、電力供給端末ＶＳＳに直接接続される。ノ
ードＡは、集積回路３００の入力−出力端末４０１でも
よい。この入力−出力端末４０１は、集積回路３００の
他のｎチャネルＭＯＳトランジスタ３０３のドレイン端
末に接続される。
積回路３００の端末であり、これは電力供給端末ＶＳＳ
に接続される。ノードＡは、ｎチャネルＭＯＳトランジ
スタ３０１の濃くドーピングされたドレイン構造のドレ
イン端末で、ｎチャネルＭＯＳトランジスタ３０１のソ
ース端末は、電力供給端末ＶＳＳに直接接続される。ノ
ードＡは、集積回路３００の入力−出力端末４０１でも
よい。この入力−出力端末４０１は、集積回路３００の
他のｎチャネルＭＯＳトランジスタ３０３のドレイン端
末に接続される。
【００１７】図２には、別の保護用素子構造体２００が
保護用素子構造体１００の代わりにあるいは保護用素子
構造体１００と共に集積回路３００内に集積されてい
る。同図に示すように保護用素子構造体２００は、集積
回路３００のｎチャネルＭＯＳトランジスタ３０２に直
接接続されたノードを保護する。
保護用素子構造体１００の代わりにあるいは保護用素子
構造体１００と共に集積回路３００内に集積されてい
る。同図に示すように保護用素子構造体２００は、集積
回路３００のｎチャネルＭＯＳトランジスタ３０２に直
接接続されたノードを保護する。
【００１８】さらに図３に示すように、保護用素子構造
体２００と１００は、集積回路３００のいかなる他のノ
ードＡ，Ｂも保護することができる。ノードＢは集積回
路３００の電力供給端末ＶＳＳで、ノードＡは入力−出
力端末４０１でもよい。ｎチャネルＭＯＳトランジスタ
３０１，３０２，３０３は、通常ＬＤＤのｎチャネルＭ
ＯＳトランジスタである。しかし、これらの一部あるい
は全てはｎｏｎ−ＬＤＤのｎチャネルＭＯＳトランジス
タである。ＬＤＤトランジスタは、ｎｏｎ−ＬＤＤのｎ
チャネルＭＯＳトランジスタよりも保護用素子構造体１
００によりよく保護される。即ち各ＬＤＤトランジスタ
と保護用素子構造との間のトリガ電圧の差は、ｎｏｎ−
ＬＤＤトランジスタのそれよりも大きいからである。
体２００と１００は、集積回路３００のいかなる他のノ
ードＡ，Ｂも保護することができる。ノードＢは集積回
路３００の電力供給端末ＶＳＳで、ノードＡは入力−出
力端末４０１でもよい。ｎチャネルＭＯＳトランジスタ
３０１，３０２，３０３は、通常ＬＤＤのｎチャネルＭ
ＯＳトランジスタである。しかし、これらの一部あるい
は全てはｎｏｎ−ＬＤＤのｎチャネルＭＯＳトランジス
タである。ＬＤＤトランジスタは、ｎｏｎ−ＬＤＤのｎ
チャネルＭＯＳトランジスタよりも保護用素子構造体１
００によりよく保護される。即ち各ＬＤＤトランジスタ
と保護用素子構造との間のトリガ電圧の差は、ｎｏｎ−
ＬＤＤトランジスタのそれよりも大きいからである。
【００１９】図２においては、これらの構成要素は、図
１の保護用素子構造体１００の構成要素と類似または同
一であるが、ただしその参照番号は、図１に示したもの
に対して１０加算してある（即ち図１の１８は図２の２
８に対応する）。保護用素子構造体２００は、ｎ型のソ
ース領域２１，ドレイン領域２２と、ｐ型の補助領域２
３，２４と、ゲート酸化物層２５と、ポリシリコンゲー
ト電極２６と、フィールド酸化物層２７と、ソース−ゲ
ート金属接点２８とからなるＭＯＳダイオード構造体を
有する。このソース−ゲート金属接点２８は、集積回路
３００のノードＢに接続されている。
１の保護用素子構造体１００の構成要素と類似または同
一であるが、ただしその参照番号は、図１に示したもの
に対して１０加算してある（即ち図１の１８は図２の２
８に対応する）。保護用素子構造体２００は、ｎ型のソ
ース領域２１，ドレイン領域２２と、ｐ型の補助領域２
３，２４と、ゲート酸化物層２５と、ポリシリコンゲー
ト電極２６と、フィールド酸化物層２７と、ソース−ゲ
ート金属接点２８とからなるＭＯＳダイオード構造体を
有する。このソース−ゲート金属接点２８は、集積回路
３００のノードＢに接続されている。
【００２０】ｐ−の導電型の保護用素子構造体２００内
には、ｐ＋の導電型の補助領域３３が形成される。この
補助領域３３は、タブ領域２０の上部表面でソース領域
２１に対し、ソース領域２１とドレイン領域２２との間
のチャネルの反対側に形成される。金属接点３８が補助
領域３３を接続し、この金属接点３８は、集積回路３０
０の電力供給端末ＶＳＳに接続される。
には、ｐ＋の導電型の補助領域３３が形成される。この
補助領域３３は、タブ領域２０の上部表面でソース領域
２１に対し、ソース領域２１とドレイン領域２２との間
のチャネルの反対側に形成される。金属接点３８が補助
領域３３を接続し、この金属接点３８は、集積回路３０
０の電力供給端末ＶＳＳに接続される。
【００２１】さらに保護用素子構造体２００は、ｎ−導
電型のタブ領域３０を有し、このタブ領域３０内にｐ＋
導電型の補助領域３１が形成される。この補助領域３１
は、タブ領域３０の上部表面で、ドレイン領域２２から
離間して形成される。金属接点３９は、この補助領域３
１を接続して集積回路３００のノードＡにさらに接続さ
れる。ｎ＋導電型のドレイン領域２２は、タブ領域２０
内に一部配置され、そして他の一部は、ｎ−導電型のタ
ブ領域３０内に配置される。
電型のタブ領域３０を有し、このタブ領域３０内にｐ＋
導電型の補助領域３１が形成される。この補助領域３１
は、タブ領域３０の上部表面で、ドレイン領域２２から
離間して形成される。金属接点３９は、この補助領域３
１を接続して集積回路３００のノードＡにさらに接続さ
れる。ｎ＋導電型のドレイン領域２２は、タブ領域２０
内に一部配置され、そして他の一部は、ｎ−導電型のタ
ブ領域３０内に配置される。
【００２２】ｎ−導電型のタブ領域３０内には、別の補
助領域３２が形成され、この補助領域３２はタブ領域３
０の上部主表面に形成されｎ＋導電型である。この補助
領域３２は、補助領域３１から離間しており、そして補
助領域３１のドレイン領域２２とは反対側に形成され
る。金属接点３７が補助領域３２に接触し、さらに集積
回路３００の電力供給端末ＶＤＤに接続される。
助領域３２が形成され、この補助領域３２はタブ領域３
０の上部主表面に形成されｎ＋導電型である。この補助
領域３２は、補助領域３１から離間しており、そして補
助領域３１のドレイン領域２２とは反対側に形成され
る。金属接点３７が補助領域３２に接触し、さらに集積
回路３００の電力供給端末ＶＤＤに接続される。
【００２３】保護用素子構造体２００内の補助領域３
３，ソース領域２１，補助領域３１，３２は、ｐｎｐｎ
シリコン制御レクティファイア（ＳＣＲ）を形成する。
そのため保護用素子構造体２００は、保護用素子構造体
１００よりもより大きな電流を流す傾向にあるが、それ
はシリコン制御レクティファイアの固有のフィードバッ
クが原因である。より単純な保護用素子構造体１００
（図１）は、このフィードバックメカニズムが存在しな
い。
３，ソース領域２１，補助領域３１，３２は、ｐｎｐｎ
シリコン制御レクティファイア（ＳＣＲ）を形成する。
そのため保護用素子構造体２００は、保護用素子構造体
１００よりもより大きな電流を流す傾向にあるが、それ
はシリコン制御レクティファイアの固有のフィードバッ
クが原因である。より単純な保護用素子構造体１００
（図１）は、このフィードバックメカニズムが存在しな
い。
【００２４】図４に示すように、保護用素子構造体１０
０の製造の初期段階においては、フィールド酸化物層１
７．１が標準の製造技術を用いて形成される。さらに、
ゲート酸化物層１５とポリシリコンゲート電極１６が同
じく標準の製造技術を用いて形成される。その後、ゲー
ト酸化物層１５とポリシリコンゲート電極１６を不純物
注入に対するマスクとして用いて、一対のｐ型の領域１
３．１と１４．１が形成される。次にスペーサ側壁層１
５．１と１５．２（図５）が、ゲート酸化物層１５とポ
リシリコンゲート電極１６の側壁に形成される。通常ス
ペーサ側壁層１５．１と１５．２は、二酸化シリコン製
である。最後にスペーサ側壁層１５．１と１５．２とフ
ィールド酸化物層１７．１を不純物注入に対するマスク
として用いて、濃くドーピングしたｎ＋のソース領域１
１とドレイン領域１２が形成される。
０の製造の初期段階においては、フィールド酸化物層１
７．１が標準の製造技術を用いて形成される。さらに、
ゲート酸化物層１５とポリシリコンゲート電極１６が同
じく標準の製造技術を用いて形成される。その後、ゲー
ト酸化物層１５とポリシリコンゲート電極１６を不純物
注入に対するマスクとして用いて、一対のｐ型の領域１
３．１と１４．１が形成される。次にスペーサ側壁層１
５．１と１５．２（図５）が、ゲート酸化物層１５とポ
リシリコンゲート電極１６の側壁に形成される。通常ス
ペーサ側壁層１５．１と１５．２は、二酸化シリコン製
である。最後にスペーサ側壁層１５．１と１５．２とフ
ィールド酸化物層１７．１を不純物注入に対するマスク
として用いて、濃くドーピングしたｎ＋のソース領域１
１とドレイン領域１２が形成される。
【００２５】
【発明の効果】本発明の変形例としては、保護用素子構
造体１００と２００は、ｐチャネルＭＯＳトランジスタ
の端末に接続されるノードを保護することもできる。さ
らにまた、ｐチャネルＭＯＳトランジスタの端末に接続
されるノードを保護するためにｐ型とｎ型を変更するこ
ともできる。保護用素子構造体２００の補助領域３２の
電圧は、集積回路３００の電力供給端末ＶＤＤよりも高
く保護用素子構造体２００の補助領域３３は、集積回路
３００の電力供給端末ＶＳＳより低くすることもでき
る。被保護ノードＡとＢは、ＭＯＳトランジスタのゲー
ト端末を含む集積回路３００のいずれの場所にも配置す
ることができる。保護用素子構造体２００の補助領域３
３と補助領域３２は、電力供給端末に接続することもで
きる。
造体１００と２００は、ｐチャネルＭＯＳトランジスタ
の端末に接続されるノードを保護することもできる。さ
らにまた、ｐチャネルＭＯＳトランジスタの端末に接続
されるノードを保護するためにｐ型とｎ型を変更するこ
ともできる。保護用素子構造体２００の補助領域３２の
電圧は、集積回路３００の電力供給端末ＶＤＤよりも高
く保護用素子構造体２００の補助領域３３は、集積回路
３００の電力供給端末ＶＳＳより低くすることもでき
る。被保護ノードＡとＢは、ＭＯＳトランジスタのゲー
ト端末を含む集積回路３００のいずれの場所にも配置す
ることができる。保護用素子構造体２００の補助領域３
３と補助領域３２は、電力供給端末に接続することもで
きる。
【図１】本発明の一実施例による保護用素子構造体の断
面図
面図
【図２】本発明の他の実施例による保護用素子構造体の
断面図
断面図
【図３】本発明の保護用素子構造体を保護されるべき回
路に接続する状態を表す回路図
路に接続する状態を表す回路図
【図４】本発明の一実施例により保護用素子の初期の製
造段階における断面図
造段階における断面図
【図５】本発明の実施例による保護用素子構造体の断面
図 上記の図面において、記号ｐ＋，ｎ＋は、ｐ＋ｎ，ｐ
−，ｎ−はそれぞれその順に濃くドーピングされた程度
を表す。
図 上記の図面において、記号ｐ＋，ｎ＋は、ｐ＋ｎ，ｐ
−，ｎ−はそれぞれその順に濃くドーピングされた程度
を表す。
１０，２０，３０ タブ（ウェル）領域 １１，２１ ソース領域 １２，２２ ドレイン領域 １３，１４，２３，２４，３１，３２、３３ 補助領域 １５，２５ ゲート酸化物層 １５．１，１５．２，２５．１，２５．２ スペーサ側
壁層 １６，２６ ポリシリコンゲート電極 １７ 酸化物層 １７．１，２７，２７．１ フィールド酸化物層 １８，２８ ソース−ゲート金属接点 １９，３７，３８，３９ 金属接点 １００，２００ 保護用素子構造体 ３００ 集積回路 ３０１，３０２，３０３ ｎチャネルＭＯＳトランジス
タ ４０１ 入力−出力端末 Ａ，Ｂ ノード
壁層 １６，２６ ポリシリコンゲート電極 １７ 酸化物層 １７．１，２７，２７．１ フィールド酸化物層 １８，２８ ソース−ゲート金属接点 １９，３７，３８，３９ 金属接点 １００，２００ 保護用素子構造体 ３００ 集積回路 ３０１，３０２，３０３ ｎチャネルＭＯＳトランジス
タ ４０１ 入力−出力端末 Ａ，Ｂ ノード
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ.
Claims (19)
- 【請求項１】 （ａ）集積回路の第１ノード（Ｂ）と第
２ノード（Ａ）を保護する保護用素子構造体（１００）
と、 前記ノードの少なくとも１つは、ソース領域とドレイン
領域とを有する被保護ＭＯＳトタンジスタ（３００）の
端子に電気的に接続され、 前記保護用素子構造体（１００）は、第１導電型（ｎ）
のソース領域（１１）とドレイン領域（１２）と、前記
第１導電型（ｎ）とは逆の第２導電型（ｐ）の第１と第
２の補助領域（１３，１４）とを有する半導体ダイオー
ド構造を有し、 前記第１と第２の補助領域（１３，１４）は、前記ソー
ス領域（１１）とドレイン領域（１２）の間でそれぞれ
に隣接して配置され、 （ｂ）前記保護用素子構造体のソース領域（１１）を前
記第１ノード（Ｂ）に電気的に接続する第１ワイヤと、 （ｃ）集積回路の第１電力供給端末（Ｖｄｄ）と、 （ｄ）集積回路の第２電力供給端末（Ｖｓｓ）と、 （ｅ）集積回路の入力−出力端末（４０１）とを有する
ことを特徴とする静電気保護装置を有する集積回路。 - 【請求項２】 前記ドレイン領域（１２）を集積回路の
前記第２ノード（Ａ）に電気的に接続する第２ワイヤを
さらに有することを特徴とする請求項１の集積回路。 - 【請求項３】 前記第１ノード（Ｂ）は、前記集積回路
の第２電力供給端末（Ｖｓｓ）に接続されることを特徴
とする請求項１の集積回路。 - 【請求項４】 前記ドレイン領域（１２）を集積回路の
前記第２ノード（Ａ）に電気的に接続する第２ワイヤを
さらに有することを特徴とする請求項３の集積回路。 - 【請求項５】 前記第２ノード（Ａ）は、集積回路の入
力−出力端末であることを特徴とする請求項１の集積回
路。 - 【請求項６】 前記ドレイン領域（１２）を集積回路の
前記第２ノード（Ａ）に電気的に接続する第２ワイヤを
さらに有することを特徴とする請求項５の集積回路。 - 【請求項７】 保護用素子構造体の前記ソース領域とド
レイン領域と第１補助領域と第２補助領域は、全て前記
第１補助領域と第２補助領域よりも低い導電性を有する
タブ領域（２０）内に配置され、 前記タブ領域（２０）は、第２導電型（ｐ）で、単結晶
シリコン基板（９）内に形成されることを特徴とする請
求項１の集積回路。 - 【請求項８】 前記第１導電型は、ｎ型であることを特
徴とする請求項１の集積回路。 - 【請求項９】 前記保護用素子構造体は、 （ａ） 第２導電型（ｐ）のタブ領域（２０）内に配置
され、ドレイン領域（２２）と反対のソース領域（２
１）側に配置された第２導電型（ｐ）の第３の補助領域
（３３）と、 （ｂ） 第２導電型（ｐ）の第４補助領域（３１）と、
第１導電型（ｎ）の第５補助領域（３２）が配置される
第１導電型（ｎ）の別のタブ領域（３０）と、 （ｃ） 前記第４補助領域（３１）を第２ノード（Ａ）
に接続する第２ワイヤとをさらに有することを特徴とす
る請求項７の集積回路。 - 【請求項１０】 前記第５補助領域（３２）を、前記第
１電力端末（Ｖｄｄ）に接続する第３ワイヤをさらに有
することを特徴とする請求項９の集積回路。 - 【請求項１１】 前記第３補助領域（３３）を、前記第
２電力端末（Ｖｓｓ）に接続する第４ワイヤをさらに有
することを特徴とする請求項１０の集積回路。 - 【請求項１２】 前記第２ノード（Ａ）は、第２電力端
末（Ｖｓｓ）であることを特徴とする請求項１１の集積
回路。 - 【請求項１３】 前記第２ノード（Ａ）は、集積回路の
入力−出力端末（４０１）であることを特徴とする請求
項１２の集積回路。 - 【請求項１４】 前記第３補助領域（３３）を、前記第
２電力端末（Ｖｓｓ）に接続する第３ワイヤをさらに有
することを特徴とする請求項９の集積回路。 - 【請求項１５】 前記第２ノードは、第２電力供給端末
であることを特徴とする請求項１４の集積回路。 - 【請求項１６】 前記第１ノードは、集積回路の入力−
出力端末であることを特徴とする請求項１５の集積回
路。 - 【請求項１７】 前記第３補助領域を、前記第２電力端
末に接続する第３ワイヤをさらに有することを特徴とす
る請求項１６の集積回路。 - 【請求項１８】 前記第２ノードは、第２電力供給端末
であることを特徴とする請求項９または１７の集積回
路。 - 【請求項１９】 前記第１ノードは、集積回路の入力−
出力端末であることを特徴とする請求項９または１８の
集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/560,671 US5744840A (en) | 1995-11-20 | 1995-11-20 | Electrostatic protection devices for protecting semiconductor integrated circuitry |
| US560671 | 2000-04-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167829A true JPH09167829A (ja) | 1997-06-24 |
Family
ID=24238823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8283544A Pending JPH09167829A (ja) | 1995-11-20 | 1996-10-25 | 静電気保護装置を有する集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5744840A (ja) |
| EP (1) | EP0774785A3 (ja) |
| JP (1) | JPH09167829A (ja) |
| KR (1) | KR970030783A (ja) |
| CA (1) | CA2190416A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002522906A (ja) * | 1998-08-04 | 2002-07-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ｅｓｄ保護手段を具備する集積回路 |
| JP2006191069A (ja) * | 2004-12-30 | 2006-07-20 | Magnachip Semiconductor Ltd | Ｅｓｄ保護回路及びその製造方法 |
Families Citing this family (11)
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|---|---|---|---|---|
| TW371371B (en) * | 1998-04-10 | 1999-10-01 | United Microelectronics Corp | Electrostatic discharge protection circuit with tip discharge |
| US5946176A (en) * | 1998-08-17 | 1999-08-31 | International Business Machines Corporation | Electrostatic discharge protection utilizing microelectromechanical switch |
| KR100505619B1 (ko) * | 1998-09-29 | 2005-09-26 | 삼성전자주식회사 | 반도체소자의정전하방전회로,그구조체및그구조체의제조방법 |
| JP3851738B2 (ja) * | 1999-01-29 | 2006-11-29 | 株式会社東芝 | 半導体装置 |
| TW417273B (en) * | 1999-04-14 | 2001-01-01 | Winbond Electronics Corp | Semiconductor controlled rectifier structure capable of reducing layout area |
| US6172378B1 (en) * | 1999-05-03 | 2001-01-09 | Silicon Wave, Inc. | Integrated circuit varactor having a wide capacitance range |
| US6306695B1 (en) | 1999-09-27 | 2001-10-23 | Taiwan Semiconductor Manufacturing Company | Modified source side inserted anti-type diffusion ESD protection device |
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| DE102004037087A1 (de) | 2004-07-30 | 2006-03-23 | Advanced Micro Devices, Inc., Sunnyvale | Selbstvorspannende Transistorstruktur und SRAM-Zellen mit weniger als sechs Transistoren |
| DE102008007029B4 (de) | 2008-01-31 | 2014-07-03 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Betrieb einer elektronischen Schaltung mit körpergesteuertem Doppelkanaltransistor und SRAM-Zelle mit körpergesteuertem Doppelkanaltransistor |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6366971A (ja) * | 1986-09-09 | 1988-03-25 | Toshiba Corp | 半導体装置 |
| US4739437A (en) * | 1986-10-22 | 1988-04-19 | Siemens-Pacesetter, Inc. | Pacemaker output switch protection |
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| JPH02230774A (ja) * | 1989-03-03 | 1990-09-13 | Fujitsu Ltd | 絶縁ゲート型半導体装置 |
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| DE69325645T2 (de) * | 1993-04-21 | 1999-12-09 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Integrierte Schutzschaltungsstruktur zum Schutz von logischen MOS-Leistungshalbleitenbauelementen von elektrostatischen Entladungen |
| KR960014718B1 (en) * | 1993-05-14 | 1996-10-19 | Lg Semicon Co Ltd | Method of manufacturing transistor |
| US5545909A (en) * | 1994-10-19 | 1996-08-13 | Siliconix Incorporated | Electrostatic discharge protection device for integrated circuit |
-
1995
- 1995-11-20 US US08/560,671 patent/US5744840A/en not_active Expired - Lifetime
-
1996
- 1996-10-25 JP JP8283544A patent/JPH09167829A/ja active Pending
- 1996-11-12 EP EP96308150A patent/EP0774785A3/en not_active Withdrawn
- 1996-11-14 KR KR1019960053876A patent/KR970030783A/ko not_active Application Discontinuation
- 1996-11-15 CA CA002190416A patent/CA2190416A1/en not_active Abandoned
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|---|---|
| EP0774785A2 (en) | 1997-05-21 |
| US5744840A (en) | 1998-04-28 |
| EP0774785A3 (en) | 1997-07-16 |
| CA2190416A1 (en) | 1997-05-21 |
| KR970030783A (ko) | 1997-06-26 |
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