JP3472911B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に静電気等のサージから回路を保護する構造に関す
る。

【０００２】

【背景技術及び発明が解決しようとする課題】近年、半
導体装置の素子寸法の微細化に伴い、不純物領域である
ソース領域やドレイン領域、ゲート電極の厚さが薄くな
り、ソース領域、ドレイン領域、ゲート電極の寄生抵抗
が増大化している。このような寄生抵抗の増大化は、回
路の動作速度の低下を招く。そして、ソース領域、ドレ
イン領域、ゲート電極の寄生抵抗を低減する技術とし
て、サリサイドプロセスと呼ばれるものが提案されてい
る。このサリサイドプロセスに関しては、例えば特開平
５−７５０４５号公報、特開平５−２５９１１５号公報
に開示される従来技術が知られている。

【０００３】このサリサイドプロセスでは、チタン、コ
バルト、タングステン、モリブデン、タンタルなどの金
属の膜が、ソース領域、ドレイン領域、ゲート電極が既
に形成されている半導体基板上に全面スパッタリングさ
れ、熱処理が施される。これによりソース領域やドレイ
ン領域やゲート電極のシリコンと、堆積された金属とが
合金化され、金属シリサイド層が形成される。その後、
合金化されずに残された金属が除去される。これによ
り、低抵抗の金属シリサイド層が、ソース領域、ドレイ
ン領域、ゲート電極に対して自己整合的に形成される。
このように、サリサイドプロセスを用いてソース領域、
ドレイン領域、ゲート電極の表面に低抵抗の金属シリサ
イド層を形成することで、ソース領域、ドレイン領域、
ゲート電極の寄生抵抗を格段に低減できるようになる。
この結果、回路の動作速度を大幅に向上できるようにな
る。

【０００４】さて、このサリサイドプロセスを用いて形
成したトランジスタ、即ちサリサイド構造のトランジス
タには、サリサイド構造ではないトランジスタに比べ
て、ＥＳＤ性能が低いという問題がある。そして、サリ
サイド構造のトランジスタのＥＳＤ性能を高める技術と
して、例えば特開平５−３１７３号公報に開示される従
来技術が知られている。この従来技術では、出力バッフ
ァのトランジスタのソース領域、ドレイン領域をシリサ
イド構造にする一方で、ゲート電極をポリサイド構造に
することでＥＳＤ性能を高めている。

【０００５】しかしながら、この従来技術では、シリサ
イドプロセスとポリサイドプロセスの両方が必要になる
ため、製造プロセスが複雑化するという問題がある。ま
たこの従来技術では、ドレイン領域とゲート電極の境界
付近での電流集中に伴う静電破壊についてのみ考慮して
おり、ドレイン領域とゲート電極との境界以外の場所で
の静電破壊については考慮されていなかった。

【０００６】本発明は、以上のような課題を解決するた
めになされたものであり、その目的とするところは、簡
易な製造プロセスでＥＳＤ性能を向上できる半導体装置
を提供することにある。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に本発明に係る半導体装置は、第１導電型の第１領域に
形成され、電源電位が与えられる略方形状の第２導電型
の第１不純物領域と、前記第１不純物領域の隣に所与の
間隔だけ離して形成される略方形状の第２導電型の第２
不純物領域と、前記第２不純物領域の表面に形成される
略方形状の第１金属シリサイド層と、前記第１金属シリ
サイド層と配線層とを接続するコンタクトとを含み、前
記第１金属シリサイド層の前記第１不純物領域側の一辺
と、前記第２不純物領域の前記第１不純物領域側の一辺
との間の距離をＬ１、前記第１金属シリサイド層の他辺
と、前記第２不純物領域の他辺との間の距離をＬ２とし
た場合に、Ｌ２≧Ｌ１であることを特徴とする。

【０００８】本発明によれば、Ｌ２≧Ｌ１であるため、
静電気などのサージによる電流の大部分を、第２不純物
領域、第１領域及び第１不純物領域により構成されるバ
イポーラを介して電源電位に放電することが可能とな
る。これにより第２不純物領域の他辺側に形成されるダ
イオードに大電流が流れるのを防止でき、ＥＳＤ性能の
向上を図れる。

【０００９】また本発明は、前記第１金属シリサイド層
及び前記第２不純物領域が略矩形状に形成されており、
前記第１金属シリサイド層及び前記第２不純物領域の前
記他辺が、略矩形状に形成された前記第１金属シリサイ
ド層及び前記第２不純物領域の短辺であることを特徴と
する。第２不純物領域が略矩形状に形成されている場合
には、第２不純物領域の短辺側での電流通過面積は小さ
くなる。従って、短辺側に形成されるダイオードに大電
流が流れると、静電破壊が生じやすくなる。本発明によ
れば、略矩形状の第２不純物領域の短辺側にあるダイオ
ードに大電流が流れるのを防止できるため、ＥＳＤ性能
を更に一層向上できるようになる。

【００１０】また本発明は、第１導電型の第２領域に形
成される略方形状の第２導電型の第３不純物領域と、前
記第３不純物領域の表面に形成される略方形状の第２金
属シリサイド層と、前記第２金属シリサイド層と前記配
線層とを接続するコンタクトとを含み、前記第２金属シ
リサイド層の一辺と、前記第３不純物領域の一辺と間の
距離をＬ３とした場合に、Ｌ３≧Ｌ１であることを特徴
とする。このようにすることで、静電気などのサージに
よる電流の大部分を、第２不純物領域、第１領域及び第
１不純物領域により構成されるバイポーラを介して放電
でき、第３不純物領域と第２領域とで構成されるダイオ
ードに大電流が流れるのを防止できる。これにより、前
記第２不純物領域に対して並列に前記配線層に接続され
る素子が、静電気などのサージにより静電破壊されるの
を防止できるようになる。

【００１１】また本発明は、第１導電型の第１領域に形
成され、電源電位が与えられる略方形状の第２導電型の
第１不純物領域と、前記第１不純物領域の隣に所与の間
隔だけ離して形成される略方形状の第２導電型の第２不
純物領域と、前記第２不純物領域の表面に形成される略
方形状の第１金属シリサイド層と、前記第１金属シリサ
イド層と配線層とを接続するコンタクトと、前記第１領
域に少なくとも一部が重なり合うように形成され、前記
電源電位が与えられる第１導電型の第４不純物領域とを
含み、前記第１金属シリサイド層の前記第１不純物領域
側の一辺と、前記第４不純物領域において該一辺側に形
成されるコンタクトの一辺との間の距離をＬ４、前記第
１金属シリサイド層の他辺と、前記第４不純物領域にお
いて該他辺側に形成されるコンタクトの一辺との間の距
離をＬ５とした場合に、Ｌ５≧Ｌ４であることを特徴と
する。

【００１２】例えば静電気などのサージにより、第２不
純物領域と第１領域とにより構成されるダイオードに順
方向の大電流が流れる場合を考える。このような場合
に、本発明によれば、Ｌ５≧Ｌ４であるため、静電気な
どのサージによる電流の大部分を、第２不純物領域の一
辺側（第１不純物領域側）に形成されるダイオードを介
して放電することが可能となる。これにより、第２不純
物領域の他辺側に形成されるダイオードに大電流が流れ
るのを防止でき、ＥＳＤ性能の向上を図れる。

【００１３】なお前記第４不純物領域の表面に第３金属
シリサイド層が形成される場合には、前記Ｌ４が、前記
第１金属シリサイド層の前記第１不純物領域側の一辺
と、該一辺に対向する前記第３金属シリサイド層の辺と
の間の距離であり、前記Ｌ５が、前記第１金属シリサイ
ド層の他辺と、該他辺に対向する前記第３金属シリサイ
ド層の辺との距離であることが望ましい。

【００１４】また本発明は、第１導電型の第２領域に形
成される略方形状の第２導電型の第３不純物領域と、前
記第３不純物領域の表面に形成される略方形状の第２金
属シリサイド層と、前記第２金属シリサイド層と前記配
線層とを接続するコンタクトと、前記第２領域に少なく
とも一部が重なり合うように形成され、前記電源電位が
与えられる第１導電型の第５不純物領域とを含み、前記
第２金属シリサイド層の一辺と、前記第５不純物領域に
形成されるコンタクトの一辺との間の距離をＬ６とした
場合に、Ｌ６≧Ｌ４であることを特徴とする。このよう
にすることで、静電気などのサージによる電流の大部分
を、第２不純物領域の一辺側に形成されるダイオードに
流すことができ、第３不純物領域と第２領域とで構成さ
れるダイオードに大電流が流れるのを防止できる。これ
によりＥＳＤ性能の更なる向上を図れる。

【００１５】なお、前記第４不純物領域の表面に第３金
属シリサイド層が形成され、前記第５不純物領域の表面
に第４金属シリサイド層が形成される場合には、前記Ｌ
４が、前記第１金属シリサイド層の前記第１不純物領域
側の一辺と、該一辺に対向する前記第３金属シリサイド
層の辺との間の距離であり、前記Ｌ６が、前記第２金属
シリサイド層の一辺と、該一辺に対向する前記第４金属
シリサイド層の辺との距離であることが望ましい。

【００１６】なお本発明では、前記第１、第２不純物領
域が、各々、パッドに接続される出力バッファのソース
領域、ドレイン領域であることが望ましい。また前記第
１、第２不純物領域が、各々、ラテラルバイポーラ型の
保護回路のエミッタ領域、コレクタ領域であってもよ
い。

【００１７】

【発明の実施の形態】以下、本発明の良好な実施形態に
ついて説明する。なお以下では、第１導電型をｐ型と
し、第２導電型をｎ型として説明する。またＭＯＳ型ト
ランジスタへの適用例について主に説明する。しかしな
がら、本発明は、第１導電型がｎ型であり、第２導電型
がｐ型である場合にも適用できる。またＭＯＳ型トラン
ジスタ以外にも、ＭＩＳ型トランジスタなどの種々のト
ランジスタに適用できる。更にトランジスタ以外にも、
ラテラルバイポーラ等にも適用できる。

【００１８】１．本実施形態の構成 図１（Ａ）に、本実施形態の平面図の一例を示す。また
図１（Ｂ）に、図１（Ａ）におけるＡ１−Ａ２線の断面
概念図を示す。

【００１９】図１（Ａ）、（Ｂ）において、ｎ型の半導
体基板１０にはｐ型ウェル１２（第１領域）が形成され
る。このｐ型ウェル１２は、拡散、イオン注入等の製造
プロセスを用いて形成されたｐ型のウェルタップ領域１
４（第４不純物領域）やコンタクト１６、１８等を介し
て、接地電位ＧＮＤ（下側電源電位）に接続される。な
おウェルタップ領域１４は、少なくともその一部がｐ型
ウェル１２に重なり合うように形成されていればよい。

【００２０】ｎ型のソース領域２０、２１（第１不純物
領域）は、拡散、イオン注入等の製造プロセスを用いて
ｐ型ウェル１２に形成される。このソース領域２０、２
１は、コンタクト３４、３５等を介してＧＮＤに接続さ
れる。

【００２１】ドレイン領域２２（第２不純物領域）は、
ソース領域２０、２１の隣に所与の間隔だけ離して形成
される。即ちドレイン領域２２は、ゲート電極２４、２
５を挟んでソース領域２０、２１の隣に形成される。そ
してドレイン領域２２の表面には、チタン、コバルト、
タングステン、モリブデン、タンタルなどの金属とシリ
コンとの合金である第１金属シリサイド層３０が形成さ
れる。この第１金属シリサイド層３０は、図１（Ｂ）に
示すように、コンタクト３２等を介して配線層４０に接
続され、配線層４０はパッド４２に接続される。ここ
で、ドレイン領域２２と配線層４０の間に第１金属シリ
サイド層３０を介在させたのは、ドレイン領域２２と配
線層４０とのオーミックなコンタクトを可能にするため
である。即ち第１金属シリサイド層３０はコンタクト３
２のバリアメタルとして機能する。

【００２２】ソース領域２０、２１、ドレイン領域２２
及びゲート電極２４、２５から成るトランジスタにより
出力バッファが構成される。そしてこの出力バッファ
は、出力バッファ自身及びこれに接続される内部回路の
保護回路として機能する。

【００２３】本実施例の特徴は、図１（Ａ）で、Ｌ２≧
Ｌ１とした点にある。ここでＬ１は、第１金属シリサイ
ド層３０のソース領域２０側の辺５０と、ドレイン領域
２２のソース領域２０側の辺５２との間の距離に相当す
る。またＬ２は、第１金属シリサイド層３０の辺５４
と、ドレイン領域２２の辺５６との間の距離に相当す
る。

【００２４】このようにＬ２≧Ｌ１とすることで、サー
ジ４４による注入電荷のほとんどを図１（Ｂ）の経路Ｅ
１で放電でき、経路Ｅ２に大電流が流れるの防止でき
る。即ち注入電荷のほとんどを、ダイオードＤ１及びＤ
２により構成されるバイポーラＢＰを用いて流すことが
できる。これにより、ドレイン領域２２と素子分離膜３
８の境界付近に形成されるダイオードＤ３に大電流が流
れるのを防止できる。この結果、図１（Ｂ）のＥ３に示
す部分での静電破壊を防止できる。

【００２５】なお図１（Ａ）、（Ｂ）では、矩形形状の
ドレイン領域２２、第１金属シリサイド層３０の短辺
（ゲート電極長方向の辺）である辺５４、５６の間の距
離Ｌ２をＬ２≧Ｌ１としている。しかしながら、図２
（Ａ）に示すようにドレイン領域２２の左隣（あるいは
右隣）にソース領域が無い場合には、長辺（ゲート電極
幅方向の辺）である辺５１、５３の間の距離Ｌ２’につ
いてもＬ２’≧Ｌ１とすることが望ましい。

【００２６】また本実施形態は、図２（Ｂ）に示すよう
に、エミッタ領域２２０、２２１（第１不純物領域）、
コレクタ領域２２２（第２不純物領域）、ベース領域２
２４、２２５から構成されるラテラルバイポーラ型の保
護回路にも適用できる。即ちこの場合には、第１金属シ
リサイド層２３０の辺２５０とコレクタ領域２２２の辺
２５２の間の距離Ｌ１と、辺２５４、２５６の間の距離
Ｌ２との関係をＬ２≧Ｌ１とする。

【００２７】２．本実施形態の効果 本実施形態のようにＬ２≧Ｌ１とすることで以下のよう
な効果を得ることができる。

【００２８】（１）サージによる注入電荷をバイポーラ
ＢＰを用いてＧＮＤに放電できる。

【００２９】即ちドレイン領域２２にサージ４４が印加
されると、ドレイン領域２２に寄生するダイオードがア
バランシェブレークする。この時、図３（Ａ）のＢ１に
示すように、ドレイン電圧はＶｂｄになる。その後、バ
イポーラＢＰがオンすると、図３（Ａ）のＢ２に示すよ
うに、ドレイン電圧はＶｂｄからＶｓｐに低下する。こ
のようにドレイン電圧が低下する現象はスナップバック
と呼ばれる。スナップバック時においては、ドレイン領
域２２の入力インピーダンスは非常に低くなる。従っ
て、サージ４４によりドレイン領域２２へ注入される電
荷をＧＮＤに容易に放電できるようになる。また例えば
２００Ｖの大きさのサージ４４が印加されても、ドレイ
ン領域２２の電圧をＶｓｐ＝８Ｖ程度に低減できるよう
になる。

【００３０】しかしながら特開平５−３１７３号公報の
図１（Ａ）ではＬ２＜Ｌ１となっている。従ってこの従
来技術では、バイポーラＢＰがオンする前に、ドレイン
領域２２と素子分離膜２８の境界付近にあるダイオード
Ｄ３がアバランシェブレークし、このダイオードＤ３に
大電流が流れてしまう。従って、スナップバックにより
ドレイン電圧やドレイン領域２２の入力インピーダンス
が低減する前にＥ３の部分が静電破壊されるおそれがあ
る。

【００３１】これに対して、本実施例では、Ｌ２≧Ｌ１
となっているため、バイポーラＢＰを容易にオンさせる
ことができる。これによりドレイン電圧やドレイン領域
２２の入力インピーダンスを低減でき、素子にかかる負
荷を低減できる。またダイオードＤ３に大電流が流れる
のを防止でき、Ｅ３の部分での静電破壊を防止できる。

【００３２】（２）放電経路での電流の通過面積を大き
くできる。

【００３３】図３（Ｂ）に示すように、出力バッファを
構成するトランジスタの幅Ｗは一般的に大きく、ドレイ
ン領域２２の幅ＷＤはＷに比べて小さい。一般的な出力
バッファでは、Ｗは例えば２００〜３００μｍ程度であ
り、ＷＤは例えば１０μｍ程度である。従って、図３
（Ｂ）のＦ１、Ｆ２、Ｆ３に示すように、ソース領域２
０、２１側の方が、素子分離膜側よりも電流の通過面積
が大きい。

【００３４】本実施形態によれば、Ｌ２≧Ｌ１となるた
め、電流通過面積の大きいソース領域２０、２１側に電
流を流すことが可能となる。この結果、電流の集中を防
止できＥＳＤ性能を向上できる。

【００３５】さて、特開平５−３１７３号公報の図１
（Ａ）ではＬ２＝０となっている。このようにＬ２＝０
とすることで、図４（Ａ）に示すように、トランジスタ
の実効的な幅ＷｅｆｆをＷと等しくでき、トランジスタ
を高速化できる。第１金属シリサイド層３０は、ドレイ
ン領域２２に比べて寄生抵抗が格段に小さいからであ
る。

【００３６】このように、これまでは、トランジスタの
高速化を優先してＬ２＝０（＜Ｌ１）とするのが一般的
であった。

【００３７】本実施形態は、このような、本実施形態を
構成する事の妨げとなる事情にあえて反して、Ｌ２≧Ｌ
１とした点に大きな特徴がある。即ちＬ２≧Ｌ１とする
と、図４（Ｂ）に示すようにＷｅｆｆがＷよりも小さく
なり、トランジスタ能力が低下する。本実施形態は、こ
のようなトランジスタ能力の低下をある程度犠牲にし、
ＥＳＤ性能の向上を優先してＬ２≧Ｌ１としている。

【００３８】なお例えば０．３５μｍの製造プロセスを
例にとれば、Ｌ１は、Ｌ２の０．５〜０．８倍の長さで
あることが望ましい。このようにすれば、トランジスタ
能力をそれほど低下させることなく、十分なＥＳＤ耐圧
を得ることができる。

【００３９】３．パッドに接続される他の素子の保護 以上では、出力バッファのＥＳＤ対策について主に説明
した。

【００４０】しかしながら、例えば図５に示すような出
力バッファ６２、入力バッファ６４を有する入出力バッ
ファ６０では、パッド４２からのサージ４４が、配線４
０を介してダイオードＤ４、Ｄ５にも印加される。これ
らのダイオードＤ４、Ｄ５は、入力バッファ６４のゲー
ト電極を保護するための保護抵抗（拡散抵抗）ＲＰの前
段に寄生的に形成されるものである。そして、図１
（Ａ）のドレイン領域２２にＥＳＤ対策を施したよう
に、このダイオードにもＥＳＤ対策を施す必要がある。

【００４１】図６に、ＧＮＤ側に設けられるダイオード
Ｄ５の平面図の一例を示す。また図７に、図６における
Ａ３−Ａ４線の断面概念図を示す。

【００４２】ここでダイオードＤ５のカソード領域７０
（第３不純物領域）は、拡散、イオン注入等の製造プロ
セスを用いてｐ型ウェル６８（第２領域）に形成され
る。なおｐ型ウェル６８は、出力バッファ６２が形成さ
れるｐ型ウェル１２（第１領域）と同じものにしてもよ
い。

【００４３】カソード領域７０の表面には、チタン、コ
バルト、タングステン、モリブデン、タンタルなどの金
属とシリコンの合金である第２金属シリサイド層７２が
形成される。この第２金属シリサイド層７２は、コンタ
クト７４を介して配線層４０に接続される。ここで、カ
ソード領域７０と配線層４０の間に第２金属シリサイド
層７２を介在させたのは、カソード領域７０と配線層４
０とのオーミックなコンタクトを可能にするためであ
る。

【００４４】本実施形態では、ダイオードＤ５を保護す
るために、図６に示すようにＬ３≧Ｌ１としている。こ
こでＬ３は、第２金属シリサイド層７２の辺８２や８３
と、カソード領域７０の辺８４や８５との間の距離に相
当する。

【００４５】このようにＬ３≧Ｌ１とすることで、サー
ジ４４による注入電荷のほとんどを出力バッファ６２の
ソース領域２０、２１側に放電でき、図７の経路Ｅ４に
大電流が流れるの防止できる。即ち注入電荷のほとんど
を、図１（Ｂ）のバイポーラＢＰを用いて流すことがで
きる。これにより図７のダイオードＤ５に大電流が流れ
るのを防止できる。この結果、図７のＥ５に示す部分で
の静電破壊を防止できるようになる。

【００４６】なお図６では入力バッファのダイオードＤ
５においてＬ３≧Ｌ１の関係を成り立たせている。しか
しながらこれに限らず、出力バッファ６２（あるいはラ
テラルバイポーラ型保護回路）に対して電気的に並列に
接続される種々の素子において、Ｌ３≧Ｌ１の関係を成
り立たせることが望ましい。このような素子としては、
例えばプルアップ用のトランジスタやアナログ出力バッ
ファなどを考えることができる。

【００４７】４．ダイオードのアバランシェブレークを
伴わないＥＳＤ 図１（Ａ）、（Ｂ）では、ｎ型のドレイン領域２２とｐ
型ウェル１２により構成されるダイオードのアバランシ
ェブレークを伴うＥＳＤについて説明した。この場合に
は、図８（Ａ）に示すように、ＧＮＤを基準として正極
性のサージが出力バッファ（端子ＯＵＴ）のドレイン領
域２２に印加される。

【００４８】一方、図８（Ｂ）では、ＧＮＤを基準とし
て負極性のサージが出力バッファのドレイン領域２２に
印加される。このような負極性のサージの印加は、ダイ
オードのアバランシェブレークを伴わないＥＳＤとな
る。即ちダイオードには順方向に電流が流れる。

【００４９】なおｐ型のトランジスタの場合には、ＶＤ
Ｄを基準とした負極性のサージの印加がアバランシェブ
レークを伴うＥＳＤとなり、ＶＤＤを基準とした正極性
のサージの印加がアバランシェブレークを伴わないＥＳ
Ｄとなる。

【００５０】図８（Ｂ）に示すようなアバランシェブレ
ークを伴わないＥＳＤによる静電破壊については、これ
まであまり考慮が払われていなかった。しかしながら、
素子寸法の微細化に伴い、アバランシェブレークを伴う
ＥＳＤでは静電破壊しなかった出力バッファが、アバラ
ンシェブレークを伴わないＥＳＤにおいて静電破壊する
場合があることが判明した。

【００５１】このような事態を防止するために本実施形
態では、図９（Ａ）に示すようにＬ５をＬ４以上にして
いる。ここでＬ４は、第１金属シリサイド層３０のソー
ス領域２０側の辺５０と、ウェルタップ領域１４におい
て辺５０側に形成されるコンタクト１６の辺１７との間
の距離に相当する。またＬ５は、第１金属シリサイド層
３０の辺５４と、ウェルタップ領域１４において辺５４
側に形成されるコンタクト１８の辺１９との間の距離に
相当する。

【００５２】このようにＬ５≧Ｌ４とすることで、負極
性のサージ９０による順方向放電電流のほとんどを図９
（Ｂ）の経路Ｅ６で放電でき、経路Ｅ７に大電流が流れ
るの防止できる。即ち負極性のサージ９０による順方向
放電電流を、ダイオードＤ１を用いて流すことができ
る。これにより、ドレイン領域２２と素子分離膜３８の
境界付近に形成されるダイオードＤ３に順方向の大電流
が流れるのを防止できる。この結果、図９（Ｂ）のＥ３
に示す部分での静電破壊を防止できる。

【００５３】経路Ｅ６で放電することでＥＳＤ性能を向
上できるのは以下の理由による。即ち図３（Ｂ）にて既
に説明したように、出力バッファを構成するトランジス
タの幅Ｗは一般的に大きく、ドレイン領域２２の幅ＷＤ
は小さい。従って、ソース領域２０、２１側の方が、素
子分離膜３８側よりも電流の通過面積が大きい。そして
本実施形態によれば、Ｌ５≧Ｌ４となるため、電流通過
面積の大きいソース領域２０、２１側に、大部分の電流
を流すことが可能となる。この結果、電流の集中を防止
できＥＳＤ性能を向上できる。

【００５４】これまでは、出力バッファのレイアウト面
積を最小限にするために、図９（Ａ）に示す距離ＬＴを
デザインルールで許される最小距離にするのが一般的で
あった。そして距離ＬＴを最小距離にすると、通常、Ｌ
５はＬ４よりも小さくなってしまう（図１（Ａ）参
照）。

【００５５】本実施形態は、このような、本実施形態を
構成する事の妨げとなる事情にあえて反して、Ｌ５≧Ｌ
４とした点に大きな特徴がある。即ちＬ５≧Ｌ４とする
と、図９（Ａ）のＦ４に示す部分が無駄なスペースとな
り、出力バッファのレイアウト面積が大きくなる。本実
施形態は、このようなレイアウト面積の増加をある程度
犠牲にし、ＥＳＤ性能の向上を優先してＬ５≧Ｌ４とし
ている。

【００５６】なお図９（Ｂ）のＥ６の経路で電流を放電
しＥ７の経路に大電流を流さないようにするためには、
図９（Ｂ）の寄生抵抗Ｒ２をＲ１以上とすることが肝要
である。ここでＲ１は、第１金属シリサイド層３０と、
ウェルタップ領域１４のコンタクト１６との間の寄生抵
抗に相当する。またＲ２は、第１金属シリサイド層３０
と、ウェルタップ領域１４のコンタクト１８との間の寄
生抵抗に相当する。そしてＲ２≧Ｒ１が成り立つなら
ば、Ｌ５をＬ４よりも若干小さくすることも可能であ
る。

【００５７】５．パッドに接続される他の素子の保護 さて、図５に示すような入出力バッファ６０では、パッ
ド４２にＧＮＤを基準とした負極性のサージを印加した
場合に、ダイオードＤ５に順方向の電流が流れる。従っ
て、ドレイン領域２２にＥＳＤ対策を施したように、こ
のダイオードＤ５にもＥＳＤ対策を施す必要がある。

【００５８】図１０に、ＧＮＤ側に設けられるダイオー
ドＤ５の平面図の一例を示す。また図１１に、図１０に
おけるＡ７−Ａ８線の断面概念図を示す。

【００５９】本実施形態では、ダイオードＤ５を保護す
るために、図１０に示すようにＬ６をＬ４以上にしてい
る。ここでＬ６は、第２金属シリサイド層７２の辺８２
や８３と、ウェルタップ領域８０のコンタクト７６、７
８の辺７７や７９との距離に相当する。

【００６０】このようにＬ６≧Ｌ４とすることで、負極
性のサージ９０による順方向放電電流のほとんどを出力
バッファ６２のソース領域２０、２１を介して放電で
き、図１１の経路Ｅ８に大電流が流れるの防止できる。
即ち放電電流のほとんどを、図９（Ｂ）のダイオードＤ
１を用いて経路Ｅ６で流すことができる。これにより図
１１のダイオードＤ５に大きな順方向電流が流れるのを
防止できる。この結果、図１１のＥ５に示す部分での静
電破壊を防止できるようになる。

【００６１】なお図１０に示すような入力バッファのダ
イオード（拡散抵抗）に限らず、出力バッファ６２（あ
るいはラテラルバイポーラ型保護回路）に対して電気的
に並列に接続される種々の素子において、Ｌ６≧Ｌ４の
関係を成り立たせることが望ましい。

【００６２】また図９（Ｂ）のＥ６の経路で電流を放電
し、図１１のＥ８の経路に大電流を流さないようにする
ためには、図１１の寄生抵抗Ｒ３を図９（Ｂ）の寄生抵
抗Ｒ１以上とすることが肝要である。ここでＲ３は、図
１０の第２金属シリサイド層７２と、ウェルタップ領域
８０のコンタクト７６や７８との間の寄生抵抗に相当す
る。そしてＲ３≧Ｒ１が成り立つならば、Ｌ６をＬ４よ
りも若干小さくすることも可能である。

【００６３】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。

【００６４】例えば本発明は、出力バッファや入出力バ
ッファ以外にも種々の素子に適用できる。またｎ型トラ
ンジスタのみならずｐ型トランジスタにも適用できる。

【００６５】またドレイン領域、ソース領域、ゲート電
極、ウェルタップ領域などのレイアウトも、本実施形態
で説明したものに限られるものではなく、種々の変形実
施が可能である。

【００６６】また第１〜第３不純物領域（ドレイン領
域、ソース領域、カソード領域）や第１、第２金属シリ
サイド層は、ほぼ方形状であればよく、例えば角に面取
り辺を設ける等してもよい。

【００６７】また上記実施形態では、ウェルタップ領域
（第４不純物領域、第５不純物領域）やソース領域の表
面には、金属シリサイド層を形成していなかったが、こ
れを形成するようにしてもよい。ウェルタップ領域やソ
ース領域の表面に金属シリサイド層を形成した場合の断
面概念図を図１２、図１３、図１４、図１５に示す。こ
れらの図１２、図１３、図１４、図１５は、各々、図１
（Ｂ）、図７、図９（Ｂ）、図１１に対応するものであ
る。

【００６８】例えば図１２では、ウェルタップ領域１４
（第４不純物領域）の表面に第３金属シリサイド層１３
０が形成される。またソース領域２０の表面に金属シリ
サイド層１３２が形成される。

【００６９】また図１３では、ウェルタップ領域８０
（第５不純物領域）の表面に第４金属シリサイド層１７
２が形成される。

【００７０】図１４でも図１２と同様に、ウェルタップ
領域１４（第４不純物領域）の表面に第３金属シリサイ
ド層１３０が、ソース領域２０の表面に金属シリサイド
層１３２が形成される。そしてこの場合には、Ｌ４は、
第１金属シリサイド層３０の一辺と、該一辺に対向する
第３金属シリサイド層１３０の辺との距離になる。また
Ｌ５は、第１金属シリサイド層３０の他辺と、該他辺に
対向する第３金属シリサイド層１３０の辺との距離にな
る。

【００７１】図１５でも図１３と同様に、ウェルタップ
領域８０（第５不純物領域）の表面に第４金属シリサイ
ド層１７２が形成される。そして、この場合には、Ｌ６
は、第２金属シリサイド層７２の一辺と、該一辺に対向
する第４金属シリサイド層１７２の辺との距離になる。

【００７２】

【図面の簡単な説明】

【図１】図１（Ａ）は本実施形態の平面図の一例であ
り、図１（Ｂ）は、図１（Ａ）のＡ１−Ａ２線での断面
概念図である。

【図２】図２（Ａ）、（Ｂ）は、ドレイン領域の左隣あ
るいは右隣にソース領域が無い出力バッファや、ラテラ
ルバイポーラ型の保護回路への本実施形態の適用例につ
いて説明するための図である。

【図３】図３（Ａ）はスナップバックについて説明する
ための図であり、図３（Ｂ）は、電流の通過面積の大小
について説明するための図である。

【図４】図４（Ａ）、（Ｂ）は、トランジスタの幅Ｗと
実効的な幅Ｗｅｆｆとの関係について説明するための図
である。

【図５】入出力バッファの構成の一例を示す図である。

【図６】ＧＮＤ側に寄生的に形成されるダイオードの平
面図の一例である。

【図７】図６におけるＡ３−Ａ４線の断面概念図であ
る。

【図８】図８（Ａ）、（Ｂ）は、各々、ＧＮＤを基準と
した正極性のサージの印加、ＧＮＤを基準とした負極性
のサージの印加について説明するための図である。

【図９】図９（Ａ）はＬ５≧Ｌ４の関係を成り立たせる
本実施形態の平面図の一例であり、図９（Ｂ）は、図９
（Ａ）のＡ５−Ａ６線での断面概念図である。

【図１０】ＧＮＤ側に寄生的に形成されるダイオードの
平面図の一例である。

【図１１】図１０におけるＡ７−Ａ８線の断面概念図で
ある。

【図１２】図１（Ｂ）においてウェルタップ領域、ソー
ス領域の表面に金属シリサイド層を設けた場合の断面概
念図である。

【図１３】図７においてウェルタップ領域の表面に金属
シリサイド層を設けた場合の断面概念図である。

【図１４】図９（Ｂ）において、ウェルタップ領域、ソ
ース領域の表面に金属シリサイド層を設けた場合の断面
概念図である。

【図１５】図１１において、ウェルタップ領域の表面に
金属シリサイド層を設けた場合の断面概念図である。

【符号の説明】

１０ 半導体基板 １２ ｐ型ウェル（第１領域） １４ ウェルタップ領域（第４不純物領域） １６、１８ コンタクト ２０、２１ ソース領域（第１不純物領域） ２２ ドレイン領域（第２不純物領域） ２４、２５ ゲート電極 ３０ 第１金属シリサイド層 ３２、３４、３５ コンタクト ３８ 素子分離膜 ４０ 配線層 ４２ パッド ４４ サージ（正極性） ５０、５２、５４、５６ 辺 ６８ ｐ型ウェル（第２領域） ７０ カソード領域（第３不純物領域） ７２ 第２金属シリサイド層 ７４、７６、７８ コンタクト ８０ ウェルタップ領域（第５不純物領域） ８２、８３、８４、８５ 辺 ９０ サージ（負極性） １３０ 第３金属シリサイド層 １７２ 第４金属シリサイド層

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型の第１領域に形成され、電源
   電位が与えられる略方形状の第２導電型の第１不純物領
   域と、 前記第１不純物領域の隣に所与の間隔だけ離して形成さ
   れる略方形状の第２導電型の第２不純物領域と、 前記第２不純物領域の表面に形成される略方形状の第１
   金属シリサイド層と、 前記第１金属シリサイド層と配線層とを接続するコンタ
   クトとを含み、 前記第１金属シリサイド層の前記第１不純物領域側の一
   辺と、前記第２不純物領域の前記第１不純物領域側の一
   辺との間の距離をＬ１、前記第１金属シリサイド層の他
   辺と、前記第２不純物領域の他辺との間の距離をＬ２と
   した場合に、Ｌ２≧Ｌ１であり、 第１導電型の第２領域に形成される略方形状の第２導電
   型の第３不純物領域と、 前記第３不純物領域の表面に形成される略方形状の第２
   金属シリサイド層と、 前記第２金属シリサイド層と前記配線層とを接続するコ
   ンタクトとを含み、 前記第２金属シリサイド層の一辺と、前記第３不純物領
   域の一辺と間の距離をＬ３とした場合に、Ｌ３≧Ｌ１で
   あ ることを特徴とする半導体装置。
2. 【請求項２】 請求項１において、 前記第１金属シリサイド層及び前記第２不純物領域が略
   矩形状に形成されており、前記第１金属シリサイド層及
   び前記第２不純物領域の前記他辺が、略矩形状に形成さ
   れた前記第１金属シリサイド層及び前記第２不純物領域
   の短辺であることを特徴とする半導体装置。
3. 【請求項３】 第１導電型の第１領域に形成され、電源
   電位が与えられる略方形状の第２導電型の第１不純物領
   域と、 前記第１不純物領域の隣に所与の間隔だけ離して形成さ
   れる略方形状の第２導電型の第２不純物領域と、 前記第２不純物領域の表面に形成される略方形状の第１
   金属シリサイド層と、 前記第１金属シリサイド層と配線層とを接続するコンタ
   クトと、 前記第１領域に少なくとも一部が重なり合うように形成
   され、前記電源電位が与えられる第１導電型の第４不純
   物領域とを含み、 前記第１金属シリサイド層の前記第１不純物領域側の一
   辺と、前記第４不純物領域において該一辺側に形成され
   るコンタクトの一辺との間の距離をＬ４、前記第１金属
   シリサイド層の他辺と、前記第４不純物領域において該
   他辺側に形成されるコンタクトの一辺との間の距離をＬ
   ５とした場合に、Ｌ５≧Ｌ４であることを特徴とする半
   導体装置。
4. 【請求項４】 請求項３において、 前記第４不純物領域の表面に第３金属シリサイド層が形
   成され、 前記Ｌ４が、前記第１金属シリサイド層の前記第１不純
   物領域側の一辺と、該一辺に対向する前記第３金属シリ
   サイド層の辺との間の距離であり、 前記Ｌ５が、前記第１金属シリサイド層の他辺と、該他
   辺に対向する前記第３金属シリサイド層の辺との距離で
   あることを特徴とする半導体装置。
5. 【請求項５】 請求項３において、 第１導電型の第２領域に形成される略方形状の第２導電
   型の第３不純物領域と、 前記第３不純物領域の表面に形成される略方形状の第２
   金属シリサイド層と、 前記第２金属シリサイド層と前記配線層とを接続するコ
   ンタクトと、 前記第２領域に少なくとも一部が重なり合うように形成
   され、前記電源電位が与えられる第１導電型の第５不純
   物領域とを含み、 前記第２金属シリサイド層の一辺と、前記第５不純物領
   域に形成されるコンタクトの一辺との間の距離をＬ６と
   した場合に、Ｌ６≧Ｌ４であることを特徴とする半導体
   装置。
6. 【請求項６】 請求項５において、 前記第４不純物領域の表面に第３金属シリサイド層が形
   成され、 前記第５不純物領域の表面に第４金属シリサイド層が形
   成され、 前記Ｌ４が、前記第１金属シリサイド層の前記第１不純
   物領域側の一辺と、該一辺に対向する前記第３金属シリ
   サイド層の辺との間の距離であり、 前記Ｌ６が、前記第２金属シリサイド層の一辺と、該一
   辺に対向する前記第４金属シリサイド層の辺との距離で
   あることを特徴とする半導体装置。
7. 【請求項７】 請求項１乃至６のいずれかにおいて、 前記第１、第２不純物領域が、各々、パッドに接続され
   る出力バッファのソース領域、ドレイン領域であること
   を特徴とする半導体装置。
8. 【請求項８】 請求項１乃至６のいずれかにおいて、 前記第１、第２不純物領域が、各々、ラテラルバイポー
   ラ型の保護回路のエミッタ領域、コレクタ領域であるこ
   とを特徴とする半導体装置。