KR970009101B1 - 정전기(esd) 보호회로의 제조 방법 - Google Patents

정전기(esd) 보호회로의 제조 방법 Download PDF

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Abstract

내용 없음.

Description

정전기(ESD)보호회로의 제조 방법
제1도는 종래의 ESD 보호회로의 구조 단면도.
제2도는 종래의 ESD 보호회로의 구성도.
제3도는 종래의 ESD 보호회로의 동작 특성도.
제4도는 본 발명의 ESD 보호회로의 구조 단면도.
제5도는 본 발명에 따른 정전기 방전시의 회로도.
제6도는 본 발명에 따른 정상 상태에서의 회로도.
제7도는 본 발명의 ESD 보호회로의 동작 특성도.
* 도면의 주요부분에 대한 부호의 설명
11 : 기판 12,13,14 : 웰
15,16,17,18,19,20,21,22,23 : 불순물 영역 24 : 필드 산화막
본 발명은 반도체 칩 설계에 관한 것으로, 특히 내부 셀(Cell)접지와 ESD 보호회로의 접지를 분리시키고, 필드 산화 트랜지스터를 이용하여 반도체 칩의 보호 특성을 향상시키는데 적당하도록한 정전기(ESD) 보호 회로의 제조방법에 관한 것이다.
일반적으로 ESD(Electro Static Discharge)에 디바이스의 파괴는 배선막과 산화막의 어느 하나를 고려할 수 있는데, 그 모드는 대부분의 열적 파괴라고 생각된다.
산화막 파괴에서는 ESD가 디바이스에 가해지므로 접합면에 전류가 흘러, 이에 따라 온도가 상승하여 접합면의 저항이 더욱 낮아지는 열폭주(Thermal runaway)가 발생하므로 PN 접합이 부분적으로 용해하여 파괴되는 것이다.
배션막 파괴는 열적인 원인으로 알루미늄막 배선이 녹아 오픈되거나 녹은 알루미늄으로 브리지되거나 하는 불량이 발생하는 것이다.
ESD에 대한 디바이스 파괴를 줄이기 위해서는 디바이스 주의의 ESD 발생원인을 제거하는 1차적인 방법과 디바이스에 대전되는 ESD를 적절한 보호회로를 개설하여 내부 셀에는 영향을 주지 않고 순차적으로 방전하는 2차적인 방법이 있다.
ESD 보호회로는 외부(사람, 기계장치) 및 주변회로에서 발생하는 ESD로부터 내부셀을 보호하기 위하여 반도체 칩 설계시에 구성하는 것으로 두 개의 다이오드쌍으로 이루어져 있으며 ESD 방전시에에는 다이오드의 순방향특성과 역방향 특성을 이용하여 방전하도록 구성되어 있다.
이와같은 종래의 ESD 보호회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도는 종래의 ESD 보호회로 구조 단면도이고, 제2도는 종래의 ESD 보호회로 구성도이고, 제3도는 종래의 ESD 보호회로 동작 특성도로써, 종래의 ESD 보호회로의 구성은 제2도와 같이 4개의 다이오드(D1~C4)로 구성된다.
즉, 종래의 ESD 보호회로 구조단면도인 제1도에서와 같이 n형의 반도체기판(1)의 주변회로영역에 일정간격으로 형성되는 제1p형웰(2), 제2p형웰(2), 제3p형웰(5), 제4p형웰(6)과 셀영역(보호되어야할 회로가 형성되는 영역)에 형성되는 P형웰(4)을 기본구조로 한다.
상기 주변회로 영역의 제1p형웰(2), 제2p형웰(3), 제3p형웰(5), 제4p형웰(6)내에 PN 접합의 다이오드 구조를 형성하기 위하여 일정간격으로 고농도 n형 영역(n+)과 고농도 p형 영역(p+)을 각각 형성한다.
그리고 셀영역 p형웰(4)내에 접촉 저항을 줄이기 위한 고농도 p형영역(p+)을 형성하여 전원전압(VDD)과 접지단자(GND)를 연결한다. 이와같이 구성된 종래의 ESD 보호회로의 동작은 다음과 같다. 패드 1에 ESD가 대전되면 다이오드(D1,D2)의 2개의 방전경로를 거쳐 내부셀에는 영향을 주지않고 ESD를 방전시킨다. 반대로 패드 2에 ESD가 대전되면 다이오드(D2,D4)에 의해 내부셀이 ESD로부터 보호되게 된다.
ESD가 대전되어 방전되는 각 경로마다 종래의 ESD 보호회로로 동작 특성도를 나타낸 제3도에서와 같이 다이오드의 순방향(D1,D2) 및 역방향(D3,D4)특성을 동시에 이용하게 된다.
그러나 이와같은 종래의 ESD 보호회로에 있어서는 패드에 ESD가 대전되었을 경우에 각 방전 경로에서는 방전능력은 다이오드의 PN 접합의 면적크기 및 농도에 의존하게 되므로 회전 설계시에 ESD 보호회로의 성능 개선을 위해서는 별도의 마스크 공정이 필요하고, 내부셀과 ESD 보호회로가 동일 접지(GND)라인을 사용하므로 디바이스의 정상 상태 동작에 PN 접합간의 누설 전류가 회로 성능에 직접적인 영향을 미치게 되는 문제점이 있다.
본 발명은 상기와 같은 종래 기술의 ESD 보호회로의 문제점을 해결하기 위하여 안출한 것으로, 내부셀 접지와 ESD 보호회로의 접지를 분리시키고, 필요한 산화 트랜지스터를 이용하여 ESD 보호특성을 향상시킨 ESD 보호회로의 제조 방법을 제공하는데 그 목적이 있다.
이와같은 목적을 달성하기 위한 본 발명의 ESD 보호회로의 제조방법에 관하여 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제4도는 본 발명의 ESD 보호회로의 구조 단면도이고, 제5도는 본 발명에 따른 정전기 방전시의 회로도이고, 제6도는 본 발명에 따른 정상 상태에서의 회로도로써, 본 발명의 ESD 보호회로 제조 방법은 n형 실리콘 기판(11)에 셀 영역의 p형웰(13)과 주변회로영역의 제1,제2p형웰(12,14)을 형성하고, 제1p형웰(13)내에 고농도 p형 불순물 영역(15)과, 복수개의 고농도 n형 불순물 영역(16,17,18)을 일정간격으로 형성함과 동시에 셀 영역의 p형웰(13)내에 고농도 p형 불순물영역(19)과, 제2p형웰(14)내에 고농도 n형 불순물영역(20,21,22), 고농도 p형불순물영역(23)을 형성한다.
그리고 각 p형웰(12,14)내의 고농도 n형 및 p형 불순물영역들(15,16,17,18,20,21,22,23)사이의 표면에 필드 산화막(24)을 형성하고, 고농도 n형불순물영역(17,18)사이와 고농도 n형 불순물영역(20,21) 사이의 필드산화막(24)위에 트랜지스터의 제1,제2게이트전극을 형성한다.
그후, 제1p형웰(12)내의 고농도 p형 불순물영역(15)과 제2p형웰(14)내의 고농도 p형 불순물영역(23) 및 고농도 n형 불순물영역(21)에 전원 및 클럭중의 최대 최저 전위를 인가하고 제1p형웰(12)내의 고농도 n형 불순물 영역(17)에 칩외부로 연결되는 입출력단(PAD)를 연결하고 고농도 n형 불순물영역(16,18,20,22)은 서로 연결한다.
이와같은 제조된 본 발명의 ESD 보호회로의 동작은 다음과 같다.
입력패드에 +전하가 대전된 경우 제3도와 같이 두 개의 필드 산화 트랜지스터 펀치 쓰로우(punch through)되어 방전경로를 형성하고 GND쪽에서도 두 개의 필드 산화 트랜지스터의 펀치 쓰로우 특성을 이용하여 방전한다(각 PAD의 두 개의 필드 산화 트랜지스터중 하나의 게이트전극이 입력 PAD와 각각 연결되어 있는 경우 턴온특성과 펀치 쓰로우 특성을 동시에 이용할 수 있어 효율적이다.)
정상동작시에는 VPPAD에 칩동작시에 걸리는 가장 낮은 전압이 걸리게되고 필드 트랜지스터는 다른 한쪽이 플로팅(floating)되어 있어서(ESD 보호간에는 연결되어 있음)턴온이 되지 않아 누설(leakage) 전류가 흐르지 않으므로 인가된 전압이 셀쪽으로 걸린다.
즉, 정상동작시에는 VP에 인가된 바이어스에 의해 ESD 보호간에는 전류가 흐르지 않으므로 제4도와 같이 격리된다.
이상에서 설명한 바와같은 본 발명의 ESD 보호회로에 있어서는 ESD 대전시에 필드 산화 트랜지스터의 펀치 쓰로우 및 턴온 특성을 이용하여 방전시키므로 빠른 시간내에 많은 전류를 흘려주므로 제7도와 같이 ESD 보호기능을 개선할 수 있으며, 회로설계시에 정상 상태와는 별도로 ESD 보호회로의 성능을 개선할 수 있으며, 회로설계시에 정상 상태와는 별도로 ESD 보호회로의 성능을 개선할 수 있을 뿐만 아니라 ESD 보호회로의 접지를 외부 패드와 연결하지 않으므로 패키지의 핀 개수를 줄일 수 있는 등의 효과가 있다.

Claims (1)

  1. 제1도전형 반도체기판(11)에 셀영역의 제2도전형 웰(13)과 주변 회로영역의 복수개의 제2도전형 웰(12,14)을 형성하는 공정과, 상기 셀 영역의 제2도전형 웰(13) 내에 고농도 제1도전형 불순물 영역(19), 주변 회로영역의 웰(12,14)내에 각각 하나의 고농도 제2도전형 불순물영역(15,23)과, 각각 3개의 고농도 제1도전형 불순물 영역(16,17,18,20,21,22)을 형성하는 공정과, 주변회로영역의 웰(12,14)내에 형성된 각 불순물영역(15,16,17,18,20,21,22,23) 사이의 표면에 필드산화막(24)을 형성하는 공정과, 상기 불순물영역(17,18)사이와 불순물영역(20,21)사이의 필드산화막(24)에 제1,제2게이트전극을 형성하는 공정과, 상기 고농도 제2도전형 불순물영역(15,23)에 전원 전위를 가하는 공정과, 상기 고농도 제1도전형 불순물영역(17)과 제1게이트전극에 칩외부로의 입출력과 전기적으로 연결되고 고농도 제1도전형 불순물영역(21)과 제2게이트전극을 접지시키는 공정과, 상기 고농도 제1도전형 불순물영역(16,18,20,22)을 연결하는 공정을 포함하여 이루어짐을 특징으로 하는 정전기(ESD)보호회로의 제조방법.
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