JPS6380563A - 入力保護装置 - Google Patents
入力保護装置Info
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- JPS6380563A JPS6380563A JP61226806A JP22680686A JPS6380563A JP S6380563 A JPS6380563 A JP S6380563A JP 61226806 A JP61226806 A JP 61226806A JP 22680686 A JP22680686 A JP 22680686A JP S6380563 A JPS6380563 A JP S6380563A
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- layer
- conductivity type
- resistance layer
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Links
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 229920005591 polysilicon Polymers 0.000 claims abstract description 18
- 238000009792 diffusion process Methods 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052782 aluminium Inorganic materials 0.000 abstract description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の入力保護装置に係シ、特ＫＶ
８Ｂ電源に接続したー導電型ウェル中に設けられたこれ
とは反対導電型の拡散抵抗層と反対導電型不純物を含む
ポリシリコン抵抗層とから構成される入力保護装置に関
する。
８Ｂ電源に接続したー導電型ウェル中に設けられたこれ
とは反対導電型の拡散抵抗層と反対導電型不純物を含む
ポリシリコン抵抗層とから構成される入力保護装置に関
する。
従来、例えば相補型ＭＯ８構造における入力保護装置と
しては、第３図及び第４図に示すようにＮ型不純物を含
むポリシリコン抵抗層３１の一端をＰ型ウェル３２中に
形成されたＮ型拡散抵抗層３３の一端にオーミック接続
し、このＮ型拡散抵抗層３３の他端はグー） （Ｇ ’
）入力に導ひかれる。
しては、第３図及び第４図に示すようにＮ型不純物を含
むポリシリコン抵抗層３１の一端をＰ型ウェル３２中に
形成されたＮ型拡散抵抗層３３の一端にオーミック接続
し、このＮ型拡散抵抗層３３の他端はグー） （Ｇ ’
）入力に導ひかれる。
次に前記ポリシリコン抵抗層３１の他端はポンディング
パッド３４に接続され、更にＰ型ウェル３２はこの中で
Ｎ型拡散抵抗層３３から一定距離を保ちながら囲むよう
に形成されたＰ型拡散層３５及びコンタクト３６によっ
てＶＳＳ電源線３７に直接オーミック接続されている、
尚、ダイオードＤはＰ型ウェル３２とＮ型拡散抵抗層３
３とで形成されたものである。
パッド３４に接続され、更にＰ型ウェル３２はこの中で
Ｎ型拡散抵抗層３３から一定距離を保ちながら囲むよう
に形成されたＰ型拡散層３５及びコンタクト３６によっ
てＶＳＳ電源線３７に直接オーミック接続されている、
尚、ダイオードＤはＰ型ウェル３２とＮ型拡散抵抗層３
３とで形成されたものである。
上述した従来の入力保護装置はポリシリコン抵抗層３１
と拡散抵抗層３３との接続領域においてサージ電圧が印
加された瞬時に最も電界集中が大きい為、Ｎ足拡散抵抗
層３３とＰ型ウェル３２中に形成されたＰ散拡散層３５
との間で生ずるパンチスルーによってジャンクション破
壊が発生しやすい。その為保護能力は上記接続部で制限
されるという欠点があった。
と拡散抵抗層３３との接続領域においてサージ電圧が印
加された瞬時に最も電界集中が大きい為、Ｎ足拡散抵抗
層３３とＰ型ウェル３２中に形成されたＰ散拡散層３５
との間で生ずるパンチスルーによってジャンクション破
壊が発生しやすい。その為保護能力は上記接続部で制限
されるという欠点があった。
本発明の目的は、上記欠点を解消して保護能力の向上し
た半導体集積回路の入力保護装置を提供することにある
。
た半導体集積回路の入力保護装置を提供することにある
。
ｒ問題点を解決するための手段〕
本発明の入力保護装置の構成は一導電型ウェル中に形成
されたこれとは反対導電型の拡散抵抗層と、その一端が
オーミック接続された反対導電型不純物を含むポリシリ
コン抵抗層とから成りかつ、一導電型ウェルの電位を一
導電型拡散層及びコンタクトを介してＶＳ８電源線にオ
ーミック接続した半導体集積回路の入力保護装置におい
て、前記反対導電型拡散抵抗層と反対導電型ポリシリコ
ン抵抗層の接続領域における一導電型拡散層及びコンタ
クトを介したＶＳａ電源線への接続は前記一導電型ウェ
ル自身で形成される抵抗のみを介して行ったことを特徴
とする。
されたこれとは反対導電型の拡散抵抗層と、その一端が
オーミック接続された反対導電型不純物を含むポリシリ
コン抵抗層とから成りかつ、一導電型ウェルの電位を一
導電型拡散層及びコンタクトを介してＶＳ８電源線にオ
ーミック接続した半導体集積回路の入力保護装置におい
て、前記反対導電型拡散抵抗層と反対導電型ポリシリコ
ン抵抗層の接続領域における一導電型拡散層及びコンタ
クトを介したＶＳａ電源線への接続は前記一導電型ウェ
ル自身で形成される抵抗のみを介して行ったことを特徴
とする。
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の実施例の入力保護装置における入力保
護パターンの平面図であ夛、相補型ＭＯ８集積回路の入
力保護装置を例にとっている。第２図は第１図ＯＡ −
Ａ’縁線上おける断面図である。
護パターンの平面図であ夛、相補型ＭＯ８集積回路の入
力保護装置を例にとっている。第２図は第１図ＯＡ −
Ａ’縁線上おける断面図である。
第１図及び第２図において、Ｐ型ウェル１１上に形成さ
れたＮ型拡散抵抗層１２の一端とゲート電極層とは異な
る第２層目のＮ型不純物を含むポリシリコン抵抗１ｉ１
３の一端をコンタクト１４でオーミック接続し他端は所
定の抵抗値を得た後にポンディングパッドのアルミニウ
ム１５とコンタクト１６を介して接続される。一方Ｎ型
拡散抵抗層１２の他端は所定の抵抗値を得た後に入力ゲ
ートＧへと通じる。次にＰ型ウェル１１は、Ｐ型ウェル
１１中に形成したＰ型拡散層１７を前記Ｎ型拡散抵抗層
１２のゲートＧへと通じる領域とポリシリコン抵抗層１
３との接続領域とに分離しかつＮ型拡散抵抗層１２から
所定の距離を保ちながら囲んで形成する。ポリシリコン
抵抗層１３との接続領域ではＶＳｇ電源線１８にコンタ
クト１９を介し直接オーミック接続し他方ポリシリコン
抵抗層１３との接続領域では、Ｐ型ウェル１１で形成さ
れる所定の抵抗値２０を得た後にコンタクト２１及びア
ルミ配線２２で低抵抗化しＶｓｓｉ源線１８へと接続さ
れる。
れたＮ型拡散抵抗層１２の一端とゲート電極層とは異な
る第２層目のＮ型不純物を含むポリシリコン抵抗１ｉ１
３の一端をコンタクト１４でオーミック接続し他端は所
定の抵抗値を得た後にポンディングパッドのアルミニウ
ム１５とコンタクト１６を介して接続される。一方Ｎ型
拡散抵抗層１２の他端は所定の抵抗値を得た後に入力ゲ
ートＧへと通じる。次にＰ型ウェル１１は、Ｐ型ウェル
１１中に形成したＰ型拡散層１７を前記Ｎ型拡散抵抗層
１２のゲートＧへと通じる領域とポリシリコン抵抗層１
３との接続領域とに分離しかつＮ型拡散抵抗層１２から
所定の距離を保ちながら囲んで形成する。ポリシリコン
抵抗層１３との接続領域ではＶＳｇ電源線１８にコンタ
クト１９を介し直接オーミック接続し他方ポリシリコン
抵抗層１３との接続領域では、Ｐ型ウェル１１で形成さ
れる所定の抵抗値２０を得た後にコンタクト２１及びア
ルミ配線２２で低抵抗化しＶｓｓｉ源線１８へと接続さ
れる。
以上説明したように、本発明によれば、サージ電圧が印
加された瞬時に最も電界集中の大きいポリシリコン抵抗
層と拡散抵抗層との接続領域におけるＰ型ウェルのＶＳ
Ｓ電源との接続をＰ型ウェル自身の持つ所定のウェル抵
抗を介しているためパンチスルー発生時でも電流リミッ
タとして作用する。従ってジャンクシ３ン破壊の発生が
なくなシ保護能力の向上が期待できる。尚、ポリシリコ
ン抵抗層と拡散抵抗層の接続領域において、Ｐ型つェル
上のＰ型拡散層とコンタクトを介してアルミ配線を行っ
ている理由は、サージ電圧が印加された場合にも上記ポ
リシリコン抵抗層と拡散抵抗層の接続領域での電界集中
をなくし均一なチャージ放出を行なうことを目的として
いる。
加された瞬時に最も電界集中の大きいポリシリコン抵抗
層と拡散抵抗層との接続領域におけるＰ型ウェルのＶＳ
Ｓ電源との接続をＰ型ウェル自身の持つ所定のウェル抵
抗を介しているためパンチスルー発生時でも電流リミッ
タとして作用する。従ってジャンクシ３ン破壊の発生が
なくなシ保護能力の向上が期待できる。尚、ポリシリコ
ン抵抗層と拡散抵抗層の接続領域において、Ｐ型つェル
上のＰ型拡散層とコンタクトを介してアルミ配線を行っ
ている理由は、サージ電圧が印加された場合にも上記ポ
リシリコン抵抗層と拡散抵抗層の接続領域での電界集中
をなくし均一なチャージ放出を行なうことを目的として
いる。
第１図は本発明の実施例の半導体集積回路の入力保護装
置の平面図、第２図は第１図ＯＡ −Ａ’線における断
面図、菓３図は従来の久方保護パターンの平面図、第４
図は第３図の等価回路である。 同図において、１１．３２・・・・・・Ｐ型ウェル、１
２．３３・・・・・・Ｎ型拡散抵抗層、１３．３１・川
・・Ｎ型ポリシリコン抵抗層、１４，１６，１９゜２１
．３６・・・・・・コンタクト、１５．３４・・・・・
・ポンディングパッドアルミ、１７ ｅ ３５・旧・
・Ｐ型拡散層、１８，３？・・・・・・ＶＳＳ電源線、
２ｏ・・・・・・Ｐ型ウェル抵抗、２２・・・・・・ア
ルミ配線。 茅 １ 図 等 ２ 図
置の平面図、第２図は第１図ＯＡ −Ａ’線における断
面図、菓３図は従来の久方保護パターンの平面図、第４
図は第３図の等価回路である。 同図において、１１．３２・・・・・・Ｐ型ウェル、１
２．３３・・・・・・Ｎ型拡散抵抗層、１３．３１・川
・・Ｎ型ポリシリコン抵抗層、１４，１６，１９゜２１
．３６・・・・・・コンタクト、１５．３４・・・・・
・ポンディングパッドアルミ、１７ ｅ ３５・旧・
・Ｐ型拡散層、１８，３？・・・・・・ＶＳＳ電源線、
２ｏ・・・・・・Ｐ型ウェル抵抗、２２・・・・・・ア
ルミ配線。 茅 １ 図 等 ２ 図
Claims (1)
- 一導電型ウェル中に形成されたこれとは反対導電型の拡
散抵抗層とその一端とがオーミック接続された反対導電
型不純物を含むポリシリコン抵抗層とから成りかつ一導
電型ウェルの電位を一導電型拡散層及びコンタクトを介
してＶ＿Ｓ＿Ｓ電源線にオーミック接続した半導体集積
回路の入力保護装置において前記反対導電型拡散抵抗層
と反対導電型ポリシリコン抵抗層の接続領域における一
導電型拡散層及びコンタクトを介したＶ＿Ｓ＿Ｓ電源線
への接続は前記一導電型ウェル自身で形成される抵抗の
みを介して行われたことを特徴とする半導体集積回路の
入力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61226806A JPS6380563A (ja) | 1986-09-24 | 1986-09-24 | 入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61226806A JPS6380563A (ja) | 1986-09-24 | 1986-09-24 | 入力保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6380563A true JPS6380563A (ja) | 1988-04-11 |
Family
ID=16850897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61226806A Pending JPS6380563A (ja) | 1986-09-24 | 1986-09-24 | 入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6380563A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02135774A (ja) * | 1988-11-17 | 1990-05-24 | Seiko Epson Corp | 半導体装置 |
-
1986
- 1986-09-24 JP JP61226806A patent/JPS6380563A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02135774A (ja) * | 1988-11-17 | 1990-05-24 | Seiko Epson Corp | 半導体装置 |
| JP2780289B2 (ja) * | 1988-11-17 | 1998-07-30 | セイコーエプソン株式会社 | 半導体装置 |
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