JPS60257576A - Ｍｉｓ形電界効果半導体装置の入力保護回路 - Google Patents
Ｍｉｓ形電界効果半導体装置の入力保護回路Info
- Publication number
- JPS60257576A JPS60257576A JP59115894A JP11589484A JPS60257576A JP S60257576 A JPS60257576 A JP S60257576A JP 59115894 A JP59115894 A JP 59115894A JP 11589484 A JP11589484 A JP 11589484A JP S60257576 A JPS60257576 A JP S60257576A
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- Japan
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- input protection
- protection resistor
- diode
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＩＳ形（ｍｅｔａｌ １ｎｓｕｌａｔｏｒ
ａｅｍｉｃｏｎｄｕｅｔｏｒ ）電界効果半導体装置に
用いる入力保護回路に関する０ 〔従来技術〕 従来この種の入力保護回路として、第１図に示すように
ＭＩＳ形電界効果トランジスタ（以下、ＭＩＳ −ＦＥ
Ｔと称する）１のゲート２に入力保護回路３を接続し、
この抵抗３とゲート２との接続点４にダイオード５．ダ
イオード６を接続し、さらにダイオード５のカソードを
高電位電源端子ｖｃｃに、またダイオード６のアノード
を低電位電源端子ＧＮＤに接続したものがある。この入
力保護回路は入力端子７に過大入力電圧が加わった場合
速やかにダイオード５，６を介して電流を流出させ、入
力電圧をクランプしてＭＩＳ−ＦＥＴＩのゲート２にゲ
ート・ソース間の絶縁破壊耐圧以上の電圧が印加されな
いようにしている。例えば、入力端子７に加わる過大入
力電圧が正の時は、その時の等価回路を第２図に示すよ
うに、過大入力電圧８によシ生ずる電流を入力保護抵抗
３を介してダイオード５により流出させ、これによって
ＭＩ Ｓ −ＦＥＴ１のゲート２に絶縁破壊耐圧以上の
電圧が印加されないようにしている１゜一方、入力端子
７に加わる過大入力電圧が負の時は（等価回路は図示し
ていないが）同様にしてダイオード６を介して電流を流
出させてＭＩＳ−ＦＥＴＩのゲート２に絶縁破壊耐圧以
上の電圧が印加されないようにしている。
ａｅｍｉｃｏｎｄｕｅｔｏｒ ）電界効果半導体装置に
用いる入力保護回路に関する０ 〔従来技術〕 従来この種の入力保護回路として、第１図に示すように
ＭＩＳ形電界効果トランジスタ（以下、ＭＩＳ −ＦＥ
Ｔと称する）１のゲート２に入力保護回路３を接続し、
この抵抗３とゲート２との接続点４にダイオード５．ダ
イオード６を接続し、さらにダイオード５のカソードを
高電位電源端子ｖｃｃに、またダイオード６のアノード
を低電位電源端子ＧＮＤに接続したものがある。この入
力保護回路は入力端子７に過大入力電圧が加わった場合
速やかにダイオード５，６を介して電流を流出させ、入
力電圧をクランプしてＭＩＳ−ＦＥＴＩのゲート２にゲ
ート・ソース間の絶縁破壊耐圧以上の電圧が印加されな
いようにしている。例えば、入力端子７に加わる過大入
力電圧が正の時は、その時の等価回路を第２図に示すよ
うに、過大入力電圧８によシ生ずる電流を入力保護抵抗
３を介してダイオード５により流出させ、これによって
ＭＩ Ｓ −ＦＥＴ１のゲート２に絶縁破壊耐圧以上の
電圧が印加されないようにしている１゜一方、入力端子
７に加わる過大入力電圧が負の時は（等価回路は図示し
ていないが）同様にしてダイオード６を介して電流を流
出させてＭＩＳ−ＦＥＴＩのゲート２に絶縁破壊耐圧以
上の電圧が印加されないようにしている。
このとき、入力保護抵抗３はダイオード５およびダイオ
ード６に流れる電流を制限し、これらダイオード５，６
が過電流のために破壊してしまうのを防止している。ま
た、このときの入力保護抵抗３に加わるパワーｐ’１式
で表わすと次式のようになる。
ード６に流れる電流を制限し、これらダイオード５，６
が過電流のために破壊してしまうのを防止している。ま
た、このときの入力保護抵抗３に加わるパワーｐ’１式
で表わすと次式のようになる。
ここでＶは入力端子７に印加される過大入力電圧（、）
、Ｒは入力保護抵抗３の抵抗値（Ω）である。
、Ｒは入力保護抵抗３の抵抗値（Ω）である。
但し、ダイオードに分圧される電圧は無視するものとす
る。また、ダイオードに流れる電流Ｉは次式で表わされ
る。
る。また、ダイオードに流れる電流Ｉは次式で表わされ
る。
・、ｊ′Ｌ″ｌ＞ｈ Ｌｆｔ −Ｉｒｅ ９・ｉ＊ｏ
ａ （７）”５１”０１１１ によると入力端子７に印
加された過大入力電圧のパワーが入力保護抵抗３に集中
してｌ、ｔい、このパワーによって入力保護抵抗３が破
壊してしまう虞れがあった。
ａ （７）”５１”０１１１ によると入力端子７に印
加された過大入力電圧のパワーが入力保護抵抗３に集中
してｌ、ｔい、このパワーによって入力保護抵抗３が破
壊してしまう虞れがあった。
本発明は従来のこのような点に鑑みてなされたもので、
その目的とするところは、入力保護能力を向上させたＭ
ＩＳ形電界効果半導体装置の入力保護回路を提供するこ
とにある。
その目的とするところは、入力保護能力を向上させたＭ
ＩＳ形電界効果半導体装置の入力保護回路を提供するこ
とにある。
このような目的を達成するために本発明は、第１の入力
保護抵抗をＭＩＳ形電界効果半導体装置のゲートに接続
するとともに、この第１の入力保護抵抗に直列に第２の
入力保護抵抗を接続し、この第２の入力保護抵抗と第１
の入力保護回路との接続点に第３の入力保護抵抗とダイ
オードとからなる直列回路を接続したものである。
保護抵抗をＭＩＳ形電界効果半導体装置のゲートに接続
するとともに、この第１の入力保護抵抗に直列に第２の
入力保護抵抗を接続し、この第２の入力保護抵抗と第１
の入力保護回路との接続点に第３の入力保護抵抗とダイ
オードとからなる直列回路を接続したものである。
第３図は本発明に係るＭＩＳ形電界効果半導体装置の入
力保護回路の一実施例を示す回路図である。
力保護回路の一実施例を示す回路図である。
図において、第１図と同一符号は同一要素を・示しその
説明は省略する。図において、９け接続点４に接続され
た第１の入力保護回路、１０１−ｉこの第１の入力保護
抵抗９に直列に接続された第２の入力保護抵抗である。
説明は省略する。図において、９け接続点４に接続され
た第１の入力保護回路、１０１−ｉこの第１の入力保護
抵抗９に直列に接続された第２の入力保護抵抗である。
この第２の入力保護抵抗１０と第１の入力保護抵抗９と
の接続点１１には第３の入力保護抵抗１２とダイオード
１３とからなる第１の直列回路と第４の入力保護抵抗１
４とダイオード１５とからなる第２の直列回路とが接続
されている。そしてダイオード１３のカソードは高電位
電源端子ｖｃｃに、ダイオード１５のアノードは低電位
電源端子ＧＮＤに夫々接続されている。
の接続点１１には第３の入力保護抵抗１２とダイオード
１３とからなる第１の直列回路と第４の入力保護抵抗１
４とダイオード１５とからなる第２の直列回路とが接続
されている。そしてダイオード１３のカソードは高電位
電源端子ｖｃｃに、ダイオード１５のアノードは低電位
電源端子ＧＮＤに夫々接続されている。
以下、このように構成された本発明のＭＩＳ形電界効果
半導体装置の入力保護回路の動作を説明する。第４図に
この回路の入力端子Ｔに正の過大入力電圧が加わった時
の等価回路を示す。入力端子７に正の過大入力電圧８が
印加されると、これによって生じる電流は第２の入力保
護抵抗１０を流れ、さらに第３の入力保護抵抗１２およ
び第１の入力保護抵抗９によシ分流されダイオード１３
およびダイオード５を介して速やかに流出する。一方、
入力端子７に負の過大入力電圧が加わると（等価回路は
図示していないが）上述と同様にこれによって生じる電
流は第４の入力保護抵抗１４および第１の入力保護抵抗
９により分流され、ダイオード１５およびダイオード６
を介して速やかに流出する。これによって従来と同様に
入力電圧がクランプされＭＩＳ−ＦＥＴ１のゲート２に
絶縁破壊耐圧以上の電圧が印加されないように保亡され
る。
半導体装置の入力保護回路の動作を説明する。第４図に
この回路の入力端子Ｔに正の過大入力電圧が加わった時
の等価回路を示す。入力端子７に正の過大入力電圧８が
印加されると、これによって生じる電流は第２の入力保
護抵抗１０を流れ、さらに第３の入力保護抵抗１２およ
び第１の入力保護抵抗９によシ分流されダイオード１３
およびダイオード５を介して速やかに流出する。一方、
入力端子７に負の過大入力電圧が加わると（等価回路は
図示していないが）上述と同様にこれによって生じる電
流は第４の入力保護抵抗１４および第１の入力保護抵抗
９により分流され、ダイオード１５およびダイオード６
を介して速やかに流出する。これによって従来と同様に
入力電圧がクランプされＭＩＳ−ＦＥＴ１のゲート２に
絶縁破壊耐圧以上の電圧が印加されないように保亡され
る。
ここで、各入力保護抵抗に加わる過大入力電圧のパワー
Ｐおよび各ダイオードに流れる電流■ｆｃ正の過大入力
電圧８が加わった時を例に従来のものと比較してみる。
Ｐおよび各ダイオードに流れる電流■ｆｃ正の過大入力
電圧８が加わった時を例に従来のものと比較してみる。
但し、ＭＯＳ−ＦＥＴ １のスイッチング速度に影響を
与えないようにするために第１の入力保護抵抗９の値と
第２の入力保護抵抗１０の値との和は従来の入力保護抵
抗３の値に等しいものとする。また、これら各抵抗の値
は任意ではあるが、計算上従来の入力保護抵抗３の値ｅ
Ｒ（Ω）とし、第１の入力保護抵抗９の値ｋ ”１５
Ｒ（Ω）、第２の入力保護抵抗１０の値ｋ Ｖｓ ’Ｒ
（Ω）、第３の入力保護回路１２の値ｆ：４１５Ｒ（Ω
）と定める。
与えないようにするために第１の入力保護抵抗９の値と
第２の入力保護抵抗１０の値との和は従来の入力保護抵
抗３の値に等しいものとする。また、これら各抵抗の値
は任意ではあるが、計算上従来の入力保護抵抗３の値ｅ
Ｒ（Ω）とし、第１の入力保護抵抗９の値ｋ ”１５
Ｒ（Ω）、第２の入力保護抵抗１０の値ｋ Ｖｓ ’Ｒ
（Ω）、第３の入力保護回路１２の値ｆ：４１５Ｒ（Ω
）と定める。
正の過大入力電圧８をＶ （ｖ）とすれば各入力保護抵
抗９，１０．１２に夫々加わるパワーＰ９ ＋Ｐ＋ｏ
ｒ Ｐ＋ｚは次式で表わされる。
抗９，１０．１２に夫々加わるパワーＰ９ ＋Ｐ＋ｏ
ｒ Ｐ＋ｚは次式で表わされる。
寸だ、ダイオード５およびダイオード１３に夫々流れる
電流Ｉ５ ｔ ＩＩ３は、 ｖ ■５＝−×−・・・・・・・・・（６）Ｒ ｖ １１３＝Ｘ−・−・・・・・・・（７） Ｒ となる。従来の入力保護抵抗３に加わるパワーＰおよび
ダイオード５に流れる電流工は式（１）および（２）よ
り ２ Ｐ−−・・・・・・・・・（１） ｊ９ Ｒ □Ｉ ■ ■＝−・・・・・・・・・（２） であり、したがってＰ＞Ｐ９ ＝Ｐ１０ ＝Ｐ１２ 、
Ｉ ＞ Ｉ ｓ ＝ １１３という関係で表わせ、従
来に比して入力保護回路に加わるパワーおよびダイオー
ドに流れる電流は小さくなる。また、入力端子Ｔに負の
過大入力電圧が加わった時も第４の入力保護抵抗１４の
値を４／ｓＲ（Ω）と定めれば同様の式で表わされ入力
保護抵抗に加わるパワーおよびダイオードに流れる電流
は小さくなる。
電流Ｉ５ ｔ ＩＩ３は、 ｖ ■５＝−×−・・・・・・・・・（６）Ｒ ｖ １１３＝Ｘ−・−・・・・・・・（７） Ｒ となる。従来の入力保護抵抗３に加わるパワーＰおよび
ダイオード５に流れる電流工は式（１）および（２）よ
り ２ Ｐ−−・・・・・・・・・（１） ｊ９ Ｒ □Ｉ ■ ■＝−・・・・・・・・・（２） であり、したがってＰ＞Ｐ９ ＝Ｐ１０ ＝Ｐ１２ 、
Ｉ ＞ Ｉ ｓ ＝ １１３という関係で表わせ、従
来に比して入力保護回路に加わるパワーおよびダイオー
ドに流れる電流は小さくなる。また、入力端子Ｔに負の
過大入力電圧が加わった時も第４の入力保護抵抗１４の
値を４／ｓＲ（Ω）と定めれば同様の式で表わされ入力
保護抵抗に加わるパワーおよびダイオードに流れる電流
は小さくなる。
このように入力保護抵抗を分割し、第１の入力保護抵抗
９と第２の入力保護抵抗１０との接続点１１に入力保護
抵抗とダイオードとからなる直列回路を接続したので、
入力保護抵抗に加わる過大入力電圧のパワーが分散され
、入力保護抵抗に対する保護能力は従来に比して向上す
る。さらに、ダイオードに流れる電流もこれと同時に分
散され小さくなるのでダイオードに対する保護能力も従
来に比して向上することになる。なお、本実施例では第
１の入力保護抵抗９と第２の入力保護抵抗１０との接続
点１１に接続する入力保護抵抗とダイオードからなる直
列回路は正負の過大入力電圧に対して１つずつとしたが
、これに限ることはなく複数個並列に設ければさらに入
力保護抵抗に対する保護能力およびダイオードに対する
保護能力は向上する。また、各入力保護抵抗の値は設計
者の意図により任意に設定することが可能である。
９と第２の入力保護抵抗１０との接続点１１に入力保護
抵抗とダイオードとからなる直列回路を接続したので、
入力保護抵抗に加わる過大入力電圧のパワーが分散され
、入力保護抵抗に対する保護能力は従来に比して向上す
る。さらに、ダイオードに流れる電流もこれと同時に分
散され小さくなるのでダイオードに対する保護能力も従
来に比して向上することになる。なお、本実施例では第
１の入力保護抵抗９と第２の入力保護抵抗１０との接続
点１１に接続する入力保護抵抗とダイオードからなる直
列回路は正負の過大入力電圧に対して１つずつとしたが
、これに限ることはなく複数個並列に設ければさらに入
力保護抵抗に対する保護能力およびダイオードに対する
保護能力は向上する。また、各入力保護抵抗の値は設計
者の意図により任意に設定することが可能である。
以上説明したように本発明によるＭＩＳ形電界効果半導
体装置の入力保護回路によれば、第１の入力保護抵抗と
第２の入力保護抵抗との接続点に第３の入力保護抵抗と
ダイオードとからなる直列回路を接続することにより、
入力保護抵抗に加わる過大入力↑ｂ−圧によるパワーを
分散させることができ、入力保護回路に対する保蝕能力
を向上させることができる。また、同時にダイオードに
対する保護能力も向上きせることかできる。
体装置の入力保護回路によれば、第１の入力保護抵抗と
第２の入力保護抵抗との接続点に第３の入力保護抵抗と
ダイオードとからなる直列回路を接続することにより、
入力保護抵抗に加わる過大入力↑ｂ−圧によるパワーを
分散させることができ、入力保護回路に対する保蝕能力
を向上させることができる。また、同時にダイオードに
対する保護能力も向上きせることかできる。
第１図は従来のＭＩＳ形電界効果半導体装置の入力保護
回路を示す回路図、第２図はこの回路に正の過大入力端
子が印加したときの等価回路図、第３図は本発明に係る
ＭＩＳ形電界効果半導体装置の入力回路の一実施例を示
す回路図、第４図はこの回路に正の過大入力電圧が印加
したときの等価回路図である。 １ ・ ・ ・・ＭＩＳ−ＦＥＴ、２ ・ ・ ・ ・
ゲート、５゜６．１３．１５・拳・・ダイオード、９・
・・・第１の入力保護抵抗、１０・・・・第２の入力保
護抵抗、１２・・・・第３の入力採機抵抗、１４・・・
・第４の入力保護抵抗。 代理人 大岩増ガ１；
回路を示す回路図、第２図はこの回路に正の過大入力端
子が印加したときの等価回路図、第３図は本発明に係る
ＭＩＳ形電界効果半導体装置の入力回路の一実施例を示
す回路図、第４図はこの回路に正の過大入力電圧が印加
したときの等価回路図である。 １ ・ ・ ・・ＭＩＳ−ＦＥＴ、２ ・ ・ ・ ・
ゲート、５゜６．１３．１５・拳・・ダイオード、９・
・・・第１の入力保護抵抗、１０・・・・第２の入力保
護抵抗、１２・・・・第３の入力採機抵抗、１４・・・
・第４の入力保護抵抗。 代理人 大岩増ガ１；
Claims (1)
- ＭＩＳ形電界効果半導体装置のゲートに接続された第１
の入力保護抵抗と、この入力保護抵抗と前記半導体装置
のケートとの接続点に接続されたダイオードと、前記第
１の入力保護抵抗に直列に接続された第２の入力保護抵
抗と、この入力保護抵抗と前記第１の入力保護抵抗との
接続点に接続された、第３の入力保護抵抗とダイオード
とからなる直列回路とを備えたＭＩＳ形電界効果半導体
装置の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59115894A JPS60257576A (ja) | 1984-06-04 | 1984-06-04 | Ｍｉｓ形電界効果半導体装置の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59115894A JPS60257576A (ja) | 1984-06-04 | 1984-06-04 | Ｍｉｓ形電界効果半導体装置の入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60257576A true JPS60257576A (ja) | 1985-12-19 |
Family
ID=14673826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59115894A Pending JPS60257576A (ja) | 1984-06-04 | 1984-06-04 | Ｍｉｓ形電界効果半導体装置の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257576A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4763184A (en) * | 1985-04-30 | 1988-08-09 | Waferscale Integration, Inc. | Input circuit for protecting against damage caused by electrostatic discharge |
| EP0352769A2 (en) * | 1988-07-29 | 1990-01-31 | Kabushiki Kaisha Toshiba | Input protection circuit for MOS device |
| JPH02135774A (ja) * | 1988-11-17 | 1990-05-24 | Seiko Epson Corp | 半導体装置 |
| US5032742A (en) * | 1989-07-28 | 1991-07-16 | Dallas Semiconductor Corporation | ESD circuit for input which exceeds power supplies in normal operation |
| US5081514A (en) * | 1988-12-27 | 1992-01-14 | Nec Corporation | Protection circuit associated with input terminal of semiconductor device |
| US5130760A (en) * | 1991-06-11 | 1992-07-14 | Honeywell Inc. | Bidirectional surge suppressor Zener diode circuit with guard rings |
| US5227655A (en) * | 1990-02-15 | 1993-07-13 | Nec Corporation | Field effect transistor capable of easily adjusting switching speed thereof |
| US5691557A (en) * | 1993-12-17 | 1997-11-25 | Nec Corporation | Semiconductor circuit having input protective circuit |
-
1984
- 1984-06-04 JP JP59115894A patent/JPS60257576A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4763184A (en) * | 1985-04-30 | 1988-08-09 | Waferscale Integration, Inc. | Input circuit for protecting against damage caused by electrostatic discharge |
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