KR19980024056A - 반도체 집적 회로장치 - Google Patents
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Abstract
입력단의 입력버퍼회로를 구성한 반도체집적회로에 있어서, 상기 입력버퍼회로의 입력단자는 적용디사인룰보다 긴 게이트장의 입력 MOS 트랜지스터의 게이트전극에 접속되여 있다.
또, 반도체집적회로의 게이트 어레이시스템에 있어서, 소정수의 게이트전극은, 적용디사인룰보다 긴 게이트장을 갖도록 형성되어 있으며, 입력버퍼회로의 입력트랜지스터는 적용 디사인룰보다 긴 게이트장의 1개의 게이트전극으로 형성되어 있다.
Description
반도체장치의 고집적화, 미세화에 따라, 특히 MOS 장치는 입력임피던스가 높음으로, 정전파괴가 중요한 문제로 되어 있다.
반도체장치의 정전기는 온도와 습도의 영향을 받어, 일반적으로 온도나 습도의 상승에 따라 감소한다. 습도의 영향은 특히 크며, 상대습도가 40%∼50% 이하가 되며는 정전기의 발생이 현저히 커진다.
정전기에 의한 칩(chip)의 파괴는 3개의 모드로 대별된다.
제1은 내부배선(알미늄, 폴리실리콘 등)의 용단, 제2도는 산화막의 파괴, 그리고 제3은 접합부의 파괴이다.
이와 같은 칩의 파괴와 함께 와이어리드(금선, 알미늄세선등)의 용단이 발생하기도 한다.
상기의 3개의 모드가 복합하여 나타내는 경우도 많으며, 또 가벼운 손상일 때에는 외관상의 이상은 볼 수 없으며, 접합부의 리크전류가 증대하든가, 트랜지스터의 증폭율이 저하하는 경우가 있다.
그러므로, MOS장치에서는 정전기로부터 내부회로를 보호하기 위해 입력단의 입력버퍼회로에 서지보호회로가 일반적으로 구비되어 있다.
도 5는 종래의 반도체집적회로의 입력단의 회로도이다.
입력패드(1)는 입력신호를 받어 그 입력신호를 저항소자(11)를 통하여 입력버퍼회로(2)에 전송한다.
입력버퍼회로(2)는 전원전위노드(4)와 접지전위노드(7)간에 직렬로 접속된 P채널 MOS 트랜지스터(6)와 N채널 MOS트랜지스터(8)로 구성되여 있다.
트랜지스터(6,8)의 각 게이트는 입력노드(3)에 접속되어 있고, 각 내부배선(9,10)은 각각 입력버퍼회로(2)의 입력노드(3)와 출력노드(5)에 접속되어 있다.
제1의 다이오드(12)는 입력패드(1)와 전원전위노드(4)간에 접속되고, 제2의 다이오드(13)는 입력패드(1)와 접지전위노드(7)간에 접속되여 있으며, 다이오드(10) 또는 다이오드(13)는 소스와 게이트를 단락한 off 상태 p 채널 또는 N채널 MOS 트랜지스터로 구성되어 있다.
저항성소자(11), 제1의 다이오드(12) 및 제2의 다이오드(13)는 서지보호회로로서 작용한다.
도 6은 도 5의 입력단의 입력버퍼회로(2)의 레이아웃도이다.
도 6에 표시된 CMOS 게이트어레이에 있어서, P채널 MOS트랜지스터(6)는, 전원전위노드(4)에 접속된 폴리실리콘으로 된 게이트(6a 및 6b)와, 게이트(6a 및 6b)간에 설치된 폴리실리콘으로 된 게이트(6c)와, 게이트(6a)와 게이트(6c)간에 위치한 반도체기판의 1평면에 형성된 P형 불순물영역으로된 드레인영역(6a)과 게이트(6b)와 게이트(6c)간에 위치한 반도체기판의 1평면에 형성된 P형 불순물영역으로 된 소스영역(6e)으로 구성되어 있다.
또한, 도 6에서와 같이, N채널 MOS트랜지스터(8)는, 접지전위노드(7)에 접속된 폴리실리콘으로 된 게이트(8a 및 8b)와, 게이트(8a 및 8b)간에 설치된 폴리실리콘으로 된 게이트(8c)와, 게이트(8a)와 게이트(8c)간에 위치한 반도체기판의 1평면에 형성된 N형 불순물영역으로 된 드레인(8a)과, 게이트(8b)과 게이트(8c)간에 위치한 반도체기판의 1평면에 형성된 N형불순물 영역으로 된 소스영역(8c)으로 구성되어 있다.
P채널 MOS트랜지스터(6)의 게이트(6c)와 N채널 MOS트래지스터(8)의 게이트(8c)와는, 각 게이트(6c 및 8c)에 형성된 알미늄층으로 형성된 배선(3a)에 의해 접속되고, 배선(3a)은 도 5에 있는 입력노드(3)에 대응한다.
도 5, 도 6의 동작에 대하여 설명한다.
입력패드(1)에서 전원공급 전압 이상의 서지가 인가되며는, 서지는 제1의 다이어드(12)를 통하여 전원에 흐르고, 접지전위 이하의 서지가 인가되며는, 그 때에는 서지는 제2의 다이오드(13)를 통하여 접지에 흡수된다.
도 7은 일본국 특개소 59-208771호 공보에 표시된 종래의 반도체집적회로장치의 다른 입력단을 나타내는 회로도이다.
도 7에서, 반도체집적회로장치의 입력단의 입력패드(1)에 접속된 2개의 트랜지스터(14a 및 14b)는, 도 5의 제1의 다이오드(12)와 제2의 다이오드(13)과 동일구조이며, 서지흡수기능을 보유하고 있다.
도 5의 부호와 동일한 도 7의 기타부호는 도 5의 소자와 동일 또는 유사함으로 그의 설명을 생략한다.
종래의 반도체집적회로장치의 입력단의 입력버퍼회로의 서지보호회로는 도 5 또는 도 7과 같이 구성되여 있다.
게이트어레이방식에 의한 반도체집적회로장치에 있어서, 입력단의 입력버퍼회로에 사용않는 표준소자의 트랜지스터는 커패시턴스구성 또는 다이오드 구성으로 입력패드에 접속됨으로, 일정레벨의 서지보호를 할 수가 있다.
그러나, 반도체회로의 입력단의 입력버퍼회로에 대하여는 높은 서지전압에 대한 높은서지보호기능을 가진, 그리고 반도체칩상의 접유면적의 증대를 억제하는 서지보호회로가 요구된다.
본 발명은 상기와 같은 과제를 해결하기 위한 것으로, 반도체칩의 특정면적의 큰 증가없이 높은 서지보호기능을 가진 반도체집적회로를 제공하는 것을 목적으로 한다.
본 발명의 1발명에 의한 입력단의 입력버퍼회로를 구성한 반도체집적회로에 있어서, 입력버퍼회로의 입력단자는 적용디사인줄보다 긴 게이트장을 가진 적어도 1개의 입력트랜지스터의 적어도 1개의 게이트전극에 접속되여 있다.
본 발명이 다른 발명에 의한 반도체집적회로에 있어서, 입력트랜지스터는 MOS트랜지스터에 구성되여 있다.
본 발명의 다른 발명에 의한 반도체집적회로에 있어서, 커패시턴스소자로 구성된 다른 트랜지스터의 게이트전극은 입력버퍼회로의 입력단자에 접속되여 있다.
본 발명의 다른 발명에 의한 반도체집적회로에 있어서, 다른 트랜지스터는 MOS트랜지스터에 의해 구서되여 있다.
본 발명의 다른 발명에 의한 반도체집적회로는 게이트어레이 시스템으로 구성되고, 그 게이트어레이시스템은 적용디사인룰에 따라 형성된 복수의 게이트전극을 포함하고 있으며, 또한 그 게이트어레이시스템은 적용디사인룰보다 긴 게이트길이를 갖기 위해 형성된 소정의 게이트전극을 보유하고 있다.
본 발명의 다른 발명에 의한 게이트어레이시스템으로 구성된 반도체집적회로에 있어서, 입력단의 입력버퍼회로는 게이트어레이시스템으로 형성되고, 입력버퍼회로의 입력트랜지스터는 적용디사인룰보다 긴 게이트장을 가진 1개의 게이트전극으로 형성되어 있다.
본 발명에 다른 발명에 의한 게이트어레이시스템으로 구성된 반도체집적회로에 있어서, 다른 트랜지스터는 커패시턴스소자로 게이트어레이시스템을 형성하고, 그리고 1개의 다른 트랜지스터의 게이트전극은 입력트랜지스터의 게이트전극에 접속되여 있다.
본 발명의 다른 발명에 의한 반도체집적회로는 셀베이스(cell base)게이트어레이시스템으로 구성되며, 그 셀베이스게이트어레이시스템은 적용디사인룰에 따라 형성된 복수의 게이트전극을 구비하고 있으며, 또한 적용디사인룰보다 긴 게이트장을 갖도록 형성된 소정의 게이트전극을 구비하고 있다.
본 발명은 다른 발명에 의한 셀베이스케이트어레이시스템으로 구성된 반도체 직접회로에 있어서, 입력단의 입력버퍼회로는 셀베이스게이트어레이시스템내에 형성되어 있다.
그리고 입력버퍼회로의 입력트랜지스터는 적용디사인룰보다 긴 게이트장을 가진 1개의 게이트전극으로 형성되어 있다.
본 발명의 다른 발명에 의한 셀베이스게이트어레이시스템으로 구성된 반도체 집적회로에 있어서, 적어도 1개의 다른 트랜지스터는 커패시턴스소자로서 게이트어레이시스템내에 형성되어 있다.
그리고 다른 트랜지스터의 게이트전극은 입력트랜지스터의 게이트전극에 접속되여 있다.
본 발명의 기대특징 및 이점은 다음 설명에서 명백하게 될 것이다.
도 1은 본 발명의 반도체 집적회로장치의 실시의 형태 1을 나타내는 입력단의 회로도이다.
도 2는 도 1의 입력단의 입력버퍼회로의 레이아웃도이다.
도 3은 본 발명의 반도체집적회로장치의 실시의 형태 2를 나타내는 입력단의 회로도이다.
도 4는 도 3의 입력단의 입력버퍼회로에 레이아웃도이다.
도 5는 종래의 반도체집적회로장치의 입력단의 회로도이다.
도 6은 도 5의 입력단의 입력버퍼회로의 레이아웃도이다.
도 7은 종래의 반도체집적회로장치의 다른 입력회로수단을 나타낸 회로도이다.
도 8은 게이트전극과 확산영역간의 전기장을 설명하는 MOS트랜지스터의 단면도이다.
전도면을 통하며, 동일 또는 유사소자에는 동일부호를 부여한다.
* 도면의 주요 부분에 대한 부호의 설명 *
1. 입력패드2. 입력버퍼회로
3. 입력노드4. 전원전위노드
5. 출력노드6. P채널 MOS트랜지스터
6a,6b 게이트6c. 게이트
6d 드레인영역8. N채널 MOS트래지스터
8a,8b 게이트8c 게이트
8d 드레인영역8e 소스영역
9 내부배선10 내부배선
11 저항서소자12 다이오드소자
13 다이오드소자14 용량성소자
14a 게이트14b 드레인영역
14c 소스영역15 용량성소자
15a 게이트15b 드레인영역
15c 소스영역16 배선
16a,16b,16c,16d 접속부17 산화막
실시의 형태 1
본 발명의 실시의 형태 1에 대하여 도 1 및 도 2를 참조하여 이하 설명한다.
도 1은 본 발명의 반도체집적회로의 실시의 형태 1을 나타내는 입력단의 회로도이며, 도 2는 도 1의 입력단의 입력버퍼회로의 반도체칩의 레이아웃도이다.
도 에 나타난 입력단회로에서, 입력패드(1)는 반도체기판상에 형성되고, 입력신호가 인가되는 와이어리드를 통하여 리드단자에 접속되여 있다.
내부회로의 입력버퍼회로(2)는, 입력패드(1)에서 입력신호를 받으며, 입력버퍼회로(2)는 P채널 MOS트랜지스터(6) 및 N채널 MOS트랜지스터(8)로 구성되여 있다.
P채널 MOS트랜지스터(6)는 전원전위노드(4)와 출력노드(5)간에 접속되며, 그의 게이트는 입력노드(3)에 접속되여 있다.
N채널 MOS트랜지스터(8)는 접지전위노드(7)와 출력노드(5)간에 접속되고, 그의 게이트는 입력노드(3)에 접속되여 있다.
내부배선(9)는 입력버퍼회로(2)의 입력노드(3)에 접속되고, 내부배선(10)은 입력버퍼회로(2)의 출력노드(5)에 접속되여 있다.
저항성소자(11)는 입력패드(1)와 입력버퍼회로(2)의 입력노드(3)간에 접속되여 있다.
제1의 다이오드(12)의 애노드는 입력패드(1)에, 그리고 그의 캐소드는 전원전위노드(4)에 접속되고, 제1의 다이오드(12)는 소스와 게이트를 단락시킨 off 상태 P채널 MOS트랜지스터에 의해 구성되여 있다.
제2의 다이오드(13)는 그의 캐소드가 입력패드(1)에, 그의 애노드가 전지전위노드(7)에 접속되고, 그의 소스와 게이트를 단락시킨 off 상태 N채널 MOS트랜지스터에 의해 구성되여 있다.
입럭버퍼회로(2)의 서지보호회로는 저항성 소자(11), 제1의 다이오드(12) 및 제2의 다이오드(13)으로 구성되여 있다.
도 1의 회로의 동작에 대하여 설명한다.
입력패드(1)로부터 전원전압 이상의 서지가 인가되면, 서지는 제1의 다이오드(12)를 통하여 전원에 흐르고, 접지전위 이하의 서지가 인가되면, 서지는 제2의 다이오드(13)를 통하여 접지에 흡수된다.
도 1에 나타낸 것 같이, 본 발명의 반도체집적회로의 실시의 형태 1를 표시한 입력단의 회로도상태에서는, 도 5에 표시된 종래의 반도체집적회로의 입력단의 회로도와의 차이는 보이지 않으나, 도 2와 도 6의 양도면의 입력버퍼회로의 레이아웃도를 비교하며는 구성의 차이가 명백하게 된다.
도 2에 표시된 것 같이 CMOS게이트어레이를 사용한 입력버퍼회로의 레이아웃도에서, P채널 MOS트랜지스터(6)는, 전원전위노드(4)에 접속된 폴리실리콘으로된 게이트전극(6a 및 6b)와, 게이트(6a 및 6b)간에 설치된 폴리실리콘으로 된 게이트전극(6 cx)와, 게이트(6a 및 6cx) 간의 반도체기판의 1평면상에 형성된 P형불순물 영역에 의해 구성된 드레인영역(6d)과, 게이트(6a 및 6cx)간의 반도체기판의 1평면상에 형성된 P형불순물영역에 의해 구성된 소스영역(6e)으로 구성되어 있다.
또한, 도 2에 표시된 것 같이, N채널 MOS트랜지스터(8)는, 접지전위노드(7)에 접속되고 폴리실리콘으로 된 게이트(8a 및 8b)와, 게이트(8a 및 8cx)간의 반도체기판의 1평면상에 형성된 N형 불순물영역에 의해 구성된 드레인(8d)과 게이트(8b 및 8cx)간의 반도체기판의 1평면상에 형성된 N형 불순물영역에 의해 구성된 소스영역으로 구성되여 있다.
P채널 MOS트랜지스터(6)의 게이트(6cx)는, 각 게이트(6cx 및 8cx) 상에 형성된 알루미늄층에 의해 구성된 배선(3a)으로 N채널 MOS트랜지스터의 게이트(8cx)와 접속되여 있으며, 배선(3a)은 도 5의 입력노드(3)에 대응한다.
도 2의 실시의 형태 1의 입력버퍼회로의 레이아웃과, 도 6의 입력버퍼회로의 종래의 레이아웃과 대조함에 있어서, 도 2의 P채널 MOS트랜지스터(6)와 N채널 MOS트랜지스터(8)의 입력게이트(6cx 및 8cx)의 간 게이트길이가 작용디사인룰보다 길며, 입력단의 입력버퍼회로(2)의 입력커패시턴스가 증가되여 있다.
그러므로, 도 6에 표시된 것 같이 종래의 반도체집적회로의 입력단의 입력버퍼회로를 구성하는 P채널 MOS트랜지스터(6)와 N채널 MOS트랜지스터(8)의 입력게이트(6c 및 8c)의 게이트길이를 적용디사인룰에 의한 표준게이트길이의 것을 사용한 경우와 비교하며, 서지전압을 높게할 수 있으며, 서지보호능력을 향상시킬 수 있다.
실시의 형태 2
본 발명의 실시의 형태 2에 대하여 도 3, 도 4를 참조하여 다음에 설명한다. 도 3은 본 발명의 반도체집적회로의 실시의 형태 2를 나타내는 입력단의 회로도이다.
도 4는 도 3의 입력단의 입력버퍼회로의 반도체칩의 레이아웃도이다.
도면에서, 부호 1∼13은 도 1 및 도 2와 동일부호를 가진 동일 또는 대응소자를 나타낸다.
입력패드(1)는 입력신호를 수신하며, 내부회로의 입력버퍼회로(2)는 저항(11)를 통하여 입력패드로부터의 입력신호를 수신한다.
다이오드(12 및 13) 및 저항성소자(11)는 서지보호회로로서 동작한다.
실시의 형태 1과 동일한 입력단 회로부분의 구조와 동작의 설명에, 대하여는 생략한다.
도 3의 실시의 형태 2에서는, 제1의 커패시턴스소자(14)와 제2의 커패시턴스소자(15)가 부가되였으며, 제1의 커패시턴스소자(14)는 입력버퍼회로(2)의 입력노드(3)와 전원전위간에 접속되고, 제2의 커패시턴스소자(15)는 입력버퍼회로(2)의 입력노드(3)와 접지전위(7)간에 접속되여 있다.
제2의 커패시턴스소자(15)는 소스와 드레인이 전기적으로 단락된 N채널 MOS트랜지스터로 구성되고, 제2의 커패시턴스소자(15)의 게이트전극(15a)은 입력버퍼회로(2)의 입력노드(3)에 접속되고, 그리고 소스와 드레인전극은 접지전위노드(7)간에 접속되여 있다.
도 4는 도 3의 입력단의 입력버퍼회로의 반도체칩의 레이아웃도이다.
도 4에 표시된 CMOS게이트어레이를 사용한 레이아웃도에 있어서, 커패시턴스소자(14 및 15)는 입력버퍼회로(2)를 구성한 P채널 MOS트랜지스터(6)와 N채널 MOS트랜지스터(8)의 입력게이트(6cx 및 8cx)에 각각 접속되여 있다.
커패시턴스소자로 사용된 MOS 트랜지스터(14 및 15)는 적용디사인룰의 표준게이트장을 보유하고 있다.
제1의 커패시턴스소자(14)는, 전원전위노드(4)에 접속된 폴리실리콘으로 된 게이트(6a 및 6b)와 입력노드(3)에 접속된 폴리실리콘으로 된 게이트(6cx)를 구성하고 있는 P채널 MOS트랜지스터(6)와 함께 배치되여 있다.
P채널 MOS트랜지스터(14)의 게이트(14a)는 게이트(6cx 및 6b)간에 배치되여 있으며, 영역(14b 및 14c)는 각각 P형의 불순물영역에 의해 형성되고, 그리고 단락되여 있다.
단락된 영역(14b 및 14c)은 전원전위노드(4)에 접속되여 있다.
제2의 커패시턴스소자(15)는, 전원전위노드(4)에 접속된 폴리실리콘으로 된 게이트(8a 및 8b)와, 입력노드(3)에 접속된 폴리실리콘으로 된 게이트(8cx)로 구성된 N채널 MOS트랜지스터와 함께 배치되여 있다.
P채널 MOS트랜지스터(15)의 게이트(15a)는 게이트(8cx 및 8b)간에 배치되여 있다.
영역(15b 및 15c)은 각각 N형 불순물영역에 의해 형성되고, 단락되여 있으며, 그리고 단락영역(15b 및 15c)은 접지전위노드(7)에 접속되여 있다.
알미늄층 와이어링(16)은, 접속조인트(16c∼16d)측, 접촉홀에 깊숙히 박힌 알미늄조인트를 통하여, P채널 MOS트랜지스터(6)의 게이트(6cx)와, N채널 MOS트랜지스터(8)의 게이트(8cx)와, 제1의 커패시턴스소자(14)의 1개 전극인 게이트(14a) 및 제2의 커패시턴스소자(15)의 1개 전극인 게이트(15a)를 접속하고 있으며, 알미늄층와이어링(16)은 도 3의 입력버퍼회로(2)의 입력노드(3)구실을 한다.
도 3 및 도 4의 입력버퍼회로의 동작에 대해서 다음에 설명한다.
MOS소자(14 및 15)의 커패시턴스소자를 입력버퍼회로(2)의 입력노드(3)에 부가하였으므로, 입력버퍼회로(2)의 실제의 게이트영역(5)은 실시의 형태 1에 비하여 더욱 증가되었다.
그러므로, 서지가 도 3의 입력패드(1)를 통하여 인가되여 과잉전압이 입력노드(3)에 인가될 때에도, 다음식에서 이해할 수 있는 것 같이 게이트전극(6cx 및 8cx)과 소스 또는 드레인확산영역간의 전계의 상승을 완화시켜 서지보호능력을 향상시킬 수 있다.
도 8의 MOS트랜지스터의 전반적인 단면도에 있어서, 게이트전극(G)과 확산영역(S 또는 D)간의 전계(E)는 다음식으로 주어지며 전계(E)는 게이트면적(S)이 증가될 때 감소한다.
E=V/d=Q/cd=Q/es
여기서, E : 게이트전극과 확산영역간의 전계, d : 게이트전극과 확산영역간의 거리 e : 유전율 Q : 전화 S : 게이트면적
그러므로, 실시의 형태 2에 있어서, 입력버퍼회로(2)의 서지내압은 더욱 상승되며, 입력버퍼회로(2)의 서지보호능력은 실시의 형태 1의 구조에 커패시턴스소자(14 및 15)를 결합함으로서 향상된다.
실시의 형태 3
본 발명의 실시의 형태 3에 대하여 도 1, 도 2, 도 3 및 도 4를 참조하여 설명한다.
본 발명의 실시의 형태 3에 의한 게이트어레이시스템을 구성한 반도체집적회로에 있어서, 도 1 및 도 2에 나타난 트랜지스터(6 및 8)와 같은 적용디사인룰보다 긴 게이트장의 소정수의 트랜지스터가 적용디사인룰의 표준게이트장의 복수의 트랜지스터와 함께 게이트어레이마스터에 형성되고 있으며, 입력단의 입력버퍼회로는 적용디사인룰보다 긴 게이트장의 트랜지스터를 사용하여 구성되여 있다.
또, 서지내압의 요구에 따라서 적용디사인룰의 표준게이트길이의 트랜지스터를, 도 3 및 도 4에 표시된 MOS커패시턴스소자로서 트랜지스터를 입력단의 입력버퍼회로를 구성한 입력트랜지스터의 입력게이트에 부가한다.
그러므로, 여러 서지내압의 요구에 대응하는 입력버퍼회로를 용이하게 구성할 수 있다.
실시의 형태 4
다음, 도 1∼도 4를 참조하여 본 발명의 실시의 형태 4를 설명한다.
본 발명의 실시의 형태 4에 의한 게이트어레이시스템을 구성한 셀베이스(cell base)상의 반도체집적회로에 있어서, 도 1 및 도 2에 나타낸 트랜지스터(6 및 8)와 같은 적용디사인룰보다 긴 게이트장의 소정수의 트랜지스터가 적용디사인룰에 의한 표준 게이트장의 복수의 트랜지스터와 함께 표준셀에 형성되며, 입력단의 입력버퍼회로는 적용디사인룰보다 긴 게이트장의 트랜지스터를 사용하여 구성한다.
또, 서지내압의 요구에 따라, 적용디사인룰의 표준게이트장의 트랜지스터를 도 3 및 도 4에 표시된 것 같은 MOS커패시턴스소자로서 입력단의 입력버퍼회로를 구성한 입력트랜지스터의 입력단에 부가한다.
그러므로, 셀베이스방식게이트어레이시스템에 의한 반도체집적회로의 입력버퍼회로를 여러 서지내압의 요구에 대응되게 용이하게 구성할 수 있다.
서지보호회로를 가진 입력버퍼회로의 반도체칩상의 영역이 최소화되여, 서지보호기능을 극대화할 수 있다.
상기와 같은 본 발명에 의하여 다음과 같은 효과를 얻을 수 있다.
본 발명에 있어서, 반도체집적회로의 입력단의 입력버퍼회로는 적요디사인룰보다 긴 게이트장의 트랜지스터에 의해 구성되여 있다.
그러므로, 서지보호를 위해 칩상의 점유면적의 증대를 억제하면서, 서지보호회로의 점유면적의 증대를 억제하면서, 서지보호회로의 서지내압을 높혀 서지보호기능을 향상시킬 수 있다.
본 발명에 있어서, 반도체집적회로의 입력단의 입력버퍼회로는 적용디사인룰보다 긴 게이트장의 트랜지스터에 의해 구성되여 있으며, 또한 1개의 표준 MOS트랜지스터 또는 트랜지스터들에 의해 구성된 MOS커패시턴스가 입력단의 입력버퍼회로를 구성한 트랜지스터의 입력게이트에 부가한다.
그러므로, 서지보호를 위해 칩상의 점유면적의 증대를 억제하면서 서지보호회로의 서지내압을 높혀 서지보호능력을 향상할 수 있다.
또한, 본 발명에 의한 게이트어레이시스템을 구성한 반도체집적회로에 있어서, 적용디사인룰보다 긴 게이트장의 소정수의 트랜지스터는 적용디사인룰에 의한 표준게이트장을 가진 복수의 트랜지스터와 함께 게이트어레이마스터상에 형성되었다. 여러 서지내압의 요구에 대응하게, 입력단의 입력버퍼회로는 적용디사인룰의 길이보다 긴 게이트장의 트랜지스터에 의하여 구성되어 있다.
또, 적용디사인룰에 의한 표준게이트장을 가진 선정된 수의 트랜지스터는 입력단의 입력버퍼회로를 구성한 트랜지스터의 입력게이트에 MOS트랜지스터로서 접속되여 있다.
그러므로, 칩상의 회로 점유면적의 증대를 억제하면서, 서지보호회로의 서지내압이 높혀져서, 회로의 서지보호능력을 향상시킬 수 있다.
또한, 본 발명에 의한 셀베이스방식 게이트어레이시스템을 구성한 반도체집적회로에 있어서 적용디사인룰보다 긴 게이트장을 가진 소정수의 트랜지스터는, 적용디사인룰에 의한 표준 게이트장을 가진 복수의 트랜지스터와 함께 게이트어레이시스템의 표준셀에 형성되어 있다.
여러내압의 요구에 대하여, 입력단의 입력버회로는 적용디사인룰보다 긴 게이트장의 트랜지스터에 의해 구성되여 있다.
또, 적용디사인룰에 의한 표준게이트장을 가진 선정된 수의 트랜지스터는 입력단의 입력버퍼회로를 구성한 트랜지스터의 입력게이트에 MOS커패시턴스로서 접속되여 있다.
그러므로, 칩상의 회로 점유면적의 증가를 최소화하면서, 서지보호회로의 서지내압을 최적화하여, 서지보호성능을 향상시킬 수 있다.
분명히, 상기의 기술에 비추어, 본 발명의 여러변경 및 변화는 가능하며, 따라서, 첨부된 청구범위내에서는 특정하게 기술된 이외의 발명을 실행할 수 있다.
본 발명은 입력단에 있는 개량된 서지보호기능의 반도체집적회로장치에 관한 것이며, 특히 게이트어레이시스템을 구비한 반도체집적회로장치에서 입력버퍼회로의 입력단의 개량을 위한 것을 목적으로 한다.
Claims (3)
- 입력단의 입력버퍼회로를 구비한 반도체집적회로장치에 있어서, 상기 입력버퍼회로의 입력단자는 적어도 1개의 입력트랜지스터의 적어도 1개 게이트 전극에 접속되며, 상기 입력트랜지스터는 적용디사인룰보다 긴 게이트장을 구비한 것을 특징으로 하는 반도체집적회로장치.
- 게이트어레이시스템을 구비한 반도체집적회로장치에 있어서, 상기 게이트어레이시스템은 적용디사인룰에 의해 형성된 복수의 게이트전극을 구비하며, 소정수의 게이트전극은 적용디사인룰보다 긴 게이트장을 갖도록 형성된 것을 특징으로 하는 반도체집적회로장치.
- 셀베이스방식의 게이트어레이시스템을 구비한 반도체집적회로장치에 있어서, 상기 셀베이스방식의 게이트어레이시스템은 적용디사인룰에 의해 형성된 복수의 게이트전극을 구비하며, 소정수의 게이트전극은 적용디사인룰보다 긴 게이트장을 갖도록 형성된 것을 특징으로 하는 반도체집적회로장치.
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