JP2771172B2 - 縦型電界効果トランジスタ - Google Patents

縦型電界効果トランジスタ

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は縦型電界効果トランジスタに関し、特に、高
出力及び高速度スイッチング特性をもつ縦型電界効果ト
ランジスタに関するものである。
〔従来の技術〕
従来、一般用あるいは工業用に使用される電源装置、
例えば、スイッチングレギュレータなどは周波数を高く
することにより、益々小型化及び低価格化の傾向が強く
なり、これらに使用されるスイッチング用トランジスタ
に対して、高出力で高速度スイッチング性能が要求され
て来ている。通常、この種のトランジスタには、半導体
基板表面に複数のソース及びゲートを設け、これらを並
列接続し、裏面にドレーン電極を設けるこによって高出
力、高速度スイッチング電流が得られる構造の縦型電界
効果トランジスタ（以下MOSFETと言う）が使用されてい
る。しかし、このMOSFETは導通時抵抗が高いことから、
高出力スイッチング電流が得られにくいため、バイポー
ラトランジスタの利点である低い導通時抵抗を得ること
によって、より高出力スイッチングを可能にするよう
に、種々の改善提案がなされてきた。
第７図は従来の第１の例のMOSFETを示す半導体チップ
の断面図である。これは、特開昭52−10668号公報に提
案されたもので、２つのn+型ソース領域６の間に位置し
て、ゲート電極７の酸化膜の下方に高濃度のn+接続領域
3aを設けて、内部抵抗を減らすことによって、周波数特
性の劣化をなくし相互コンダクタンスの向上を図ったも
のである。
第８図は従来の第２の例のMOSFETを示す半導体チップ
の断面図、第９図（ａ）及び（ｂ）はこの第２の例によ
る改善前及び改善後のMOSFETのゲート電圧VGを変えたと
きのドレーン電流特性のグラフである。これは、特開昭
55−53462号公報で提案されたもので、前述の従来の第
１の例と同様に、ゲート電極７の下方にあって、n+型ソ
ース領域６の間に位置する高濃度のn+接続領域3aを設け
ることによって導通時の抵抗を下げたものである。この
結果は、第９図（ａ）に示すグラフから第９図（ｂ）に
示すように、改善されている。
第３図の101は第７図、第８図に示す従来の第１及び
第２の例の縦線方向Ａでの接続領域の濃度分布を示すグ
ラフである。このグラフに示すように、表面付近が最も
濃度が高く、深くなる程低くなっている。このことによ
り導通時の抵抗を小いさくしている。
〔発明が解決しようとする課題〕
上述した提案されたMOSFETでは、ゲート酸化膜の下部
にある高濃度のn+接続領域の濃度分布は、半導体基板表
面が最っとも濃く、深くなるつれて低くなっているの
で、導通時抵抗が小いさくなり、高出力のスイッチング
が出来るという効果があるが、この接続領域の表面付近
の濃度が高いために、以下の問題が生じる。具体的に図
を用いて説明する。
第10図は従来例の空乏層の形成状況を示す半導体チッ
プの模式断面図である。図中の破線は、ゲート・ドレイ
ン間にバイアスを印加したとき、すなわち、ゲートを基
準電位とし、また、ソース電極をゲートと短絡した状態
にして、ドレイン電極に正の低バイアスおよび高バイア
スを印加したときのｐ型領域（ベース領域）とｎ型領域
（ドレーン領域）との間に拡がる空乏層のうちのｎ型領
域側に拡がる領域を示している。従来例では、n+接続領
域3aの不純物濃度分布が第３図の101に示したように、
シリコン表面で最も濃度が高く、深くなるにつれて徐々
に低くなっているため、ゲート・ドレイン間にどのよう
なバイアスをかけても、ゲート直下の空乏層があまり延
びず、第10図のようにゲート側に大きく湾曲した形とな
る。このため、電界強度が大きくなり、耐圧劣化を引き
起こすという問題がある。また、空乏層が拡がりにくい
ため、寄生容量も大きくなり、高速度スイッチングが悪
くなるという問題もある。
本発明の目的は、高出力スイッチング特性を失わずし
て、高速度スイッチングが出来る高出力のMOSFETを提供
することにある。
〔課題を解決するための手段〕
本発明の縦型電解効果トランジスタは、ドレイン電極
上に一導電型の第１の半導体領域を有し、前記第１の半
導体領域上に前記第１の半導体領域より低濃度の一導電
型の第２の半導体領域を有し、前記第２の半導体領域上
に複数の他の導電型のベース領域を有し、前記複数のベ
ース領域上に、各々一導電型のソース領域を有し、少な
くとも前記ソース領域の一部及びベース領域の一部の上
にゲート絶縁膜を有し、前記ゲート絶縁膜上にゲート電
極を有する縦型電解効果トランジスタにおいて、前記複
数のソース領域は、各々平面的に八角形状であり、前記
複数の他の導電型のベース領域のうち隣接するベース領
域間に第２の半導体領域より高濃度の一導電型の第３の
半導体領域を有し、前記第３の半導体領域上の前記ゲー
ト絶縁膜下に前記第３の半導体領域より低濃度の一導電
型の第４の半導体領域を有することを特徴としている。
〔実施例〕
次に、本発明による実施例について図面を参照して説
明する。
第１図は本発明による第１の実施例を示す半導体チッ
プの断面図である。この実施例は、ｎチャンネルの場合
を示している。高濃度のn+型半導体基板１に、例えば、
500V以上の耐圧をもつように、厚さ45μｍで、抵抗率18
Ωcmの低濃度のn-導電型ドレーン領域２をエピタキシア
ル成長法で形成する。次に、イオン注入法により、例え
ば、加速エネルギー120keV、ドーズ量６×1012/cm2でｎ
型不純物イオンを注入し、例えば、1200℃、120分間押
込み拡散を行ない、n+接続領域3aを形成する。次に、n+
接続領域3aの上から、ｐ型不純物イオンを、例えば、50
keVの加速エネルギーで、ドーズ量６×1011/cm2のイオ
ン注入して、n+接続領域3aのゲート酸化膜に近い表面の
ｎ型不純物濃度を薄めて、低濃度のn-導電型ドレーン領
域２の濃度と同程度のn-接続領域3bを形成する。以下の
p+型ベース領域４からドレーン電極10は、公知の方法で
形成する。例えば、まず、酸化膜を形成し、ホトリソグ
ラフィ法により選択的に窓を明けて、イオン注入法によ
りp+型ウェル５を形成する。次に、酸化膜を除去し、改
に、ゲート電極７の下の絶縁膜８を成長させ、その上に
多結晶層を成長させゲート電極７を形成する。次に、ゲ
ート電極７の上に酸化膜８を成長させて、ゲート電極７
を絶縁する。次に、イオン注入法、CVD法、ドライエッ
チング法及び金属蒸着法を用いて、p+型ベース領域４、
n+型ソース領域６、ソース電極９及びドレーン電極10を
形成する。
第５図は完成したMOSFETの平面図である。MOSFETの表
面には、複数のソース領域を並列接続した電極であるソ
ースパッド12とゲートに制御電圧を印加するゲートパッ
ド11がある。ゲートパッド11には、複数のゲートフィン
ガー10が接続されている。各ゲートフィンガーは、図示
されていないが、ソース電極９とは層間絶縁膜で絶縁さ
れ、ゲート電極７とは層間絶縁膜を介して複数個所のコ
ンタクトにより接続されいる。第６図は第５図の一部分
13を拡大したゲート電極とソース領域を示す平面図であ
る。点線で示した部分がソース領域６で、従来の四角形
状であったソース領域の角をわずかに落として不等辺八
角形状に形成している。これにより、角部の電界強度集
中が緩和されるとともに、角部の濃度低下が避けられる
ため、パンチスルーが起きることを防止できる。また、
この不等辺の八角形状のソース領域にしたので、従来の
第２の例で提案されている六角形状のソース領域のチャ
ネル幅より広く取れるので、より大電流が流せるという
利点がある。実線で示したのがゲート電極７である。こ
れらは格子状に形成され、接続抵抗等による電圧降下が
起きないように、前述したように、ゲートフィンガー10
と複数個所で接続されている。第２図は本発明による第
２の実施例を示す半導体チップの断面図である。この実
施例は第１の実施例に比べn+接続領域3aをより深く形成
し、その深さは、p+型ベース領域４より深くしたもの
で、それ以外は第１の実施例と同じである。この実施例
は、第１の実施例に比べ、導通時抵抗がより低いという
有利な点がある。
また、前述の実施例では、濃度の異なる接続領域3a及
び3bをイオン注入法で形成したが、エピタキシアル成長
法で形成してもよい。この場合は、まず、500V以上の耐
圧をもつように、厚さ45μｍで、抵抗率18Ωcm低濃度の
n-導電型ドレーン領域２をエピタキシアル成長法で形成
した後、引続き、例えば、比抵抗１〜10Ωcmの高濃度の
n+接続領域3aを成長し、更に、その上に、n-導電型ドレ
ーン領域２と同程度の比抵抗をもつエピタキシアル層を
成長させ、n-接続領域3bを形成すればよい。
第３図の102及び103は本発明の第１の実施例及び第２
の実施例の縦線Ａ方向での接続領域の濃度分布を示すグ
ラフである。この図から見られるように、本発明の実施
例はいずれも表面近辺の濃度は従来例に比べて低く、n-
導電型ドレーン領域２とほぼ同程度の濃度である。しか
し、ある深さ以降は、第１の実施例は従来例と同程度で
あり、第２の実施例はむしろ濃度は高めである。このた
め上述した導通時の抵抗は小いさくなっている。以上の
実施例は、ｎチャネルMOSFETの場合を説明したが、ｐチ
ャネルMOSFETの場合も同様にして実施することが出来
る。
〔発明の効果〕
以上説明したように、本発明のMOSFETのソース領域と
ドレーン領域とをチャンネルを介して接続する接続領域
の不純物濃度分布を、接続領域の表面付近をドレーン領
域の濃度と同程度に低くしたので、ゲート・ドレーン間
に印加するバイアス電圧により空乏層が伸び易くなる。
第11図は本発明の空乏層の形成状況を示す半導体チップ
の模式断面図である。第11図の破線は、第10図と同様、
ゲート・ドレーン間にバイアスを印加したときのｎ型領
域側に拡がる空乏層を示している。図に示すように、接
続領域の表面の濃度を低くしたことにより、第10図の従
来例では大きくゲート側に湾曲していた空乏層が下に押
し下げられるようになり、これにより、耐圧が向上し、
また、寄生容量も低くなる。第４図は従来の例と本発明
の実施例によるドレーン電圧と入力容量、出力容量及び
帰還容量を示すグラフである。ここで、入力容量はゲー
ト・ソース間容量ＣGSとゲート・ドレーン間容量ＣGDと
の和、帰還容量はＣGD、出力容量はＣGDとドレーン・ソ
ース間容量ＣDSとの和である。第４図に示すように、Ｃ
GDおよびＣDSのバイアス依存性により、本発明による実
施例の寄生容量および従来例の寄生容量は共に、印加す
るバイアス電圧の増加にともない減少していく。しかし
ながら、上述のとおり、従来例では第10図に示すように
空乏層が拡がりにくいため、ＣGDおよびＣDSが本発明に
比べて大きくなる。したがって、本発明による実施例の
入力容量、出力容量及び帰還容量はいずれも従来例のそ
れより小さくなっている。また、導通時には、ゲート電
極にバイアス電圧の印加により、接続領域の表面層は蓄
積層化されるため、導通時の抵抗特性は、従来の高濃度
のときの導通時の低抵抗特性と変わることがない。従っ
て、本発明によれば、寄生容量を小さくすることによっ
て高速度スイッチング性能をもち、且つ導通時抵抗を低
くして高出力スイッチング性能をもつ高出力のMOSFETが
得られるという効果がある。
【図面の簡単な説明】
第１図は本発明による第１の実施例を示す半導体チップ
の断面図、第２図は本発明による第２の実施例を示す半
導体チップの断面図、第３図は従来の第１及び第２の例
と本発明の第１の実施例及び第２の実施例の縦線方向Ａ
での接続領域の濃度分布を示すグラフ、第４図は従来の
例と本発明の実施例によるドレーン電圧と入力容量、出
力容量及び帰還容量を示すグラフ、第５図は完成したMO
SFETの平面図、第６図は第５図の一部分13を拡大したゲ
ート電極とソース領域を示す平面図、第７図は従来の第
１の例のMOSFETを示す半導体チップの断面図、第８図は
従来の第２の例のMOSFETを示す半導体チップの断面図、
第９図（ａ）及び（ｂ）はこの第２の例による改善前及
び改善後のMOSFETのゲート電圧VGを変えたときのドレー
ン電流特性のグラフ、第10図は従来例の空乏層の形成状
況を示す半導体チップの模式断面図、第11図は本発明に
よる実施例の空乏層の形成状況を示す半導体チップの模
式断面図である。 １……n+型半導体基板、２……n-導電型ドレーン領域、
3a……n+接続領域、3b……n-接続領域、４……p+型ベー
ス領域、５……p+型ウェル、６……n+型ソース領域、７
……ゲート電極、８……絶縁膜、９……ソース電極、10
……ドレーン電極、11……ゲートパッド、12……ソース
パッド。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】ドレイン電極上に一導電型の第１の半導体
    領域を有し、前記第１の半導体領域上に前記第１の半導
    体領域より低濃度の一導電型の第２の半導体領域を有
    し、前記第２の半導体領域上に複数の他の導電型のベー
    ス領域を有し、前記複数のベース領域上に、各々一導電
    型のソース領域を有し、少なくとも前記ソース領域の一
    部及びベース領域の一部の上にゲート絶縁膜を有し、前
    記ゲート絶縁膜上にゲート電極を有する縦型電解効果ト
    ランジスタにおいて、前記複数のソース領域は、各々平
    面的に八角形状であり、前記複数の他の導電型のベース
    領域のうち隣接するベース領域間に第２の半導体領域よ
    り高濃度の一導電型の第３の半導体領域を有し、前記第
    ３の半導体領域上の前記ゲート絶縁膜下に前記第３の半
    導体領域より低濃度の一導電型の第４の半導体領域を有
    することを特徴とする縦型電解効果トランジスタ。
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