KR940004847A - 낮은 드레쉬 홀드 전압을 갖는 에피택셜 이중 확산형 금속 산화 실리콘(dmos) 트랜지스터 구조체 형성방법 - Google Patents

낮은 드레쉬 홀드 전압을 갖는 에피택셜 이중 확산형 금속 산화 실리콘(dmos) 트랜지스터 구조체 형성방법 Download PDF

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Abstract

낮은 드레쉬 홀드 전압을 갖는 파워 DMOS 트랜지스터 구조체는 비교적 미 량 도핑된 에피택셜 실리콘의 얕은층에 형성된 미량 도핑된 채널 영역을 포함한다.
상기 얕은 에피택셜층에 미량 도핑을 수행함으로써 드레쉬 홀드 전압의 변화 및 에피택셜 도핑 농도의 분균일성에 기인한 펀치스루 현상의 국부적 변화가 최소화 된다. 비교적 과도핑된 에피택셜층은 얕게 미량 도핑된 에피택셜층 바로밑에 배치되어 드레인 대 소오스 저항(RDS)을 감소시킨다. 비교적 과도핑된 에피택셜층이 보다 영역 펀치스루에 가장 민감한 구조체의 영역에 위치하지 않고 채널 영역 아래에 위치되기 때문에, 비교적 과도핑된 에피택셜층을 제공하는 것은 드레러 홀드 전압의 변화를 유발하지 않고 보디 영역 양단에 펀치스루를 발생하는 역바이어스 전압의 변화도 유발하지 않는다.

Description

낮은 드레쉬 홀드 전압을 갖는 에피택셜 이중 확산형 금속 산화 실리콘(DMOS) 트랜지스터 구조체 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 낮은 드레쉬 홀드 수직 DMOS트랜지스터 구조체의 재1실시예의 단면도,
제4도는 본 발명에 따른 낮은 드레쉬 홀드 수직 DMOS 트랜지스터 구조체의 제2실시예의 단면도.

Claims (14)

  1. 기판층과, 제1의 전도형의 제1의 도핑 농도로 성장되어 상기 기판층의 바로위에 배치되는 비교적 과도핑된 에피택셜층과, 상부 표면을 구비하고 상기 제1의 도핑 농도보다 적은 상기 제1의 전도형의 제2의 도핑 농도로 상기 비교적 과도핑된 에피택셜층 바로위에 배치되는 비교적 미량 도핑된 에피택셜층과, 상기 제1의 전도형과 반대인 제2의 도전형으로 형성되어 상기 상부 표면으로부터 상기 비교적 미량 도핑된 에피택셜층으로 확장되는 보디영역과, 상기 비교적 미량 도핑된 에피택셜 영역의 상기 상부 표면에 채널 영역을 형성하도록 상기 보디 영역에 상기 제1의 전도형으로 형성되어 배치되는 소오스 영역과, 상기 상부 표면 바로위에 배치된 게이트 절연층과, 상기 게이트 절연층에 의해 상기 채널 영역으로부터 절연되어 상기 채널 영역에 최소한 부분적으로 걸쳐 배치되는 게이트를 포함한 것을 특징으로 하는 수직 파워 MOS 트랜지스터 구조체.
  2. 제1항에 있어서, 상기 제1의 도핑 농도는 범위를 갖고 상기 제2의 도핑 농도도 범위를 갖는데, 상기 제1의 도핑 농도의 상기 범위는 상기 제2의 도핑 농도의 상기 범위보다 큰 것을 특징으로 하는 수직 파워 MOS 트랜지스터 구조체.
  3. 제1항에 있어서, 상기 보디 영역은 상기 비교적 미량 도핑된 에피택셜층의 상기 제2의 도핑 농도보다 실제로 더 큰 상기 제2의 전도형의 도우펀트의 도핑 농도를 갖는 것을 특징으로 하는 수직 파워 MOS 트랜지스터 구조체.
  4. 제3항에 있어서, 상기 보디 영역의 상기 도핑 농도는 상기 비교적 과도핑된 에피택셜층의 상기 제1의 도핑 농도와 거의 동일한 것을 특징으로 하는 수직 파워 MOS 트랜지스터 구조체.
  5. 제1항에 있어서, 상기 소오스 영역의 일부는 상기 채널 영역과 인접하여 단지 상기 비교적 미량 도핑된 에피택셜층내에만 배치되는 것을 특징으로 하는 수직 파워 MOS 트랜지스터 구조체.
  6. 제5항에 있어서, 상기 소오스 영역은 상기 비교적 미량 도핑된 에피택셜층내에만 배치되는 것을 특징으로 하는 수직 파워 MOS 트랜지스터 구조체.
  7. 기판층과 제1의 전도형의 제1의 도핑 농도로 형성되어 상기 기판층의 바로위에 배치되는 비교적 과도핑된 에피택셜층과, 상부 표면을 구비하고 상기 비교적 과도핑된 에피택셜층과 반대로 도핑된 이온 주입 영역으로서 상기 과도핑된 에피택셜층 바로 위에 배치되는 비교적 미량 도핑된 에피택셜층과, 상기 제1의 전도형과 반대인 제2의 전도형으로 형성되어 상기 상부 표면으로부터 상기 비교적 미량 도핑된 에피택셜층으로 확장되는 보디 영역과, 상기 비교적 미량 도핑된 에피택셜층의 상기 상부 표면에 채널 영역을 형성하도록 상기 보디 영역에 제1의 전도형으로 형성되어 배치되는 소오스 영역과, 상기 상부 표면 바로 위에 배치된 게이트 절연층과, 상기 게이트 절연층에 의해 상기 채널 영역으로 부터 절연되어 상기 채널 영역에 최소한 부분적으로 걸쳐 배치되는 게이트를 포함한 것을 특징으로 하는 수직 파워 MOS 트랜지스터 구조체.
  8. 제1항에 있어서, 상기 비교적 미량 도핑된 에피택셜층은 상기 제2의 도핑 농도로 성장되는 것을 특징으로 하는 수직 파워 MOS 트랜지스터 구조체.
  9. 기판 바로 위에 제1의 전도형으로 비교적 과도핑된 에피택셜층을 형성하는 단계와, 상부 표면을 구비하고 상기 제1의 전도형으로 형성되는 비교적 미량 도핑된 에피택셜층을 상기 비교적 과도핑된 에피택셜층 바로위에 형성하는 단계와, 상기 상부 표면으로부터 상기 비교적 미량 도핑된 에피택셜층을 통해 최소한 부분적으로 상기 과도핑된 에피택셜층으로 확장되는 상기 제1의 전도형과 반대인 제2의 전도형으로 형성된 보디 영역을 형성하는 단계와, 상기 상부 표면에 최소한 부분적으로 상기 비교적 미량 도핑된 에피택셜층에 배치되는 채널 영역을 형성하도록 상기 제1의 전도형으로 형성된 소오스 영역을 상기 보디 영역에 형성하는 단계를 포함한 것을 특징으로 하는 수직 파워 MOS 트랜지스터 구조체의 형성방법.
  10. 제9항에 있어서, 상기 비교적 과도핑된 에피택셜층은 상기 제1의 전도형의 도우펀트 농도를 갖고, 상기 비교적 미량 도핑된 에피택셜층의 상기 형성 방법은 상기 비교적 과도핑된 에피택셜층의 상기 제1의 전도형의 상기 도우펀트 농도보다 작은 상기 제1의 전도형의 도우펀트 농도를 갖는 에피택셜층을 성장하는 단계를 포함하는 것을 특징으로 하는 수직 파워 MOS 트랜지스터 구조체의 형성방법.
  11. 제10항에 있어서, 상기 소오스 영역은 상기 비교적 과도핑된 에피택셜층으로 확장되지 않는 것을 특징으로 하는 수직 파워 MOS 트랜지스터 구조체의 형성방법.
  12. 제9항에 있어서, 상기 비교적 미량 도핑된 에피택셜층의 상기 형성방법은 상기 제2의 전도형으로 상기 비교적 과도핑된 에피택셜층의 얕은 층을 주입시키는 단계를 포함한 것을 특징으로 하는 수직 파워 MOS 트랜지스터의 구조체의 형성방법.
  13. 제12항에 있어서, 상기 소오스 영역은 상기 비교적 과도핑된 에피택셜층으로 확장되지 않는 것을 특징으로 하는 수직 파워 MOS 트랜지스터 구조체의 형성방법.
  14. 기판층과, 상기 기판층 바로위에 N형 도우펀트의 제1의 도핑 농도로 성장되어 배치된 제1의 에피택셜 실리콘층과, 상부 표면을 구비하고 상기 제1의 도핑 농도보다 더 적은 제2의 도핑 농도로 성장되어 상기 제1의 에피택셜층 바로위에 배치되는 제2의 에피택셜 실리콘층과, 상기 상부 표면으로부터 상기 제1의 에피택셜 실리콘층을 통해 상기 제2의 에피택셜 실리콘층으로 확장되어 상기 제2의 에피택셜 실리콘층의 에피택셜 실리콘 영역을 한정하는 P형 보디 영역과, 전적으로 상기 제2의 에피택셜층의 상기 보디 영역에 배치된 N형 소오스 영역과, 상기 상부 표면 바로 위에 배치된 게이트 절연층과, 상기 게이트 절연층에 최소한 부분적으로 걸쳐 배치된 게이트를 포함하고, 상기 P형 보디 영역은 각각의 측면이 서로 평행으로 배치되어 둘다 상기 상부 표면과 거의 평행으로 상기 제2의 에피택셜층에 배치되는 자신의 제1 및 제2의 측면 외부 경계선을 한정하고, 상기 제1의 측면 외부 경계선을 포함하는 상기 측면은 상기 상부 표면으로부터 상기 제2의 측면 외부 경계선보다 더 멀리 배치되고, 상기 제1의 측면 경계선은 상기 제2의 측면 외부 경계선보다 더 큰 주선을 갖으며, 상기 N형 소오스 영역은 상기 제2의 에피택셜 실리콘층의 상기 에피택셜 실리콘 영역과 상기 N형 소오스 영역간 최소 거리를 한정하고, 상기 최소 거리는 상기 N형 소오스 영역으로부터 최소한 다소 측면으로 멀리 떨어진 방향으로 확장되는 것을 특징으로 하는 이중 확산 수지 파워 MOS 트랜지스터 구조체.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5910669A (en) * 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
US5558313A (en) * 1992-07-24 1996-09-24 Siliconix Inorporated Trench field effect transistor with reduced punch-through susceptibility and low RDSon
DE69429915D1 (de) * 1994-07-04 2002-03-28 St Microelectronics Srl Verfahren zur Herstellung von Leistungsbauteilen hoher Dichte in MOS-Technologie
DE69512021T2 (de) * 1995-03-31 2000-05-04 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania DMOS-Anordnung-Struktur und Verfahren zur Herstellung
US5689128A (en) * 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
US5821583A (en) * 1996-03-06 1998-10-13 Siliconix Incorporated Trenched DMOS transistor with lightly doped tub
US5872374A (en) * 1996-03-29 1999-02-16 Motorola, Inc. Vertical semiconductor device
US6025231A (en) * 1997-02-18 2000-02-15 Texas Instruments Incorporated Self aligned DMOS transistor and method of fabrication
JP3502531B2 (ja) * 1997-08-28 2004-03-02 株式会社ルネサステクノロジ 半導体装置の製造方法
US6049104A (en) * 1997-11-28 2000-04-11 Magepower Semiconductor Corp. MOSFET device to reduce gate-width without increasing JFET resistance
US5894150A (en) * 1997-12-08 1999-04-13 Magepower Semiconductor Corporation Cell density improvement in planar DMOS with farther-spaced body regions and novel gates
US6165821A (en) * 1998-02-09 2000-12-26 International Rectifier Corp. P channel radhard device with boron diffused P-type polysilicon gate
US6492232B1 (en) 1998-06-15 2002-12-10 Motorola, Inc. Method of manufacturing vertical semiconductor device
US6225182B1 (en) * 1999-08-30 2001-05-01 Agere Systems Guardian Corp. Simplified high Q inductor substrate
DE69936175T2 (de) * 1998-11-04 2008-01-24 Lucent Technologies Inc. Induktivität oder Leiterbahn mit geringem Verlust in einer integrierten Schaltung
WO2000052750A2 (de) * 1999-03-04 2000-09-08 Infineon Technologies Ag Verfahren zur herstellung eines bodygebietes für eine vertikale mos-transistoranordnung mit verringertem spezifischem einschaltwiderstand
KR100858556B1 (ko) * 2000-08-08 2008-09-16 마이크로세미 코포레이션 비대칭적 채널 구조를 가지는 전력 ｍｏｓ 소자
US7800135B2 (en) 2005-07-25 2010-09-21 Jean-Michel Reynes Power semiconductor device and method of manufacturing a power semiconductor device
CN101228636B (zh) * 2005-07-25 2010-06-16 飞思卡尔半导体公司 功率半导体器件以及制造功率半导体器件的方法
US20120126341A1 (en) * 2010-11-23 2012-05-24 Microchip Technology Incorporated Using low pressure epi to enable low rdson fet
EP2833409A4 (en) * 2012-03-30 2015-11-11 Hitachi Ltd SILICON CARBIDE FIELD EFFECT TRANSISTOR

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4078947A (en) * 1976-08-05 1978-03-14 International Business Machines Corporation Method for forming a narrow channel length MOS field effect transistor
US5191396B1 (en) * 1978-10-13 1995-12-26 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
US4705759B1 (en) * 1978-10-13 1995-02-14 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
JPS5567161A (en) * 1978-11-14 1980-05-21 Seiko Epson Corp Semiconductor memory storage
US5008725C2 (en) * 1979-05-14 2001-05-01 Internat Rectifer Corp Plural polygon source pattern for mosfet
US4680853A (en) * 1980-08-18 1987-07-21 International Rectifier Corporation Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
JPS57188877A (en) * 1981-05-18 1982-11-19 Nec Corp Semiconductor device and manufacture thereof
US4599118A (en) * 1981-12-30 1986-07-08 Mostek Corporation Method of making MOSFET by multiple implantations followed by a diffusion step
US4803532A (en) * 1982-11-27 1989-02-07 Nissan Motor Co., Ltd. Vertical MOSFET having a proof structure against puncture due to breakdown
JPS62176168A (ja) * 1986-01-30 1987-08-01 Nippon Denso Co Ltd 縦型ｍｏｓトランジスタ
US5138422A (en) * 1987-10-27 1992-08-11 Nippondenso Co., Ltd. Semiconductor device which includes multiple isolated semiconductor segments on one chip
JP2771172B2 (ja) * 1988-04-01 1998-07-02 日本電気株式会社 縦型電界効果トランジスタ
JP2832101B2 (ja) * 1991-09-20 1998-12-02 シャープ株式会社 パワートランジスタ
JPH07153469A (ja) * 1993-11-29 1995-06-16 Sanyo Electric Co Ltd 固体電解質型燃料電池

Also Published As

Publication number Publication date
EP0583911A1 (en) 1994-02-23
US5770503A (en) 1998-06-23
JPH06104445A (ja) 1994-04-15
DE583911T1 (de) 1994-11-17
US5479037A (en) 1995-12-26

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