JP4169879B2 - 高耐圧トランジスタ - Google Patents
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- 239000000758 substrate Substances 0.000 claims description 51
- 230000015556 catabolic process Effects 0.000 claims description 44
- 239000004065 semiconductor Substances 0.000 claims description 40
- 239000012535 impurity Substances 0.000 claims description 30
- 239000010408 film Substances 0.000 description 120
- 239000010410 layer Substances 0.000 description 95
- 238000009792 diffusion process Methods 0.000 description 22
- 238000000034 method Methods 0.000 description 15
- 108091006146 Channels Proteins 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 9
- -1 phosphorus ions Chemical class 0.000 description 8
- 239000010409 thin film Substances 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
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- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0886—Shape
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- H01L29/42312—Gate electrodes for field effect devices
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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Description
【発明の属する技術分野】
本発明は、MOSFETやIGBT等の電界効果トランジスタの技術分野に関する。
【0002】
【従来の技術】
従来のMOSFETを図面を用いて説明する。
図38を参照し、符号101は文献に記載されている従来型のMOSFETの一例であり、シリコン単結晶から成り、N+型の不純物が高濃度にドープされたドレイン層105と、該ドレイン層105上にエピタキシャル成長によって形成されたN-型の導電層106とを有している。導電層106内には、表面からP型の不純物が拡散され、ベース領域112が形成されている。
【0003】
ベース領域112内には、その表面からN型の不純物が拡散され、リング状のソース領域114が形成されている。符号115で示した領域は、ベース領域112の端部とソース領域114の外周部分の間の部分であり、チャネル領域と呼ばれている。
【0004】
ベース領域112とソース領域114とチャネル領域115とで、1つのセル117が形成されている。MOSFET101は、多数のセル117を有しており、各セル117が格子状に規則正しく配置されている。
【0005】
図39に、MOSFET101のセル117の配置状態を示す。
各セル117のチャネル領域115上と、セル117間の導電層106表面上にはゲート酸化膜121が形成されており、ゲート酸化膜121上にはゲート電極膜131が配置されている。
【0006】
ソース領域114の内側には、ベース領域112表面が露出しており、ソース領域114表面とベース領域112の表面には、ソース電極膜132が形成されており、ソース領域114とベース領域112とは、共にソース電極膜132に接続されている。ゲート電極膜131上には層間絶縁膜122が配置されており、各セル117上に形成されたソース電極膜132は、層間絶縁膜122上に形成されたソース電極膜132によって互いに接続されている。従って、ソース電極132とゲート電極膜131とは互いに絶縁されている。
【0007】
ソース電極132を形成する金属薄膜の一部分は、ソース電極132とは絶縁した状態でゲート電極膜131にも接続されている。
【0008】
符号135は保護膜であり、該保護膜135及び層間絶縁膜122はパターニングされ、MOSFET101上には、ソース電極132が部分的に露出しており、また、ゲート電極膜131に接続された金属膜も部分的に露出している。
【0009】
また、ドレイン層105表面にはドレイン電極133が形成されており、このドレイン電極133と、ソース電極132の露出部分と、ゲート電極膜131に接続された金属膜の露出部分とが、外部端子にそれぞれ接続され、外部端子を電気回路に接続することで、このMOSFETを動作させるように構成されている。
【0010】
このMOSFET101を使用する場合、ソース電極132を接地電位に置き、ドレイン電極133に正電圧を印加した状態でゲート電極膜131にスレッショルド以上のゲート電圧(正電圧)を印加すると、P型のチャネル領域115表面にN型の反転層が形成され、ソース領域114と導電領域111とが反転層によって接続され、ドレイン電極133からソース電極132に電流が流れる。
【0011】
その状態からゲート電極膜131にスレッショルド電圧以下の電圧(例えば接地電位)を印加すると、反転層は消滅し、ベース領域112と導電領域111とは逆バイアス状態になるので、ドレイン電極113とソース電極132の間には電流は流れないようになる。
【0012】
上記のようなMOSFET101は、ゲート電極膜131に印加する電圧を制御することで、ドレイン電極133とソース電極132との間を導通させたり遮断させたりできるので、高速なスイッチとして、電源回路やモータ制御回路等の電力を扱う電気回路に広く使用されている。
【0013】
上記のようなMOSFET101では、遮断状態にあるときに、ドレイン電極133とソース電極132の間に大きな電圧が印加される場合がある。
【0014】
MOSFET101が遮断状態にある間は、チャネル領域115を含むベース領域112と導電領域111との間が逆バイアスされるから、その部分のPN接合の耐圧でMOSFET101の耐圧は決定されることになる。
【0015】
PN接合の形状は、濃度の高い方の拡散層の形状に注目し、プレーナ接合、円筒接合、球状接合の三種類に大別でき、プレーナ接合の耐圧が最も高く、球状接合の耐圧が最も低いことが知られている。
【0016】
上記のようなセル117が多数個配置されたMOSFETは、セル117の底面ではプレーナ接合が形成されるが、セル117が四角形等の多角形のため、辺部分では円筒接合が形成され、頂点部分では球状接合が必ず形成されてしまい、各セル117の頂点部分の耐圧で全体の耐圧が決定されてしまっていた。
【0017】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、高耐圧のトランジスタを提供することにある。
また、本発明の他の目的は導通抵抗が低いトランジスタを提供することにある。
【0018】
【課題を解決するための手段】
上記課題を解決するために、請求項1記載の発明は、第1の導電型のドレイン層と、前記ドレイン層上に配置された第2の導電型の耐圧層とを有する半導体基板と、前記半導体基板の前記耐圧層側から部分的に拡散された不純物によって形成され、底部が前記第1の導電型のドレイン層に接続された第1の導電型の導電領域と、前記半導体基板の前記耐圧層側から部分的に拡散された不純物によって形成された第2の導電型のベース領域と、前記ベース領域内に形成された第1の導電型のソース領域と、前記ソース領域と前記導電領域との間に位置する前記ベース領域の表面をチャネル領域としたときに、少なくとも該チャネル領域表面に配置されたゲート酸化膜と、前記ゲート酸化膜上に配置されたゲート電極膜と、前記ソース領域と前記ベース領域に電気的に接続されたソース電極と、前記ドレイン層に電気的に接続されたドレイン電極とを有し、前記導電領域の表面濃度は、前記耐圧層の表面濃度よりも高いトランジスタである。
請求項2記載の発明は、請求項1記載のトランジスタであって前記導電領域は、表面を該導電領域とは反対の導電型の領域で囲まれた部分を有するトランジスタである。
請求項3記載の発明は、請求項1乃至請求項2のいずれか1項記載のトランジスタであって、前記ベース領域は、前記耐圧層内に形成された部分と、前記導電領域内に形成された部分とが接続されているトランジスタである。
請求項4記載の発明は、請求項3記載のトランジスタであって、前記ベース領域の前記導電領域内に形成された部分が前記チャネル領域にされたトランジスタである。
請求項5記載の発明は、請求項3又は請求項4のいずれか1項記載のトランジスタであって、前記ソース領域は、前記導電領域内に形成された前記ベース領域内と、前記耐圧層内に形成された前記ベース領域内との間に亘って配置されたトランジスタである。
請求項6記載の発明は、請求項1乃至請求項5のいずれか1項記載のトランジスタであって、前記ベース領域の表面濃度は、前記耐圧層の表面濃度よりも高いトランジスタである。
請求項7記載の発明は、請求項1乃至請求項6のいずれか1項記載のトランジスタであって、前記ベース領域の表面の表面濃度は前記導電領域よりも高いトランジスタである。
請求項8記載の発明は、請求項1乃至請求項7のいずれか1項記載のトランジスタであって、前記半導体基板の前記耐圧層と反対側には、前記ドレイン層よりも高濃度の第1の導電型の低抵抗層が配置されたトランジスタである。
請求項9記載の発明は、請求項1乃至請求項7のいずれか1項記載のトランジスタであって、前記半導体基板の前記耐圧層とは反対側には、第2の導電型のコレクタ層が配置されたトランジスタである。
【0019】
本発明は上記のように構成されており、従来技術とは異なり、第2の導電型の耐圧層内に第1の導電型の不純物を、窓明けしたシリコン酸化膜等を用いて部分的に拡散させ、第2の導電型の耐圧層内の所望位置に第1の導電型の導電領域を形成するようになっている。
【0020】
また、2の導電型の耐圧層上に、窓開けした酸化膜等をマスクとする不純物の注入と拡散により、同じ導電型のベース領域を部分的に形成しており、そのベース領域の周辺部分にソース領域を形成すると、ベース領域の外周端部とソース領域の間でチャネル領域を形成するようになっている。ベース領域の外周部分は導電領域内に侵入するようにしてもよいし、導電領域とは離間するようにしてもよい。
【0021】
ベース領域の底面は、同じ導電型の耐圧層に接続されており、耐圧層は、逆の導電型(第1の導電型)のドレイン層及び導電領域で形成される領域内に突出する突部が形成されている。従って、低濃度の耐圧層内に空乏層が広がりやすく、高耐圧になっている。
【0022】
また、導電領域内にはベース領域がはみ出して形成されているが、導電領域よりもベース領域の濃度の方が高いので、導電領域内のベース領域の平面形状に頂点となるような突出部分を設けなければ、球状接合が形成されず、耐圧が高くなる。
【0023】
導電領域は拡散によって形成しているが、前記球状接合が存在しない場合、導電領域の濃度を高くしても耐圧が比較的低下せず、従って、低抵抗のトランジスタを得ることができる。
【0024】
図34は、本発明のトランジスタにおいて、拡散構造を変えずに導電領域の表面濃度を変化させた場合のドレイン・ソース間の耐圧を示すグラフであり、図35は、耐圧を変えた場合の単位面積当たりの導通抵抗を示すグラフである。
【0025】
従来技術では、耐圧を高くすると導通抵抗が非常に大きくなるが、本発明のトランジスタでは、導通抵抗を小さくできることが分かる。
【0026】
【発明の実施の形態】
本発明を図面を用いて説明する。
図1を参照し、符号10は、本発明に用いられる半導体基板であり、N+型基板11と、該N+型基板11上に配置されたドレイン層12と、該ドレイン層12上に配置された耐圧層13とを有している。
【0027】
N+型基板11と、ドレイン層12と、耐圧層13とは、シリコン単結晶で構成されており、N+型基板11には、N型不純物が添加され、導電型がN型にされている。ドレイン層12と、耐圧層13とは、それぞれエピタキシャル法によってN+基板11上にこの順序で形成されており、ドレイン層12にはエピタキシャル成長の際にN型不純物が添加され、導電型がN型にされており、他方、耐圧層13には、エピタキシャル成長の際にP型の不純物が添加され、導電型がP型にされている。
【0028】
N+型基板11の濃度は1×1018〜1×1019原子/cm3であり、ドレイン層12の濃度は4×1013〜4×1015原子/cm3であり厚さは5μm〜200μm程度である。耐圧層13の濃度は3×1013〜3×1015原子/cm3であり厚さは3μm〜15μmのものが適している。耐圧層13にはドレイン層12よりも低濃度のものが用いられる。
【0029】
この半導体基板10を熱酸化し、耐圧層13表面に厚さ1.0μm程度のシリコン酸化膜から成る一次酸化膜21を形成する(図2)。この図2及び後述する各図面では、裏面に形成される酸化膜は省略する。
【0030】
次いで、フォトリソグラフ工程とエッチング工程によって一次酸化膜21をパターニングする。
【0031】
図3の符号22は、パターニングされた一次酸化膜21を示している。この状態の半導体基板10の平面図を図22に示す。パターニングされた一次酸化膜22の中央部分と外周部分に耐圧層13表面が露出している。図3は、図22のA−A線截断面図に相当する。図3、図22の符号15は、パターニングされた一次酸化膜22の中央部分を示している。
【0032】
次に、半導体基板10を熱酸化し、一次酸化膜21よりも薄いゲート酸化膜23を耐圧層13表面に形成する(図4)
次いで、ポリシリコン薄膜から成るゲート電極膜24をゲート酸化膜23表面に全面成膜し(図5)、フォトリソグラフ工程とエッチング工程により、ゲート電極膜24とゲート酸化膜23とをパターニングする。
【0033】
図6の符号25、26は、パターニングされたゲート酸化膜23とゲート電極膜24とをそれぞれ示しており、パターニングされたゲート電極膜24は、パターニングされたゲート酸化膜23上に配置されている。
【0034】
この状態の半導体基板10の平面図を図23に示す。図6は、図23のB−B線截断面図に相当する。
【0035】
パターニングされたゲート酸化膜23及びゲート電極膜24により、一次酸化膜22の中央部分15は、後述するチャネル領域が形成される能動部分32aと、N型の導電領域が形成される部分である拡散部分32bとに分割される。
【0036】
能動部分32aと拡散部分32bには耐圧層13が露出している。能動部分32aと拡散部分32bは、ゲート酸化膜23及びゲート電極膜24によって囲まれており、どちらも幅狭い長方形にされている。能動部分32aの幅は、一例として12.0μmであり、拡散部分32bの幅は、一例として6.0μmである。ここでは拡散部分32bの幅よりも、能動部分32aの幅の方が広くなっている。
【0037】
ゲート酸化膜23及びゲート電極膜24は、一次酸化膜22とは離間して配置されており、その間の位置のリング状の耐圧部分32cにも耐圧層13表面が露出している。また、一次酸化膜22の外周部分と半導体チップの外周部分の間の無効部分32dにも、耐圧領域13表面が露出している。
【0038】
次に、図6に示した半導体基板10表面に、フォトリソグラフ工程によってパターニングしたレジスト膜を形成する。
【0039】
図7の符号27は、そのレジスト膜を示している。このレジスト膜は、耐圧領域13表面と能動部分32a表面を覆い、無効部分32dと拡散部分32bとは露出させておく。
【0040】
その状態で半導体基板10表面にリンイオンを照射すると、レジスト膜27及びゲート電極膜26とがマスクとなり、拡散部分32b内と無効部分32d内に露出した耐圧層13表面にリンイオンが注入される。図8の符号41は、注入されたリンイオンから成る不純物層を示している。レジスト膜27で覆われた部分には、リンイオンは注入されない。
【0041】
その状態の平面図を図24に示す。図8は、図24のC−C線截断面図に相当する。
【0042】
次に、レジスト膜27を除去し、熱処理によって不純物層41を拡散させると、図9に示すように、耐圧層13内にN型の導電領域42が形成される。このとき、導電領域42の底面部分はドレイン層12に接していてもよいし、後工程の熱処理により、最終的に接するようにしてもよい。
【0043】
ここでは導電領域42の表面の端部は、ゲート電極膜26及びゲート酸化膜26の幅以上に横方向拡散し、能動部分32a及び耐圧部分32cにまではみ出るようになっている。この状態の平面図を図25に示す。導電領域42の外周部分は図示していない。
【0044】
図9は、図25のD−D線断面図に相当する。無効部分32d内に形成された導電領域42はリング状になっており(第1の導電領域)、その内側に、拡散部分32b内から形成された直線状の導電領域42(第2の導電領域)が配置されている。
【0045】
次に、ホトリソグラフ工程により、半導体基板10表面にパターニングしたレジスト膜を形成する。
【0046】
図10の符号28は、そのレジスト膜を示しており、拡散部分32bと無効部分32d上が覆われており、他方、能動部分32aと耐圧部分32c内の耐圧層13表面、及び導電領域42の周辺部分の表面が露出している。この状態の半導体基板10の平面図を、図26に示す。図10は、図26のE−E線截断面図に相当する。
【0047】
その状態で表面からボロンイオンを照射すると、レジスト膜28とゲート電極膜26と一次酸化膜22とがマスクとなり、能動部分32aと耐圧部分32c内に露出している耐圧層13表面及び導電領域42表面にボロンイオンの不純物層が形成される。図11の符号43は、その不純物層を示している。
【0048】
レジスト膜28を除去した後、熱処理し、不純物層43を拡散すると、図12の符号44で示すベース領域が形成される。このベース領域はP型である。
【0049】
不純物層43を拡散する際、横方向拡散によってベース領域44の端部はゲート酸化膜25の底面下か、一次酸化膜22の底面下に位置している。従って、この状態では能動部分32aと耐圧部分32c表面はP型になっている。ベース領域44を形成する拡散の際、導電領域42も拡散される。この状態の半導体基板10の平面図を図27に示す。図12は、図27のF−F線截断面図に相当する。
【0050】
次に、半導体基板10表面にパターニングしたレジスト膜を形成する。図13の符号29a〜29cは、そのレジスト膜を示しており、能動部分32aの中央部分に形成されたレジスト膜29aと、拡散部分32bを覆うレジスト膜29bと、耐圧部分32cの一部と一次酸化膜22上に亘って形成されたレジスト膜29cとで構成されている。
【0051】
この状態の半導体基板10の平面図を図28に示す。図13は、図28のG−G線截断面図に相当する。能動部分32a上に形成されたレジスト膜29aは、幅狭であり、このレジスト膜29aの長辺とゲート電極膜26の間には、ベース領域44表面が露出しており、レジスト膜29aの両端部分は耐圧部分32c上のレジスト膜29cに接続されている。
【0052】
拡散部分32b上のレジスト膜29bは、拡散部分32b内に形成された導電領域42の表面を全部覆っている。また、G−G線截断面図では、耐圧部分32c上のレジスト膜29cとゲート電極膜26との間には隙間が設けられており、耐圧部分32cの表面には、ベース領域44が部分的に露出している。
【0053】
次に、図14に示すように、この状態の半導体基板10表面上からリンイオンを照射すると、半導体基板10表面のレジスト膜29a〜29cやゲート電極膜26で覆われていない部分にリンイオンが注入され、リンを不純物とする不純物層45が形成される。
【0054】
レジスト膜29a〜29cを除去した後、熱処理を行うと、不純物層45が拡散され、図15の符号46で示すソース領域が形成される。このソース領域46のゲート電極膜26側の端部は、横方向拡散により、ゲート酸化膜25の底面下まで潜り込んでおり、ゲート酸化膜25底面下の、ソース領域46と導電領域42の間のベース領域44の表面がチャネル領域47にされている。
【0055】
この半導体基板10では、能動部分32aの中央はベース領域44表面が露出し、その両側に、平行に対向してソース領域46表面が露出している。
【0056】
また、拡散部分32bでは、導電領域42表面が露出しており、耐圧部分32cでは、ゲート電極膜26側にソース領域46表面が露出し、一次酸化膜22側ではベース領域44が露出している。
【0057】
次に、図16に示すように、半導体基板10表面にシリコン酸化膜から成る層間絶縁膜30を全面成膜し、次いで、フォトリソグラフ工程とエッチング工程によって層間絶縁膜30をパターニングする。
【0058】
図17の符号31a、31bは、パターニングされた層間絶縁膜30を示しており、能動部分32aの中央と耐圧部分32cのゲート電極膜26側は層間絶縁膜30で覆われておらず、ベース領域44表面とソース領域46表面が露出している。他方、拡散部分32b表面は、層間絶縁膜31aによって覆われている。無効部分32d表面にはレジスト膜は形成されておらず、導電領域42内に形成されたソース領域46表面が露出している。
【0059】
この状態の半導体基板10の平面図を図29に示す。図12は図29のH−H線截断面図に相当する。図29の符号33は、層間絶縁膜30の窓開部分であり、底部にはゲート電極膜26が露出している。
【0060】
次に、図18に示すように、半導体基板10表面に金属薄膜48を全面成膜すると、能動部分32a、耐圧部分32c、及び無効部分32d内に露出するベース領域44又はソース領域46表面が金属薄膜48と接触する。
【0061】
その状態でフォトリソグラフ工程とエッチング工程により、金属薄膜48をパターニングし、図19に示すように、能動部分32a及び耐圧部分32c内のベース領域44及びソース領域46に接続されたソース電極49aと、等電位電極49bに分離される。
【0062】
この状態の半導体基板10の平面図を図31に示す。図19は、図30のI−I線截断面図に相当する。図31の符号49cは金属薄膜48から成り、ゲート電極膜26に接続された部分であり、ソース電極49a及び等電位電極49bとは分離している。
【0063】
次に、図20に示すように、シリコン酸化膜やシリコン窒化膜から成る保護膜50を形成し、フォトリソグラフ工程とエッチング工程によって保護膜50をパターニングする。
【0064】
図21の符号51は、パターニングされた保護膜50を示しており、窓開けによってソース電極49aが部分的に露出され、ソース電極パッド38が形成されている。最後に、半導体基板10の裏面(N+型基板11の表面)に金属薄膜から成るドレイン電極52を形成すると、本発明の一例のトランジスタ1が得られる。
【0065】
この状態の半導体基板10の平面図を図31に示す。符号39は、保護膜51の窓開けによって形成されたゲート電極パッドであり、金属薄膜48のゲート電極膜26に接続された部分49cが露出している。図21は、図31のJ−J線截断面図に相当する。
【0066】
最終的に得られたトランジスタ1のベース領域44の表面不純物濃度は1×1017〜1×1018個/cm3、ソース領域46の表面不純物濃度は1×1019〜4×1020個/cm3である。導電領域42の表面不純物濃度はベース領域44の表面濃度よりも低く、5×1014〜1×1016個/cm3である。
【0067】
このトランジスタ1を動作させる場合、ソース電極49aを接地電位に置き、ドレイン電極52に正電圧を印加し、ゲート電極膜24にスレッショルド電圧以上のゲート電圧を印加するとチャネル領域47の表面に反転層が形成され、反転層を通ってドレイン電極52からソース電極49aに向けて電流が流れる。図32(a)の符号61は、トランジスタ1の内部に流れる電流を示している。
【0068】
その状態からゲート電極膜24にグラウンド電圧を印加すると、反転層が消滅し、電流は流れなくなる。
【0069】
図32(b)はその状態を示しており、N型の導電領域42と、P型の耐圧層13及びベース領域44との間に形成されるPN接合64が逆バイアスされる。
【0070】
この場合、P型の耐圧層13の不純物濃度はドレイン層12の不純物濃度と同程度にされているので、PN接合64の両側に空乏層が広がってゆく。
【0071】
符号65はP型の不純物領域(ベース領域44内や耐圧層13)内に広がった空乏層を示しており、符号66はN型の不純物領域(導電領域42やドレイン層12)内に広がった空乏層を示している。
【0072】
本発明の導電領域42の形状は、表面では広く、深くなるに従って狭くなり、ドレイン層12に達している。従って、低濃度のP型の耐圧層13が、ドレイン層12と導電領域42とで形成されるN型の領域内に突出した状態になっている。図32では、符号67で示す部分が突出している。
【0073】
この突出部分67は、極性の異なる導電領域42及びドレイン層12とで挟まれており、突出部分67の位置に形成されるPN接合では、特に突出部分67側に広がりやすくなっている。
【0074】
なお、以上のトランジスタ1では、導電領域42を深く拡散させたため、ゲート酸化膜26からはみ出るまで横方向に拡散したが、図33のトランジスタ1'のように、耐圧層13が薄い場合は、導電領域42'を深く拡散させなくてもドレイン層12に接続させることができる。この場合、導電領域42'の端部はゲート酸化膜26の底面に位置する。このようなトランジスタ1’も本発明に含まれる。
【0075】
次に、本発明の第二例のトランジスタを説明する。図36の符号2は、N+型基板11に代え、P+型基板11'を用いた半導体基板10aを有するトランジスタである。このトランジスタ2は、上記トランジスタ1と同じ構造のトランジスタ(IGBT)である。P+型基板11'の濃度は3×1018〜2×1019原子/cm3)である。
このように、本発明のトランジスタにはIGBTも含まれる。
【0076】
次に、本発明の第三例のトランジスタを説明する。図37の符号3は、N+型基板11に代え、P型基板53を用いた半導体基板10bを有するトランジスタである。このトランジスタ3は、半導体基板10bの表面からP型の不純物が拡散され、底部がP型半導体基板53に達っしているP型のアイソレーション領域55を有している。
【0077】
半導体基板10bには、横型のMOSFET等の他の電気素子が形成されており、トランジスタ3は、アイソレーション領域55によって他の素子とは電気的に分離されている。導電領域42内に形成されたソース拡散層46には図示しないドレイン電極が接続されている。
【0078】
このトランジスタ3のドレイン電極は、ゲート電極膜26とは絶縁した状態で、半導体基板10bのゲート電極膜26が位置する面と同じ面に配置されている。
【0079】
即ち、このトランジスタ3は、集積回路を構成する半導体基板10b中に形成することができる。従って、本発明のトランジスタは、集積回路も含むものである。
【0080】
なお、以上はN型を第1の導電型とし、P型を第2の導電型とし、P型のチャネル領域表面にN型の反転層を形成したが、P型を第1の導電型とし、N型を第2の導電型にしてもよい。即ち、N型の耐圧層中にP型の導電領域を形成し、更に、N型のベース領域とP型のソース領域を形成し、N型のチャネル領域上にゲート酸化膜とゲート電極膜を配置してもよい。この場合には、反転層の導電型はP型となる。
【0081】
また、上記の第2の導電型の耐圧層13は、第1の導電型のドレイン層12表面にエピタキシャル成長法によってシリコン単結晶層を成長させて形成したが、第1の導電型のドレイン層12を厚く形成しておき、その表面から第2の導電型の不純物を拡散させることで、ドレイン層12の表面側に耐圧層13を形成してもよい。
【0082】
【発明の効果】
本発明によれば高耐圧のトランジスタを得ることができる。また、導通抵抗が低いトランジスタを得ることができる。
【図面の簡単な説明】
【図1】本発明の一例のトランジスタの製造工程を説明するための断面図(1)
【図2】その続きの断面図(2)
【図3】その続きの断面図(3)
【図4】その続きの断面図(4)
【図5】その続きの断面図(5)
【図6】その続きの断面図(6)
【図7】その続きの断面図(7)
【図8】その続きの断面図(8)
【図9】その続きの断面図(9)
【図10】その続きの断面図(10)
【図11】その続きの断面図(11)
【図12】その続きの断面図(12)
【図13】その続きの断面図(13)
【図14】その続きの断面図(14)
【図15】その続きの断面図(15)
【図16】その続きの断面図(16)
【図17】その続きの断面図(17)
【図18】その続きの断面図(18)
【図19】その続きの断面図(19)
【図20】その続きの断面図(20)
【図21】その続きの断面図(21)であり、本発明のトランジスタの一例を示す図
【図22】図2の断面図に対応する平面図
【図23】図6の断面図に対応する平面図
【図24】図8の断面図に対応する平面図
【図25】図9の断面図に対応する平面図
【図26】図10の断面図に対応する平面図
【図27】図12の断面図に対応する平面図
【図28】図13の断面図に対応する平面図
【図29】図15の断面図に対応する平面図
【図30】図19の断面図に対応する平面図
【図31】図21の断面図に対応する平面図
【図32】(a):本発明のトランジスタの電流の流れ方を説明するための図
(b):本発明のトランジスタの空乏層の広がり方を説明するための図
【図33】耐圧層の形状を説明するための図
【図34】導電領域とドレイン・ソース間の耐圧の関係を説明するためのグラフ
【図35】ドレイン・ソース間の耐圧と導通抵抗の関係を説明するための図
【図36】IGBT構造を持つ本発明のトランジスタの例
【図37】集積回路中に形成される本発明のトランジスタの例
【図38】従来技術のMOSFETの断面図
【図39】その平面図
【符号の説明】
1〜3……トランジスタ
10……半導体基板
12……ドレイン層
13……耐圧層
25……ゲート酸化膜
26……ゲート電極膜
42……導電領域
44……ベース領域
46……ソース領域
47……チャネル領域
Claims (9)
- 第1の導電型のドレイン層と、前記ドレイン層上に配置された第2の導電型の耐圧層とを有する半導体基板と、
前記半導体基板の前記耐圧層側から部分的に拡散された不純物によって形成され、底部が前記第1の導電型のドレイン層に接続された第1の導電型の導電領域と、
前記半導体基板の前記耐圧層側から部分的に拡散された不純物によって形成された第2の導電型のベース領域と、
前記ベース領域内に形成された第1の導電型のソース領域と、
前記ソース領域と前記導電領域との間に位置する前記ベース領域の表面をチャネル領域としたときに、少なくとも該チャネル領域表面に配置されたゲート酸化膜と、
前記ゲート酸化膜上に配置されたゲート電極膜と、
前記ソース領域と前記ベース領域に電気的に接続されたソース電極と、
前記ドレイン層に電気的に接続されたドレイン電極とを有し、
前記導電領域の表面濃度は、前記耐圧層の表面濃度よりも高いトランジスタ。 - 前記導電領域は、表面を該導電領域とは反対の導電型の領域で囲まれた部分を有する請求項1記載のトランジスタ。
- 前記ベース領域は、前記耐圧層内に形成された部分と、前記導電領域内に形成された部分とが接続されている請求項1乃至請求項2のいずれか1項記載のトランジスタ。
- 前記ベース領域の前記導電領域内に形成された部分が前記チャネル領域にされた請求項3記載のトランジスタ。
- 前記ソース領域は、前記導電領域内に形成された前記ベース領域内と、前記耐圧層内に形成された前記ベース領域内との間に亘って配置された請求項3又は請求項4のいずれか1項記載のトランジスタ。
- 前記ベース領域の表面濃度は、前記耐圧層の表面濃度よりも高い請求項1乃至請求項5のいずれか1項記載のトランジスタ。
- 前記ベース領域の表面の表面濃度は前記導電領域よりも高い請求項1乃至請求項6のいずれか1項記載のトランジスタ。
- 前記半導体基板の前記耐圧層と反対側には、前記ドレイン層よりも高濃度の第1の導電型の低抵抗層が配置された請求項1乃至請求項7のいずれか1項記載のトランジスタ。
- 前記半導体基板の前記耐圧層とは反対側には、第2の導電型のコレクタ層が配置された請求項1乃至請求項7のいずれか1項記載のトランジスタ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23340599A JP4169879B2 (ja) | 1999-08-20 | 1999-08-20 | 高耐圧トランジスタ |
US09/639,811 US6703665B1 (en) | 1999-08-20 | 2000-08-17 | Transistor |
EP00117727A EP1081768A3 (en) | 1999-08-20 | 2000-08-17 | Insulated gate field-effect transistor and method of making the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23340599A JP4169879B2 (ja) | 1999-08-20 | 1999-08-20 | 高耐圧トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001060685A JP2001060685A (ja) | 2001-03-06 |
JP4169879B2 true JP4169879B2 (ja) | 2008-10-22 |
Family
ID=16954569
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23340599A Expired - Fee Related JP4169879B2 (ja) | 1999-08-20 | 1999-08-20 | 高耐圧トランジスタ |
Country Status (3)
Country | Link |
---|---|
US (1) | US6703665B1 (ja) |
EP (1) | EP1081768A3 (ja) |
JP (1) | JP4169879B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002246595A (ja) * | 2001-02-19 | 2002-08-30 | Shindengen Electric Mfg Co Ltd | トランジスタ |
EP1267415A3 (en) | 2001-06-11 | 2009-04-15 | Kabushiki Kaisha Toshiba | Power semiconductor device having resurf layer |
JP3634848B2 (ja) | 2003-01-07 | 2005-03-30 | 株式会社東芝 | 電力用半導体素子 |
JP4768259B2 (ja) | 2004-12-21 | 2011-09-07 | 株式会社東芝 | 電力用半導体装置 |
US20060197153A1 (en) * | 2005-02-23 | 2006-09-07 | Chih-Feng Huang | Vertical transistor with field region structure |
EP1753022A1 (en) | 2005-08-12 | 2007-02-14 | STMicroelectronics S.r.l. | Semiconductor power device with multiple drain and corresponding manufacturing process |
US7923771B2 (en) | 2006-12-07 | 2011-04-12 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device and method for manufacturing the same |
US8884369B2 (en) * | 2012-06-01 | 2014-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical power MOSFET and methods of forming the same |
US9087920B2 (en) * | 2012-06-01 | 2015-07-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical power MOSFET and methods of forming the same |
CN103594469B (zh) * | 2012-08-17 | 2017-04-12 | 台湾积体电路制造股份有限公司 | 垂直功率mosfet晶体管及其形成方法 |
JP2015073051A (ja) * | 2013-10-04 | 2015-04-16 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
CN115461847A (zh) * | 2021-03-31 | 2022-12-09 | 华为技术有限公司 | 一种场效应晶体管、其制作方法、开关电路及电路板 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1999
- 1999-08-20 JP JP23340599A patent/JP4169879B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-17 US US09/639,811 patent/US6703665B1/en not_active Expired - Fee Related
- 2000-08-17 EP EP00117727A patent/EP1081768A3/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
EP1081768A3 (en) | 2001-08-22 |
JP2001060685A (ja) | 2001-03-06 |
US6703665B1 (en) | 2004-03-09 |
EP1081768A2 (en) | 2001-03-07 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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