JP4806852B2 - 炭化珪素半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
従来、プレーナ型のＭＯＳＦＥＴとして特開平１０−３０８５１０号公報及び、特開平１１−２６６０１７号公報に示されるものが知られている。これらプレーナ型のＭＯＳＦＥＴの断面図を図８及び図９に示す。これらの図に基づいてプレーナ型のＭＯＳＦＥＴの構造について説明する。
【０００３】
まず、図８から説明する。ｎ+型炭化珪素半導体基板（以下、ｎ+型基板という）１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+型基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有するｎ-型炭化珪素エピタキシャル層（以下、ｎ-型エピ層という）２が積層されている。
【０００４】
ｎ-型エピ層２の表層部における所定領域には、所定深さを有する複数のｐ-型炭化珪素ベース領域（以下、ｐ-型ベース領域という）３が離間して形成されている。また、各ｐ-型ベース領域３の表層部の所定領域には、ｐ-型ベース領域３よりも浅いｎ+型ソース領域４が形成されている。
【０００５】
そして、各ｎ+型ソース領域４の間におけるｎ-型エピ層２およびｐ-型ベース領域３の表面部にはｎ-型ＳｉＣ層５が延設されている。つまり、ｐ-型ベース領域３の表面部においてｎ+型ソース領域４とｎ-型エピ層２とを繋ぐようにｎ-型ＳｉＣ層５が配置されている。このｎ-型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシャル層は下地の基板に関係なく各種の結晶を形成できるものである。デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、ｎ-型ＳｉＣ層５を表面チャネル層という。
【０００６】
表面チャネル層５のドーパント濃度は、１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっており、かつ、ｎ-型エピ層２及びｐ-型ベース領域３のドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。また、ｐ-型ベース領域３、ｎ+型ソース領域４の表面部には凹部６が形成されている。
【０００７】
また、表面チャネル層５の上面およびｎ+型ソース領域４の上面にはゲート酸化膜（ゲート絶縁膜）７が形成され、このゲート酸化膜７の上にゲート電極８が形成されている。ゲート電極８は、ＬＴＯ（Low Temperature Oxide）等で構成された絶縁膜９で覆われ、この絶縁膜９の上にｎ+型ソース領域４およびｐ-型ベース領域３と電気的に接続されたソース電極１０が形成されている。そして、ｎ+型基板１の裏面１ｂにドレイン電極１１が形成され、縦型パワーＭＯＳＦＥＴが構成されている。
【０００８】
一方、図９においては、図８におけるエピタキシャル成長で形成した表面チャネル層５に代わって、イオン注入で形成した表面チャネル層５を用いている。図９における表面チャネル層５のうちチャネル領域となる部分５ｆはｎ-層に、チャネル領域となる部分以外の部分５ｇはｎ+層となるようイオン注入で形成している。
【０００９】
このように構成されたＭＯＳＦＥＴにおいては、動作モードをチャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードとできるため、導電型を反転させる反転モードのＭＯＳＦＥＴに比べ、チャネル移動度を大きくでき、オン抵抗の低減が図れるようになっている。
【００１０】
さらに、図９のようにイオン注入で表面チャネル層を形成した場合には、チャネル領域となる部分以外の部分（５ｇ）の不純物濃度を高くすることができるため、単一濃度のｎ-型ＳｉＣ層５を形成した場合に比へさらにオン抵抗低減効果がある。
【００１１】
【発明が解決しようとする課題】
上述したように、蓄積モードのＭＯＳＦＥＴを用いることによりオン抵抗の低減を図ることができる。しかしながら、表面チャネル層５をイオン注入で形成した場合においては、ゲート酸化膜の初期歩留まりが低かったり、ゲート酸化膜寿命が低下するといった問題点があった。
【００１２】
本発明は上記点に鑑みて成され、オン低抗低減効果のある蓄積モードＭＯＳＦＥＴのオン抵抗をさらに低減し、かつ、ゲート酸化膜寿命の低下を防止することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するべく、本発明者らは、ゲート酸化寿命の低下原因及びＭＯＳＦＥＴのオン低抗低減方法の検討を行った。
【００１４】
まず、ゲート酸化膜寿命の低下原因検討については、イオン注入で形成した表面チャネル層とゲート酸化膜界面付近の観察を実施した。その結果、イオン注入で形成した表面チャネル層にはイオン注入によるダメージの残留にる結晶性の乱れが観察された。すなわち、ゲート酸化膜寿命の低下原因は、表面チャネル層のイオン注入によるダメージの残留によりチャネル層の結晶性が乱れ、その後のゲート酸化工程により、ゲート酸化膜界面の凹凸が発生したり、ゲート酸化膜の膜質自体が劣化したものと考察した。
【００１５】
次に、ＭＯＳＦＥＴのオン抵抗について検討を行った。ＭＯＳＦＥＴのオン抵抗Ｒonは、ソース電極１０とｎ+型ソース領域４とのコンタクト抵抗Ｒs-cont、ｎ+型ソース領域４の内部抵抗（ドリフト抵抗）Ｒsource、表面チャネル層５に形成されたチャネル領域における蓄積チャネル抵抗Ｒchannel、表面チャネル層５における内部抵抗（蓄積ドリフト抵抗）Ｒacc-drift、Ｊ−ＦＥＴ部におけるＪ−ＦＥＴ抵抗ＲJFET、ｎ+型炭化珪素エピ層２における内部抵抗Ｒsub、及びｎ+型炭化珪素半導体基板１とドレイン電極１１とのコンタクト抵抗Ｒd-contによって決定される。すなわち、次式で表される。
【００１６】
【数１】
Ｒon＝Ｒs-cont＋Ｒsource＋Ｒchannel＋Ｒacc-drift＋ＲJFET＋Ｒsub＋Ｒd-cont
ここでＲchannelとＲacc-driftについて以下の検討を行った。上述した蓄積モードＭＯＳＦＥＴは、ゲート電圧を印加していない状態ではドレイン電流が流れない、いわゆるノーマリオフ型に設計することが可能である。このように縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）を以下の数式に基づいて決定している。
【００１７】
縦型パワーＭＯＳＦＥＴをノーマリオフ型とするには、ゲート電圧を印加していない状態の際に、ｎ-型層に広がる空乏層が電気伝導を妨げるように十分なバリア高さを有している必要がある。この条件は次式にて示される。
【００１８】
【数２】
【００１９】
但し、Ｔepi はｎ-型層に広がる空乏層の高さ、φｍｓは金属と半導体の仕事関数差（電子のエネルギー差）、Ｑｓはゲート絶縁膜（酸化膜）７中の空間電荷、Ｑｆｃはゲート酸化膜（ＳｉＯ2）とｎ-型層５との間の界面（以下ＳｉＯ2／ＳｉＣ界面という）の固定電荷、Ｑｉは酸化膜中の可動イオン、ＱｓｓはＳｉＯ2／ＳｉＣ界面の表面電荷、Ｃｏｘはゲート酸化膜７の容量である。
【００２０】
この数式２に示される右辺第１項は表面チャネル層５とｐ-型ベース領域３とのＰＮ接合のビルトイン電圧Ｖbuilt による空乏層の伸び量、すなわちｐ-型ベース領域３から表面チャネル層５に広がる空乏層の伸び量であり、第２項はゲート酸化膜７の電荷とφmsによる空乏層の伸び量、すなわちゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量である。従って、ｐ-型ベース領域３から広がる空乏層の伸び量と、ゲート酸化膜７から広がる空乏層の伸び量との和が表面チャネル層５の厚み以上となるようにすればＭＯＳＦＥＴをノーマリオフ型にすることができる。このため、通常、数式２より、表面チャネル層の膜厚及び不純物濃度の設計値を決定する。
【００２１】
そして、蓄積モードＭＯＳＦＥＴの能力を十分に発揮させるためには、上記数式２に従い、表面チャネル層５の設計として、不純物濃度を低くして設定した場合には膜厚を厚くすることが望ましく、不純物濃度を高くして設定した場合には膜厚を薄くする。
【００２２】
図１０（ａ）、（ｃ）は、表面チャネル層５の不純物濃度を低く、膜厚を厚くして設定した場合のオフ状態とオン状態のエネルギーバンド図である。また、図１０（ｂ）、（ｄ）は、表面チャネル層５の不純物濃度を高く、膜厚を薄くして設定した場合のオフ状態とオン状態のエネルギーバンド図である。図１０（ｃ）、（ｄ）からオン状態で発生する蓄積キャリアは、不純物濃度が高い場合にはゲート酸化膜界面に近く、不純物濃度が低い場合にはゲート酸化膜界面から離れて存在することがわかる。
【００２３】
ここで、２つの場合におけるＲchannelとＲacc-driftについて考察する。Ｒchannelにおいては、オン状態で発生する蓄積キャリアが、ＭＯＳ界面のラフネス及び界面電荷の散乱等の影響を受け、チャネル移動度は、バルク移動度より低下することが一般的に知られている。この場合、蓄積キャリアを散乱源から離して存在させた方がチャネル移動度の低下を防止する効果がある。すなわち、表面チャネル層の不純物濃度が低いほどＲchannelを低減することができる。一方、Ｒacc-driftについては、不純物濃度が高く膜厚が薄いほど低減効果がある。特に、オン状態で発生する蓄積キャリアの位置と半導体層５の間の不純物濃度及び膜厚が重要となる。
【００２４】
すなわち、ノーマリオフ型の蓄積モードＭＯＳＦＥＴの設計においては、表面チャネル層を単一濃度とした場合、ＲchannelとＲacc-driftはドレードオフの関係となる。
【００２５】
そこで、上記目的を達成するため、請求項１乃至５に記載の発明においては、表面チャネル層（５）のうち、半導体層およびベース領域（３）の表面部との境界部（５ａ）の不純物濃度がゲート絶縁膜（７）との境界部（５ｂ）の不純物濃度に比べ高くなっていることを特徴としている。
【００２６】
このように、表面チャネル層のうち、Ｒchannelを効果的に低減するゲート絶縁膜近傍の不純物濃度を低くし、Ｒacc-driftに影響のある半導体層およびベース領域の表面部近傍の不純物濃度を高くすることにより、Ｒchannel＋Ｒacc-driftの抵抗成分を従来の単一濃度の表面チャネル層に比べ、効果的に低減することができる。
【００２７】
この場合、表面チャネル層の構成は、請求項３で示すように、少なくとも２層の半導体層で構成しても、また、請求項４で示すように不純物濃度が連続的に変化している半導体層としても良い。また、請求項５で示すように、表面チャネル層のうち、Ｒacc-driftに影響のある部分（半導体層およびベース領域との境界部）をイオン注入で形成することも可能である。この場合でも、ゲート絶縁膜直下の半導体層をエピタキシャル成長によって形成すれば、イオン注入により発生する結晶欠陥がない層とすることができる。このように、ゲート絶縁膜直下の半導体層には、イオン注入により発生する結晶欠陥がないため、その後のゲート酸化工程により、ゲート酸化膜界面の凹凸が発生したり、ゲート酸化膜の膜質自体が劣化することもなく、ゲート酸化膜の初期歩留まりが低かったり、ゲート酸化膜寿命が低下するといった問題点を防止することができる。
【００２８】
また、請求項６に記載の発明においては、ゲート電極（８）の電位が略零である時において、表面チャネル層（５）は、ゲート絶縁膜（７）から伸びる空乏層とベース領域（３）から伸びる空乏層とによってピンチオフされていることを特徴としている。すなわち、ノーマリオフ型であることを特徴としている。
【００２９】
このように、ノーマリオフ型とすることにより、故障などによってゲート電極（１０）に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
【００３０】
なお、請求項７乃至１２に記載の発明は、請求項１乃至６に記載の炭化珪素半導体装置を製造する方法の発明である。
【００３１】
請求項９に記載の発明では、表面チャネル層をエピタキシャル膜で形成する場合、エピタキシャル成長の初期過程では、成長前における装置内排気で完全には大気が排気されず、大気中の窒素ガスの影響で不純物濃度が高くなる現象を用いると容易に半導体層およびベース領域の表面部との境界部の不純物濃度がゲート絶縁膜との境界部の不純物濃度に比べ高くすることが可能となる。
【００３２】
図１１にエピタキシャル成長時に窒素ガス流量を一定量加えた場合のｎ型不純物濃度の変化を示す。エピタキシャル成長の初期段階でｎ型不純物濃度が高くなっている。
【００３３】
請求項１０に記載の発明では、表面チャネル層のうち、半導体層およびベース領域の表面部との境界部の不純物濃度がゲート絶縁膜との境界部の不純物濃度に比べ高くするため、表面チャネル層の形成を少なくとも２層以上のエピタキシャル膜を形成することで実現している。このため、半導体層およびベース領域に接する表面チャネル層をイオン注入で形成する工程を省略することができる。なお、２層以上のエピタキシャル膜の形成は同一装置で連続的に実施できるため、コスト的にも有利となる。
【００３４】
また、請求項１１に記載の発明では、請求項１０と同様、半導体層に接する表面チャネル層をイオン注入で形成する工程を省略することができる。なお、半導体層の表層部及びべ一ス領域の表層部上からゲート絶縁膜下まで連続的に不純物濃度が変化するエピタキシャル層を形成するするには、エピタキシャル成長時にドーパントとなる窒素ガスの流量を連続的に変化させればよく、容易に所望の不純物濃度が変化したエピタキシャル層が得られる。
【００３５】
請求項１２に記載の発明では、表面チャネル層のうち、半導体層との境界部の不純物濃度をゲート絶縁膜との境界部の不純物濃度に比べ高くするため、表面チャネル層の形成をイオン注入工程で実現している。このため、Ｒacc-driftとなる表面チャネル層をべ一ス領域と接する領域よりも不純物濃度が高くなるため、Ｒacc-driftの低減に効果的となる。
【００３６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００３７】
【発明の実施の形態】
（第１実施形態）
以下、本発明を図に示す実施形態について説明する。図１（ａ）に、本実施の形態におけるノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【００３８】
図１に基づき本ＭＯＳＦＥＴの構造について説明する。但し、本実施形態におけるＭＯＳＦＥＴは、上述した図８に示すＭＯＳＦＥＴとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。なお、本実施形態におけるＭＯＳＦＥＴのうち、図８に示すＭＯＳＦＥＴと同様の部分については同様の符号を付してある。
【００３９】
図８に示すＭＯＳＦＥＴでは、表面チャネル層を単一不純物濃度であるが、本実施形態におけるＭＯＳＦＥＴでは図１（ａ）に示すように不純物濃度が異なる２層のエピタキシャル層で構成してある。具体的には、以下のように構成されている。
【００４０】
表面チャネル層５のうち、ゲート絶縁膜７の下に位置する第２のエピタキシャル層５ｂは高低抗なｎ-型層となっており、ｎ-型エピ層２及びｐ-型べ一ス領域３に接する第１のエピタキシャル層５ａは第２のエピタキシャル層５ｂに比べ、抵抗の低いｎ型層となっている。
【００４１】
図１（ｂ）に、図１（ａ）におけるＡ−Ａ’部分のｎ型不純物濃度分布の一例を示す。ｎ-型エピ層２まで含めた場合のｎ型不純物濃度は、第１のエピタキシャル層５ａ、ｎ-型エピ層２、第２のエピタキシャル層５ｂの順で高くなっている。
【００４２】
このように構成することで、上述したように、表面チャネル層のうち、Ｒchannelを効果的に低減するゲート絶縁膜近傍の不純物濃度を低くし、Ｒacc-driftに影響のある半導体層の表面部近傍の不純物濃度を高くすることができるため、Ｒchannel＋Ｒacc-driftの低抗成分を従来の単一濃度の表面チャネル層に比べ、効果的に低減することが可能となる。
【００４３】
また、ゲート酸化膜７は、イオン注入により発生する結晶欠陥がない第２のエピタキシャル層５ｂで形成されるため、ゲート酸化膜界面の凹凸が発生したり、ゲート酸化膜７の膜質自体が劣化することもなく、ゲート酸化膜７の初期歩留まりが低かったり、ゲート酸化膜寿命が低下するといった問題点をも防止することができる。
【００４４】
次に、図１に示すＭＯＳＦＥＴの製造工程を図２〜図４を用いて説明する。
【００４５】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ+型基板１を用意する。例えば、ｎ+型基板１として、厚さが４００μｍ、主表面１ａが（０００１）Ｓｉ面、又は、（１１−２０）ａ面のものを用意する。そして、この基板１の主表面１ａに厚さ５μｍのｎ-型エピ層２をエピタキシャル成長させる。この場合、ｎ-型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００４６】
〔図２（ｂ）に示す工程〕
ｎ-型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢ+（若しくはアルミニウム）をイオン注入し、ｐ-型ベース領域３を形成する。このときのイオン注入条件は、例えば、温度を７００℃、ドーズ量を１×１０16ｃｍ-2としている。
【００４７】
続いて、ｎ-型エピ層２及びべ一ス領域の上にエピタキシャル成長により、ｎ型の第１のエピタキシャル層５ａを形成する。より具体的には、エピタキシャル成長中にドーパントとなる窒素ガスを所望の流量導入し、不純物濃度制御することにより、第１のエピタキシャル層５ａのｎ型不純物濃度が、例えば４×１０16ｃｍ-3程度、膜厚が０．１μｍ程度となるようにする。
【００４８】
〔図３（ａ）に示す工程〕
引き続き、第１のエピタキシャル層５ａの上に、ｎ-型の第２のエピタキシャル層５ｂを形成する。このとき、例えば、第２のエピタキシャル層５ｂのｎ型不純物濃度を１×１０15ｃｍ‐3程度、膜厚を０．２μｍ程度とする。
【００４９】
〔図３（ｂ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＮ+ をイオン注入し、ｎ+型ソース領域４を形成する。このときのイオン注入条件は、温度を７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００５０】
〔図３（ｃ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ-型ベース領域３の上の表面チャネル層５を部分的にエッチング除去する。
【００５１】
〔図４（ａ）に示す工程〕
さらに、ＬＴＯ膜２２をマスクにしてＢ+ をイオン注入し、ディープベース層３０を形成する。これにより、ベース領域３の一部が厚くなったものとなる。このディープベース層３０は、ｎ+型ソース領域４に重ならない部分に形成されると共に、ｐ-型ベース領域３のうちディープベース層３０が形成された厚みが厚くなった部分が、ディープベース層３０が形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００５２】
〔図４（ｂ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化によりゲート絶縁膜（ゲート酸化膜）７を形成する。このとき、雰囲気温度を例えば１０８０℃としている。その後、ゲート酸化膜７の上にポリシリコンゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度を例えば６００℃としている。
【００５３】
〔図４（ｃ）に示す工程〕
引き続き、ゲート酸化膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート酸化膜７を覆う。より詳しくは、成膜温度を４２５℃としており、成膜後に１０００℃のアニールを行っている。
【００５４】
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。このようにして、図１に示すＭＯＳＦＥＴが完成する。
【００５５】
次に、このＭＯＳＦＥＴの作用（動作）を説明する。
【００５６】
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極８に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ-型ベース領域３と表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５のうちのｐ-型チャネル層とゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化される。そして、ゲート電極８に電圧を印加することにより、表面チャネル層５とゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００５７】
このようにゲート電極８に電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れ、ＭＯＳＦＥＴを動作させることができる。
【００５８】
（第２実施形態）
第１実施形態では、表面チャネル層５を不純物濃度が異なる２層のエピタキシャル層５ａ、５ｂで構成したが、本実施形態では、連続的に不純物濃度が変化するエピタキシャル層を使用している。図５（ａ）に、その断面図を示す。また、図５（ｂ）に、図５（ａ）におけるＢ−Ｂ’のｎ型不純物濃度分布の一例を示す。
【００５９】
図５（ｂ）に示すように、本実施形態では、表面チャネル層５のｎ型不純物濃度が、ｎ-型エピ層２の表面からゲート酸化膜７の直下まで連続的に減少した状態となっている。
【００６０】
このような構成の縦型パワーＭＯＳＦＥＴは、第１実施形態で示した図２（ｃ）の工程におけるエピタキシャル成長時に、ドーパントとなる窒素ガスの流量と連続的に変化させることによって製造される。なお、窒素ガスの流量とエピタキシャル成長膜中のｎ型不純物濃度は、ほぼ比例関係にあるため、容易に所望の不純物濃度が変化したエピタキシャル層が得られる。
【００６１】
このように、表面チャネル層５のｎ型不純物濃度を、ｎ-型エピ層２の表面からゲート酸化膜７の直下まで連続的に減少させた構成としても、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
図６に、本実施形態における縦型パワーＭＯＳＦＥＴの断面構成を示す。第１、第２実施形態では、表面チャネル層５すべてをエピタキシャル層で構成したが、本実施形態では、表面チャネル層５のうち、Ｒacc-driftに影響のある部分５ｃ、５ｄをｎ-型エピ層２へのイオン注入によって形成している。ただし、ゲート酸化膜７の直下のｎ-型エピ層２には、イオン注入により発生する結晶欠陥がないことが必要であるため、ここでは、表面チャネル層５のうち、ゲート酸化膜７との境界部分５ｅについてはエピタキシャル膜で構成している。
【００６２】
このように構成することで、表面チャネル層５のうち、ゲート酸化膜７の直下に位置する部分５ｅには、イオン注入により発生する結晶欠陥をなくすことができる。このため、その後のゲート酸化工程において、表面チャネル層５とゲート酸化膜７との界面に凹凸が発生したり、ゲート酸化膜７の膜質自体が劣化したりすることもなく、ゲート酸化膜７の初期歩留まりが低かったり、ゲート酸化膜寿命が低下するといった問題点を防止することができる。
【００６３】
このような構成の縦型パワーＭＯＳＦＥＴの製造方法としては、第１実施形態の図２（ｂ）に示すｐ-型べ一ス領域３を形成した後、図２（ｃ）の工程の代わりに図７で示す以下の工程を実施すればよい。
【００６４】
まず、ＬＴＯ膜２０を除去した後、基板１の上面からＮ+をイオン注入して、ｎ-型エピ層２の表層部及びｐ-型ベース領域３の表面部（表層部）に表面チャネル層５のうちのｎ型チャネル層を形成する。このときのイオン注入条件は、温度を７００℃、ドーズ量を１×１０16ｃｍ-2とする。このようにすれば、表面チャネル層５は、ｐ-型ベース領域３の表面部となる部分５ｃでは補償されてｎ型の不純物濃度が薄いｎ-型層として形成され、ｎ-型エピ層２の表面部となる部分５ｄではｎ型の不純物濃度が濃いｎ+型層として形成される。
【００６５】
このようにして、図６に示す縦型パワーＭＯＳＦＥＴを形成することができると共に、Ｒacc-driftに影響のある部分５ｄを高濃度（低抵抗）で形成することができることから、第１、第２実施形態と同様の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＭＯＳＦＥＴであり、（ａ）はＭＯＳＦＥＴの断面図、（ｂ）は（ａ）のＡ−Ａ′部におけるｎ型不純物濃度分布を示した図である。
【図２】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続くＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続くＭＯＳＦＥＴの製造工程を示す図である。
【図５】本発明の第２実施形態におけるＭＯＳＦＥＴであり、（ａ）はＭＯＳＦＥＴの断面図、（ｂ）は（ａ）のＢ−Ｂ′部におけるｎ型不純物濃度分布を示した図である。
【図６】本発明の第３実施形態におけるＭＯＳＦＥＴの断面図である。
【図７】図６に示すＭＯＳＦＥＴの製造工程を示す図である。
【図８】従来のＭＯＳＦＥＴの断面図である。
【図９】従来のＭＯＳＦＥＴの断面図である。
【図１０】表面チャネル層の特性を変化させた場合におけるオフ状態とオン状態のエネルギーバンド図である。
【図１１】エピタキシャル成長時に窒素ガス流量を一定量加えた場合のｎ型不純物濃度の変化を示した図である。
【符号の説明】
１…ｎ+型基板、２…ｎ-型エピ層、３…ｐ-型ベース領域、
４…ｎ+型ソース領域、５…表面チャネル層（ｎ-型ＳｉＣ層）、
７…ゲート酸化膜、８…ゲート電極、１０…ソース電極、１１…ドレイン電極。
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
従来、プレーナ型のＭＯＳＦＥＴとして特開平１０−３０８５１０号公報及び、特開平１１−２６６０１７号公報に示されるものが知られている。これらプレーナ型のＭＯＳＦＥＴの断面図を図８及び図９に示す。これらの図に基づいてプレーナ型のＭＯＳＦＥＴの構造について説明する。
【０００３】
まず、図８から説明する。ｎ+型炭化珪素半導体基板（以下、ｎ+型基板という）１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+型基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有するｎ-型炭化珪素エピタキシャル層（以下、ｎ-型エピ層という）２が積層されている。
【０００４】
ｎ-型エピ層２の表層部における所定領域には、所定深さを有する複数のｐ-型炭化珪素ベース領域（以下、ｐ-型ベース領域という）３が離間して形成されている。また、各ｐ-型ベース領域３の表層部の所定領域には、ｐ-型ベース領域３よりも浅いｎ+型ソース領域４が形成されている。
【０００５】
そして、各ｎ+型ソース領域４の間におけるｎ-型エピ層２およびｐ-型ベース領域３の表面部にはｎ-型ＳｉＣ層５が延設されている。つまり、ｐ-型ベース領域３の表面部においてｎ+型ソース領域４とｎ-型エピ層２とを繋ぐようにｎ-型ＳｉＣ層５が配置されている。このｎ-型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシャル層は下地の基板に関係なく各種の結晶を形成できるものである。デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、ｎ-型ＳｉＣ層５を表面チャネル層という。
【０００６】
表面チャネル層５のドーパント濃度は、１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっており、かつ、ｎ-型エピ層２及びｐ-型ベース領域３のドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。また、ｐ-型ベース領域３、ｎ+型ソース領域４の表面部には凹部６が形成されている。
【０００７】
また、表面チャネル層５の上面およびｎ+型ソース領域４の上面にはゲート酸化膜（ゲート絶縁膜）７が形成され、このゲート酸化膜７の上にゲート電極８が形成されている。ゲート電極８は、ＬＴＯ（Low Temperature Oxide）等で構成された絶縁膜９で覆われ、この絶縁膜９の上にｎ+型ソース領域４およびｐ-型ベース領域３と電気的に接続されたソース電極１０が形成されている。そして、ｎ+型基板１の裏面１ｂにドレイン電極１１が形成され、縦型パワーＭＯＳＦＥＴが構成されている。
【０００８】
一方、図９においては、図８におけるエピタキシャル成長で形成した表面チャネル層５に代わって、イオン注入で形成した表面チャネル層５を用いている。図９における表面チャネル層５のうちチャネル領域となる部分５ｆはｎ-層に、チャネル領域となる部分以外の部分５ｇはｎ+層となるようイオン注入で形成している。
【０００９】
このように構成されたＭＯＳＦＥＴにおいては、動作モードをチャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードとできるため、導電型を反転させる反転モードのＭＯＳＦＥＴに比べ、チャネル移動度を大きくでき、オン抵抗の低減が図れるようになっている。
【００１０】
さらに、図９のようにイオン注入で表面チャネル層を形成した場合には、チャネル領域となる部分以外の部分（５ｇ）の不純物濃度を高くすることができるため、単一濃度のｎ-型ＳｉＣ層５を形成した場合に比へさらにオン抵抗低減効果がある。
【００１１】
【発明が解決しようとする課題】
上述したように、蓄積モードのＭＯＳＦＥＴを用いることによりオン抵抗の低減を図ることができる。しかしながら、表面チャネル層５をイオン注入で形成した場合においては、ゲート酸化膜の初期歩留まりが低かったり、ゲート酸化膜寿命が低下するといった問題点があった。
【００１２】
本発明は上記点に鑑みて成され、オン低抗低減効果のある蓄積モードＭＯＳＦＥＴのオン抵抗をさらに低減し、かつ、ゲート酸化膜寿命の低下を防止することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するべく、本発明者らは、ゲート酸化寿命の低下原因及びＭＯＳＦＥＴのオン低抗低減方法の検討を行った。
【００１４】
まず、ゲート酸化膜寿命の低下原因検討については、イオン注入で形成した表面チャネル層とゲート酸化膜界面付近の観察を実施した。その結果、イオン注入で形成した表面チャネル層にはイオン注入によるダメージの残留にる結晶性の乱れが観察された。すなわち、ゲート酸化膜寿命の低下原因は、表面チャネル層のイオン注入によるダメージの残留によりチャネル層の結晶性が乱れ、その後のゲート酸化工程により、ゲート酸化膜界面の凹凸が発生したり、ゲート酸化膜の膜質自体が劣化したものと考察した。
【００１５】
次に、ＭＯＳＦＥＴのオン抵抗について検討を行った。ＭＯＳＦＥＴのオン抵抗Ｒonは、ソース電極１０とｎ+型ソース領域４とのコンタクト抵抗Ｒs-cont、ｎ+型ソース領域４の内部抵抗（ドリフト抵抗）Ｒsource、表面チャネル層５に形成されたチャネル領域における蓄積チャネル抵抗Ｒchannel、表面チャネル層５における内部抵抗（蓄積ドリフト抵抗）Ｒacc-drift、Ｊ−ＦＥＴ部におけるＪ−ＦＥＴ抵抗ＲJFET、ｎ+型炭化珪素エピ層２における内部抵抗Ｒsub、及びｎ+型炭化珪素半導体基板１とドレイン電極１１とのコンタクト抵抗Ｒd-contによって決定される。すなわち、次式で表される。
【００１６】
【数１】
Ｒon＝Ｒs-cont＋Ｒsource＋Ｒchannel＋Ｒacc-drift＋ＲJFET＋Ｒsub＋Ｒd-cont
ここでＲchannelとＲacc-driftについて以下の検討を行った。上述した蓄積モードＭＯＳＦＥＴは、ゲート電圧を印加していない状態ではドレイン電流が流れない、いわゆるノーマリオフ型に設計することが可能である。このように縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）を以下の数式に基づいて決定している。
【００１７】
縦型パワーＭＯＳＦＥＴをノーマリオフ型とするには、ゲート電圧を印加していない状態の際に、ｎ-型層に広がる空乏層が電気伝導を妨げるように十分なバリア高さを有している必要がある。この条件は次式にて示される。
【００１８】
【数２】
但し、Ｔepi はｎ-型層に広がる空乏層の高さ、φｍｓは金属と半導体の仕事関数差（電子のエネルギー差）、Ｑｓはゲート絶縁膜（酸化膜）７中の空間電荷、Ｑｆｃはゲート酸化膜（ＳｉＯ2）とｎ-型層５との間の界面（以下ＳｉＯ2／ＳｉＣ界面という）の固定電荷、Ｑｉは酸化膜中の可動イオン、ＱｓｓはＳｉＯ2／ＳｉＣ界面の表面電荷、Ｃｏｘはゲート酸化膜７の容量である。
【００２０】
この数式２に示される右辺第１項は表面チャネル層５とｐ-型ベース領域３とのＰＮ接合のビルトイン電圧Ｖbuilt による空乏層の伸び量、すなわちｐ-型ベース領域３から表面チャネル層５に広がる空乏層の伸び量であり、第２項はゲート酸化膜７の電荷とφmsによる空乏層の伸び量、すなわちゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量である。従って、ｐ-型ベース領域３から広がる空乏層の伸び量と、ゲート酸化膜７から広がる空乏層の伸び量との和が表面チャネル層５の厚み以上となるようにすればＭＯＳＦＥＴをノーマリオフ型にすることができる。このため、通常、数式２より、表面チャネル層の膜厚及び不純物濃度の設計値を決定する。
【００２１】
そして、蓄積モードＭＯＳＦＥＴの能力を十分に発揮させるためには、上記数式２に従い、表面チャネル層５の設計として、不純物濃度を低くして設定した場合には膜厚を厚くすることが望ましく、不純物濃度を高くして設定した場合には膜厚を薄くする。
【００２２】
図１０（ａ）、（ｃ）は、表面チャネル層５の不純物濃度を低く、膜厚を厚くして設定した場合のオフ状態とオン状態のエネルギーバンド図である。また、図１０（ｂ）、（ｄ）は、表面チャネル層５の不純物濃度を高く、膜厚を薄くして設定した場合のオフ状態とオン状態のエネルギーバンド図である。図１０（ｃ）、（ｄ）からオン状態で発生する蓄積キャリアは、不純物濃度が高い場合にはゲート酸化膜界面に近く、不純物濃度が低い場合にはゲート酸化膜界面から離れて存在することがわかる。
【００２３】
ここで、２つの場合におけるＲchannelとＲacc-driftについて考察する。Ｒchannelにおいては、オン状態で発生する蓄積キャリアが、ＭＯＳ界面のラフネス及び界面電荷の散乱等の影響を受け、チャネル移動度は、バルク移動度より低下することが一般的に知られている。この場合、蓄積キャリアを散乱源から離して存在させた方がチャネル移動度の低下を防止する効果がある。すなわち、表面チャネル層の不純物濃度が低いほどＲchannelを低減することができる。一方、Ｒacc-driftについては、不純物濃度が高く膜厚が薄いほど低減効果がある。特に、オン状態で発生する蓄積キャリアの位置と半導体層５の間の不純物濃度及び膜厚が重要となる。
【００２４】
すなわち、ノーマリオフ型の蓄積モードＭＯＳＦＥＴの設計においては、表面チャネル層を単一濃度とした場合、ＲchannelとＲacc-driftはドレードオフの関係となる。
【００２５】
そこで、上記目的を達成するため、請求項１乃至５に記載の発明においては、表面チャネル層（５）のうち、半導体層およびベース領域（３）の表面部との境界部（５ａ）の不純物濃度がゲート絶縁膜（７）との境界部（５ｂ）の不純物濃度に比べ高くなっていることを特徴としている。
【００２６】
このように、表面チャネル層のうち、Ｒchannelを効果的に低減するゲート絶縁膜近傍の不純物濃度を低くし、Ｒacc-driftに影響のある半導体層およびベース領域の表面部近傍の不純物濃度を高くすることにより、Ｒchannel＋Ｒacc-driftの抵抗成分を従来の単一濃度の表面チャネル層に比べ、効果的に低減することができる。
【００２７】
この場合、表面チャネル層の構成は、請求項３で示すように、少なくとも２層の半導体層で構成しても、また、請求項４で示すように不純物濃度が連続的に変化している半導体層としても良い。また、請求項５で示すように、表面チャネル層のうち、Ｒacc-driftに影響のある部分（半導体層およびベース領域との境界部）をイオン注入で形成することも可能である。この場合でも、ゲート絶縁膜直下の半導体層をエピタキシャル成長によって形成すれば、イオン注入により発生する結晶欠陥がない層とすることができる。このように、ゲート絶縁膜直下の半導体層には、イオン注入により発生する結晶欠陥がないため、その後のゲート酸化工程により、ゲート酸化膜界面の凹凸が発生したり、ゲート酸化膜の膜質自体が劣化することもなく、ゲート酸化膜の初期歩留まりが低かったり、ゲート酸化膜寿命が低下するといった問題点を防止することができる。
【００２８】
また、請求項６に記載の発明においては、ゲート電極（８）の電位が略零である時において、表面チャネル層（５）は、ゲート絶縁膜（７）から伸びる空乏層とベース領域（３）から伸びる空乏層とによってピンチオフされていることを特徴としている。すなわち、ノーマリオフ型であることを特徴としている。
【００２９】
このように、ノーマリオフ型とすることにより、故障などによってゲート電極（１０）に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
【００３０】
なお、請求項７乃至１２に記載の発明は、請求項１乃至６に記載の炭化珪素半導体装置を製造する方法の発明である。
【００３１】
請求項９に記載の発明では、表面チャネル層をエピタキシャル膜で形成する場合、エピタキシャル成長の初期過程では、成長前における装置内排気で完全には大気が排気されず、大気中の窒素ガスの影響で不純物濃度が高くなる現象を用いると容易に半導体層およびベース領域の表面部との境界部の不純物濃度がゲート絶縁膜との境界部の不純物濃度に比べ高くすることが可能となる。
【００３２】
図１１にエピタキシャル成長時に窒素ガス流量を一定量加えた場合のｎ型不純物濃度の変化を示す。エピタキシャル成長の初期段階でｎ型不純物濃度が高くなっている。
【００３３】
請求項１０に記載の発明では、表面チャネル層のうち、半導体層およびベース領域の表面部との境界部の不純物濃度がゲート絶縁膜との境界部の不純物濃度に比べ高くするため、表面チャネル層の形成を少なくとも２層以上のエピタキシャル膜を形成することで実現している。このため、半導体層およびベース領域に接する表面チャネル層をイオン注入で形成する工程を省略することができる。なお、２層以上のエピタキシャル膜の形成は同一装置で連続的に実施できるため、コスト的にも有利となる。
【００３４】
また、請求項１１に記載の発明では、請求項１０と同様、半導体層に接する表面チャネル層をイオン注入で形成する工程を省略することができる。なお、半導体層の表層部及びべ一ス領域の表層部上からゲート絶縁膜下まで連続的に不純物濃度が変化するエピタキシャル層を形成するするには、エピタキシャル成長時にドーパントとなる窒素ガスの流量を連続的に変化させればよく、容易に所望の不純物濃度が変化したエピタキシャル層が得られる。
【００３５】
請求項１２に記載の発明では、表面チャネル層のうち、半導体層との境界部の不純物濃度をゲート絶縁膜との境界部の不純物濃度に比べ高くするため、表面チャネル層の形成をイオン注入工程で実現している。このため、Ｒacc-driftとなる表面チャネル層をべ一ス領域と接する領域よりも不純物濃度が高くなるため、Ｒacc-driftの低減に効果的となる。
【００３６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００３７】
【発明の実施の形態】
（第１実施形態）
以下、本発明を図に示す実施形態について説明する。図１（ａ）に、本実施の形態におけるノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【００３８】
図１に基づき本ＭＯＳＦＥＴの構造について説明する。但し、本実施形態におけるＭＯＳＦＥＴは、上述した図８に示すＭＯＳＦＥＴとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。なお、本実施形態におけるＭＯＳＦＥＴのうち、図８に示すＭＯＳＦＥＴと同様の部分については同様の符号を付してある。
【００３９】
図８に示すＭＯＳＦＥＴでは、表面チャネル層を単一不純物濃度であるが、本実施形態におけるＭＯＳＦＥＴでは図１（ａ）に示すように不純物濃度が異なる２層のエピタキシャル層で構成してある。具体的には、以下のように構成されている。
【００４０】
表面チャネル層５のうち、ゲート絶縁膜７の下に位置する第２のエピタキシャル層５ｂは高低抗なｎ-型層となっており、ｎ-型エピ層２及びｐ-型べ一ス領域３に接する第１のエピタキシャル層５ａは第２のエピタキシャル層５ｂに比べ、抵抗の低いｎ型層となっている。
【００４１】
図１（ｂ）に、図１（ａ）におけるＡ−Ａ’部分のｎ型不純物濃度分布の一例を示す。ｎ-型エピ層２まで含めた場合のｎ型不純物濃度は、第１のエピタキシャル層５ａ、ｎ-型エピ層２、第２のエピタキシャル層５ｂの順で高くなっている。
【００４２】
このように構成することで、上述したように、表面チャネル層のうち、Ｒchannelを効果的に低減するゲート絶縁膜近傍の不純物濃度を低くし、Ｒacc-driftに影響のある半導体層の表面部近傍の不純物濃度を高くすることができるため、Ｒchannel＋Ｒacc-driftの低抗成分を従来の単一濃度の表面チャネル層に比べ、効果的に低減することが可能となる。
【００４３】
また、ゲート酸化膜７は、イオン注入により発生する結晶欠陥がない第２のエピタキシャル層５ｂで形成されるため、ゲート酸化膜界面の凹凸が発生したり、ゲート酸化膜７の膜質自体が劣化することもなく、ゲート酸化膜７の初期歩留まりが低かったり、ゲート酸化膜寿命が低下するといった問題点をも防止することができる。
【００４４】
次に、図１に示すＭＯＳＦＥＴの製造工程を図２〜図４を用いて説明する。
【００４５】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ+型基板１を用意する。例えば、ｎ+型基板１として、厚さが４００μｍ、主表面１ａが（０００１）Ｓｉ面、又は、（１１−２０）ａ面のものを用意する。そして、この基板１の主表面１ａに厚さ５μｍのｎ-型エピ層２をエピタキシャル成長させる。この場合、ｎ-型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００４６】
〔図２（ｂ）に示す工程〕
ｎ-型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢ+（若しくはアルミニウム）をイオン注入し、ｐ-型ベース領域３を形成する。このときのイオン注入条件は、例えば、温度を７００℃、ドーズ量を１×１０16ｃｍ-2としている。
【００４７】
続いて、ｎ-型エピ層２及びべ一ス領域の上にエピタキシャル成長により、ｎ型の第１のエピタキシャル層５ａを形成する。より具体的には、エピタキシャル成長中にドーパントとなる窒素ガスを所望の流量導入し、不純物濃度制御することにより、第１のエピタキシャル層５ａのｎ型不純物濃度が、例えば４×１０16ｃｍ-3程度、膜厚が０．１μｍ程度となるようにする。
【００４８】
〔図３（ａ）に示す工程〕
引き続き、第１のエピタキシャル層５ａの上に、ｎ-型の第２のエピタキシャル層５ｂを形成する。このとき、例えば、第２のエピタキシャル層５ｂのｎ型不純物濃度を１×１０15ｃｍ‐3程度、膜厚を０．２μｍ程度とする。
【００４９】
〔図３（ｂ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＮ+ をイオン注入し、ｎ+型ソース領域４を形成する。このときのイオン注入条件は、温度を７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００５０】
〔図３（ｃ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ-型ベース領域３の上の表面チャネル層５を部分的にエッチング除去する。
【００５１】
〔図４（ａ）に示す工程〕
さらに、ＬＴＯ膜２２をマスクにしてＢ+ をイオン注入し、ディープベース層３０を形成する。これにより、ベース領域３の一部が厚くなったものとなる。このディープベース層３０は、ｎ+型ソース領域４に重ならない部分に形成されると共に、ｐ-型ベース領域３のうちディープベース層３０が形成された厚みが厚くなった部分が、ディープベース層３０が形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００５２】
〔図４（ｂ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化によりゲート絶縁膜（ゲート酸化膜）７を形成する。このとき、雰囲気温度を例えば１０８０℃としている。その後、ゲート酸化膜７の上にポリシリコンゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度を例えば６００℃としている。
【００５３】
〔図４（ｃ）に示す工程〕
引き続き、ゲート酸化膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート酸化膜７を覆う。より詳しくは、成膜温度を４２５℃としており、成膜後に１０００℃のアニールを行っている。
【００５４】
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。このようにして、図１に示すＭＯＳＦＥＴが完成する。
【００５５】
次に、このＭＯＳＦＥＴの作用（動作）を説明する。
【００５６】
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極８に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ-型ベース領域３と表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５のうちのｐ-型チャネル層とゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化される。そして、ゲート電極８に電圧を印加することにより、表面チャネル層５とゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００５７】
このようにゲート電極８に電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れ、ＭＯＳＦＥＴを動作させることができる。
【００５８】
（第２実施形態）
第１実施形態では、表面チャネル層５を不純物濃度が異なる２層のエピタキシャル層５ａ、５ｂで構成したが、本実施形態では、連続的に不純物濃度が変化するエピタキシャル層を使用している。図５（ａ）に、その断面図を示す。また、図５（ｂ）に、図５（ａ）におけるＢ−Ｂ’のｎ型不純物濃度分布の一例を示す。
【００５９】
図５（ｂ）に示すように、本実施形態では、表面チャネル層５のｎ型不純物濃度が、ｎ-型エピ層２の表面からゲート酸化膜７の直下まで連続的に減少した状態となっている。
【００６０】
このような構成の縦型パワーＭＯＳＦＥＴは、第１実施形態で示した図２（ｃ）の工程におけるエピタキシャル成長時に、ドーパントとなる窒素ガスの流量と連続的に変化させることによって製造される。なお、窒素ガスの流量とエピタキシャル成長膜中のｎ型不純物濃度は、ほぼ比例関係にあるため、容易に所望の不純物濃度が変化したエピタキシャル層が得られる。
【００６１】
このように、表面チャネル層５のｎ型不純物濃度を、ｎ-型エピ層２の表面からゲート酸化膜７の直下まで連続的に減少させた構成としても、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
図６に、本実施形態における縦型パワーＭＯＳＦＥＴの断面構成を示す。第１、第２実施形態では、表面チャネル層５すべてをエピタキシャル層で構成したが、本実施形態では、表面チャネル層５のうち、Ｒacc-driftに影響のある部分５ｃ、５ｄをｎ-型エピ層２へのイオン注入によって形成している。ただし、ゲート酸化膜７の直下のｎ-型エピ層２には、イオン注入により発生する結晶欠陥がないことが必要であるため、ここでは、表面チャネル層５のうち、ゲート酸化膜７との境界部分５ｅについてはエピタキシャル膜で構成している。
【００６２】
このように構成することで、表面チャネル層５のうち、ゲート酸化膜７の直下に位置する部分５ｅには、イオン注入により発生する結晶欠陥をなくすことができる。このため、その後のゲート酸化工程において、表面チャネル層５とゲート酸化膜７との界面に凹凸が発生したり、ゲート酸化膜７の膜質自体が劣化したりすることもなく、ゲート酸化膜７の初期歩留まりが低かったり、ゲート酸化膜寿命が低下するといった問題点を防止することができる。
【００６３】
このような構成の縦型パワーＭＯＳＦＥＴの製造方法としては、第１実施形態の図２（ｂ）に示すｐ-型べ一ス領域３を形成した後、図２（ｃ）の工程の代わりに図７で示す以下の工程を実施すればよい。
【００６４】
まず、ＬＴＯ膜２０を除去した後、基板１の上面からＮ+をイオン注入して、ｎ-型エピ層２の表層部及びｐ-型ベース領域３の表面部（表層部）に表面チャネル層５のうちのｎ型チャネル層を形成する。このときのイオン注入条件は、温度を７００℃、ドーズ量を１×１０16ｃｍ-2とする。このようにすれば、表面チャネル層５は、ｐ-型ベース領域３の表面部となる部分５ｃでは補償されてｎ型の不純物濃度が薄いｎ-型層として形成され、ｎ-型エピ層２の表面部となる部分５ｄではｎ型の不純物濃度が濃いｎ+型層として形成される。
【００６５】
このようにして、図６に示す縦型パワーＭＯＳＦＥＴを形成することができると共に、Ｒacc-driftに影響のある部分５ｄを高濃度（低抵抗）で形成することができることから、第１、第２実施形態と同様の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＭＯＳＦＥＴであり、（ａ）はＭＯＳＦＥＴの断面図、（ｂ）は（ａ）のＡ−Ａ′部におけるｎ型不純物濃度分布を示した図である。
【図２】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続くＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続くＭＯＳＦＥＴの製造工程を示す図である。
【図５】本発明の第２実施形態におけるＭＯＳＦＥＴであり、（ａ）はＭＯＳＦＥＴの断面図、（ｂ）は（ａ）のＢ−Ｂ′部におけるｎ型不純物濃度分布を示した図である。
【図６】本発明の第３実施形態におけるＭＯＳＦＥＴの断面図である。
【図７】図６に示すＭＯＳＦＥＴの製造工程を示す図である。
【図８】従来のＭＯＳＦＥＴの断面図である。
【図９】従来のＭＯＳＦＥＴの断面図である。
【図１０】表面チャネル層の特性を変化させた場合におけるオフ状態とオン状態のエネルギーバンド図である。
【図１１】エピタキシャル成長時に窒素ガス流量を一定量加えた場合のｎ型不純物濃度の変化を示した図である。
【符号の説明】
１…ｎ+型基板、２…ｎ-型エピ層、３…ｐ-型ベース領域、
４…ｎ+型ソース領域、５…表面チャネル層（ｎ-型ＳｉＣ層）、
７…ゲート酸化膜、８…ゲート電極、１０…ソース電極、１１…ドレイン電極。
Claims (12)
- 主表面及び主表面と反対面である裏面を有し、炭化珪素よりなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（３）と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（４）と、
前記ベース領域の表面部の表面部上において、前記ソース領域と前記半導体層とを繋ぐように形成された、炭化珪素よりなる第１導電型の表面チャネル層（５）と、
前記表面チャネル層の表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の上に形成されたゲート電極（８）と、
前記ベース領域及び前記ソース領域に接触するように形成されたソース電極（１０）とを備え、
前記表面チャネル層のうち、前記半導体層および前記ベース領域の表面部との境界部（５ａ、５ｄ）の不純物濃度が前記ゲート絶縁膜との境界部（５ｂ、５ｅ）の不純物濃度に比べ高くなっていることを特徴とする炭化珪素半導体装置。 - 前記表面チャネル層のうち、前記半導体層および前記ベース領域の表面部との境界部の不純物濃度が、前記半導体層の不純物濃度に比べ高くなっていることを特徴とする請求項１に記載の炭化珪素半導体装置。
- 前記表面チャネル層は、不純物濃度の異なる少なくとも２層の半導体層で構成されていることを特徴とする請求項１又は２に記載の炭化珪素半導体装置。
- 前記表面チャネル層は、不純物濃度が連続的に変化する半導体層であることを特徴とする請求項１又は２に記載の炭化珪素半導体装置。
- 前記表面チャネル層のうち、前記半導体層および前記ベース領域の表面部との境界部においては、前記半導体層に不純物のイオン注入を行うことによって形成され、前記ゲート絶縁膜との境界部においては、エピタキシャル成長によって形成されていることを特徴とする請求項１乃至４に記載の炭化珪素半導体装置。
- 前記ゲート電極の電位が略零である時において、前記表面チャネル層は、前記ゲート絶縁膜から伸びる空乏層と前記べ一ス領域から伸びる空乏層とによってピンチオフされていることを特徴とする請求項１乃至５に記載の炭化珪素半導体装置。
- 第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有する第２導電型のベース領域（３）を形成する工程と、
前記半導体層及び前記べ一ス領域の上部に第１導電型の表面チャネル層（５）を形成する工程と、
前記べ一ス領域の表層部の所定領域に、前記表面チャネル層に接すると共に前記べ一ス領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記べ一ス領域及び前記ソース領域に接触するソース電極（１０）を形成する工程とを備えた炭化珪素半導体装置の製造方法であって、
前記表面チャネル層を形成する工程は、前記表面チャネル層のうち、前記半導体層および前記ベース領域の表面部との境界部（５ａ、５ｄ）の不純物濃度を、前記ゲート絶縁膜との境界部（５ｂ、５ｅ）の不純物濃度に比べ高くする工程を含むことを特徴とする炭化珪素半導体装置の製造方法。 - 前記表面チャネル層を形成する工程は、前記半導体層および前記ベース領域の表面部との境界部の不純物濃度を、前記半導体層の不純物濃度に比べ高くする工程を含むことを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法、
- 前記表面チャネル層を形成する工程は、エピタキシャル成長工程を含み、少なくとも、前記表面チャネル層のうち、前記ゲート絶縁膜との境界部の形成を前記エピタキシャル成長工程にて行うことを特徴とする請求項７又は８に記載の炭化珪素半導体装置の製造方法。
- 前記表面チャネル層を形成する工程は、前記半導体層の表層部及び前記べ一ス領域の表層部上に第１のエピタキシャル層を形成する第１のエピタキシャル成長工程と、
前記第１のエピタキシャル層より上、かつ、前記ゲート絶縁膜下に第２のエピタキシャル層を形成する第２のエピタキシャル成長工程を含むことを特徴とする請求項７又は８に記載の炭化珪素半導体装置の製造方法。 - 前記表面チャネル層を形成する工程は、前記半導体層の表層部及び前記べ一ス領域の表層部上から前記ゲート絶縁膜下まで連続的に不純物濃度が変化するエピタキシャル層を形成するエピタキシャル成長工程を含むことを特徴とする請求項７又は８に記載の炭化珪素半導体装置の製造方法。
- 前記表面チャネル層を形成する工程は、前記半導体層の表層部及び前記ベース領域の表層部に同時にイオン注入を行う工程と、
前記ゲート絶縁膜下にエピタキシャル層を形成するエピタキシャル成長工程とを含むことを特徴とする請求項７又は８に記載の炭化珪素半導体装置の製造方法。
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