JP2910489B2 - 縦型二重拡散ｍｏｓｆｅｔ - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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Description
【０００１】
【産業上の利用分野】本発明はパワー半導体装置を構成
する縦型二重拡散ＭＯＦＦＥＴ（以後、ＶＤＭＯＳＦＥ
Ｔと記す）に関し、特に低耐圧のＶＤＭＯＳＦＥＴに関
する。
する縦型二重拡散ＭＯＦＦＥＴ（以後、ＶＤＭＯＳＦＥ
Ｔと記す）に関し、特に低耐圧のＶＤＭＯＳＦＥＴに関
する。
【０００２】
【従来の技術】パワー半導体装置を構成する素子として
は、スイッチング速度等の優位性から、バイポーラトラ
ンジスタに代ってＭＯＳＦＥＴが用いられている。この
ようなＭＯＳＦＥＴとしては、ＤＳＡＭＯＳＦＥＴ，お
よびＶＤＭＯＳＦＥＴがあるが、加工性等からＶＤＭＯ
ＳＦＥＴが主流となっている。
は、スイッチング速度等の優位性から、バイポーラトラ
ンジスタに代ってＭＯＳＦＥＴが用いられている。この
ようなＭＯＳＦＥＴとしては、ＤＳＡＭＯＳＦＥＴ，お
よびＶＤＭＯＳＦＥＴがあるが、加工性等からＶＤＭＯ
ＳＦＥＴが主流となっている。
【０００３】上記ＶＤＭＯＳＦＥＴの構造の概要は、以
下のようになっている。Ｎ+ 型シリコン基板表面には所
定膜厚のＮ- 型エピタキシャル層が設けられ、このＮ-
型エピタキシャル層上には所定膜厚のゲート酸化膜，所
定膜厚のＮ+ 型多結晶シリコン膜からなるゲート電極が
設けられている。このゲート電極（およびゲート酸化
膜）には、所望の形状を有した多角形からなる複数個の
開口窓が、規則的に配置された位置に設けられている。
それぞれの開口窓により露出したＮ- 型エピタキシャル
層の表面には、それぞれの開口窓（すなわち、ゲート電
極縁端部）に自己整合的なＰ+ 型ベース領域と、その一
端がゲート電極縁端部に自己整合的なＮ+型ソース領域
とが形成されている。すなわち、１つの開口窓に１つの
ＶＤＭＯＳＦＥＴが設けらている。それぞれのＶＤＭＯ
ＳＦＥＴは、それぞれに属したＰ+型ベース領域とＮ+
型ソース領域とを有するが、ゲート電極は共通になって
いる。それぞれの開口窓の中央部近傍では、上記Ｐ+ 型
ベース領域表面が露出している（すなわち、開口窓にお
けるＰ+ 型ベース領域表面において、Ｎ+ 型ソース領域
は開口窓全面に設けられてはおらず、ゲート電極縁端部
から所定幅を有して設けられている）。
下のようになっている。Ｎ+ 型シリコン基板表面には所
定膜厚のＮ- 型エピタキシャル層が設けられ、このＮ-
型エピタキシャル層上には所定膜厚のゲート酸化膜，所
定膜厚のＮ+ 型多結晶シリコン膜からなるゲート電極が
設けられている。このゲート電極（およびゲート酸化
膜）には、所望の形状を有した多角形からなる複数個の
開口窓が、規則的に配置された位置に設けられている。
それぞれの開口窓により露出したＮ- 型エピタキシャル
層の表面には、それぞれの開口窓（すなわち、ゲート電
極縁端部）に自己整合的なＰ+ 型ベース領域と、その一
端がゲート電極縁端部に自己整合的なＮ+型ソース領域
とが形成されている。すなわち、１つの開口窓に１つの
ＶＤＭＯＳＦＥＴが設けらている。それぞれのＶＤＭＯ
ＳＦＥＴは、それぞれに属したＰ+型ベース領域とＮ+
型ソース領域とを有するが、ゲート電極は共通になって
いる。それぞれの開口窓の中央部近傍では、上記Ｐ+ 型
ベース領域表面が露出している（すなわち、開口窓にお
けるＰ+ 型ベース領域表面において、Ｎ+ 型ソース領域
は開口窓全面に設けられてはおらず、ゲート電極縁端部
から所定幅を有して設けられている）。
【０００４】ゲート電極，および開口窓を覆う層間絶縁
膜が設けられ、この層間絶縁膜にはそれぞれの開口窓に
形成された上記Ｐ+ 型ベース領域，およびＮ+ 型ソース
領域に達するコンタクト孔が設けられている。この層間
絶縁膜上には、これらのコンタクト孔を介して全てのＶ
ＤＭＯＳＦＥＴのＰ+ 型ベース領域並びにＮ+ 型ソース
領域と接続するソース電極が設けられている。これらの
ＶＤＭＯＳＦＥＴのＮ型のドレイン領域は共通であり、
上記Ｎ- 型エピタキシャル層とＮ+ 型シリコン基板とか
ら構成される。Ｎ+ 型シリコン基板の裏面にはドレイン
電極が設けられている。上記ＶＤＭＯＳＦＥＴから構成
されるパワー半導体装置は、開口窓の個数のＶＤＭＯＳ
ＦＥＴが並列接続されてなる。
膜が設けられ、この層間絶縁膜にはそれぞれの開口窓に
形成された上記Ｐ+ 型ベース領域，およびＮ+ 型ソース
領域に達するコンタクト孔が設けられている。この層間
絶縁膜上には、これらのコンタクト孔を介して全てのＶ
ＤＭＯＳＦＥＴのＰ+ 型ベース領域並びにＮ+ 型ソース
領域と接続するソース電極が設けられている。これらの
ＶＤＭＯＳＦＥＴのＮ型のドレイン領域は共通であり、
上記Ｎ- 型エピタキシャル層とＮ+ 型シリコン基板とか
ら構成される。Ｎ+ 型シリコン基板の裏面にはドレイン
電極が設けられている。上記ＶＤＭＯＳＦＥＴから構成
されるパワー半導体装置は、開口窓の個数のＶＤＭＯＳ
ＦＥＴが並列接続されてなる。
【０００５】上記Ｐ+ 型ベース領域の接合の深さは、垂
直方向にＸjb，さらに上記ゲート電極縁端部からゲート
電極直下に水平方向にＸjb,l（≒０．８Ｘjb）となる。
このＮ+ 型ソース領域の接合の深さは、垂直方向にＸjs
（＜Ｘjb），さらに上記ゲート電極縁端部からゲート電
極直下に水平方向にＸjs,l（≒０．８Ｘjs）となる。ゲ
ート電極直下におけるゲート酸化膜に直接に接している
Ｐ+ 型ベース領域の部分がこのＶＤＭＯＳＦＥＴのチャ
ネル領域となる。チャネル長は、概略Ｘjb,l−Ｘjs,lと
なる。隣接する２つの開口窓の最短距離がゲート電極長
ＬG となり、ＬG ＞２Ｘjb,lであるならば、ゲート電極
下に複数のＶＤＭＯＳＦＥＴが形成される。
直方向にＸjb，さらに上記ゲート電極縁端部からゲート
電極直下に水平方向にＸjb,l（≒０．８Ｘjb）となる。
このＮ+ 型ソース領域の接合の深さは、垂直方向にＸjs
（＜Ｘjb），さらに上記ゲート電極縁端部からゲート電
極直下に水平方向にＸjs,l（≒０．８Ｘjs）となる。ゲ
ート電極直下におけるゲート酸化膜に直接に接している
Ｐ+ 型ベース領域の部分がこのＶＤＭＯＳＦＥＴのチャ
ネル領域となる。チャネル長は、概略Ｘjb,l−Ｘjs,lと
なる。隣接する２つの開口窓の最短距離がゲート電極長
ＬG となり、ＬG ＞２Ｘjb,lであるならば、ゲート電極
下に複数のＶＤＭＯＳＦＥＴが形成される。
【０００６】上記ゲート電極の開口窓の形状は、主とし
て正方形，もしくは正六角形の２種類である。正方形の
ゲート電極の開口窓は、例えば特開昭５２−１３２６８
４号公報（１９７７年１１月７日発行）に開示されてい
るように、所望の格子間隔を有する２次元の正方格子の
格子点に、所望の長さの辺を有する正方形からなる開口
窓の中心が配置されている。正方形の開口窓のそれぞれ
の４つの辺は、それぞれ正方格子に平行になっている。
さらに正方形の開口窓の変形として、八角形のゲート電
極の開口窓が本発明と同一出願人によるＵＳＰ−５，０
１６，０６６号公報（１９９１年５月１４日発行）に開
示されている。正六角形のゲート電極の開口窓は、例え
ばＵＳＰ−５，００８，７２５号公報（１９９１年４月
１６日発行）に開示されている。この正六角形の開口窓
は、最密充填（ｃｌｏｓｅ−ｐａｃｋｅｄ）にこれらの
開口窓を配置することを目的の１つとしている。上記Ｕ
ＳＰ−５，０１６，０６６号公報および上記ＵＳＰ−
５，００８，７２５号公報は、ＢＶDSS （ソース領域と
ベース領域とを短絡したときのドレイン領域とソース領
域との間の耐圧）の高いＶＤＭＯＳＦＥＴに関するた
め、例えばゲート電極直下のドレイン領域の不純物濃度
分布等にそれぞれに工夫がなされている。
て正方形，もしくは正六角形の２種類である。正方形の
ゲート電極の開口窓は、例えば特開昭５２−１３２６８
４号公報（１９７７年１１月７日発行）に開示されてい
るように、所望の格子間隔を有する２次元の正方格子の
格子点に、所望の長さの辺を有する正方形からなる開口
窓の中心が配置されている。正方形の開口窓のそれぞれ
の４つの辺は、それぞれ正方格子に平行になっている。
さらに正方形の開口窓の変形として、八角形のゲート電
極の開口窓が本発明と同一出願人によるＵＳＰ−５，０
１６，０６６号公報（１９９１年５月１４日発行）に開
示されている。正六角形のゲート電極の開口窓は、例え
ばＵＳＰ−５，００８，７２５号公報（１９９１年４月
１６日発行）に開示されている。この正六角形の開口窓
は、最密充填（ｃｌｏｓｅ−ｐａｃｋｅｄ）にこれらの
開口窓を配置することを目的の１つとしている。上記Ｕ
ＳＰ−５，０１６，０６６号公報および上記ＵＳＰ−
５，００８，７２５号公報は、ＢＶDSS （ソース領域と
ベース領域とを短絡したときのドレイン領域とソース領
域との間の耐圧）の高いＶＤＭＯＳＦＥＴに関するた
め、例えばゲート電極直下のドレイン領域の不純物濃度
分布等にそれぞれに工夫がなされている。
【０００７】ＶＤＭＯＳＦＥＴの略平面図（図面の煩雑
さを避けるため、例えばソース電極等のゲート電極から
上層の層を略してある）である図１７（Ａ），および略
断面図（図１７（Ａ）におけるＡＡ線での略断面図であ
り、ソース電極等も略さずに示してある）である図１７
（Ｂ）を参照すると、上記特開昭５２−１３２６８４号
公報に開示されたＶＤＭＯＳＦＥＴの構造は、以下のよ
うになっている。（なお、本発明は低耐圧のＶＤＭＯＳ
ＦＥＴに関するものであるため、これに合せて、上記公
報記載のＰ+ 型ベース領域は、単純化された形状に変え
てある。）Ｎ+ 型シリコン基板２０１の表面には所定膜
厚のＮ- 型エピタキシャル層２０２が設けられ、このＮ
- 型エピタキシャル層２０２の上には所定膜厚のゲート
酸化膜２０３，所定膜厚のＮ+ 型多結晶シリコン膜から
なるゲート電極長ＬG のゲート電極２０４が設けられて
いる。このゲート電極２０４には、一辺の長さがＬW の
正方形からなる複数の開口窓２４４が、図１７（Ａ）に
おける横方向，および縦方法にそれぞれＬG の間隔を有
して設けられている。これらの開口窓２４４の配置に関
して換言すると、以下のようになる。第１の方向および
これに直交する第２の方向において格子間隔（すなわち
格子定数（ラティス・コンスタント））ＬL （＝ＬG ＋
ＬW ）を有して設けられた２次元の正方格子の格子点
に、正方形の開口窓２４４の中心が位置する。さらに、
正方形の開口窓２４４のそれぞれの辺は、第１の方向，
もしくは第２の方向に平行である。１つの開口窓２４４
には１つのＶＤＭＯＳＦＥＴが形成されている。１つの
ＶＤＭＯＳＦＥＴの占有面積（セル・サイズ）は、ＬL
2 となる。
さを避けるため、例えばソース電極等のゲート電極から
上層の層を略してある）である図１７（Ａ），および略
断面図（図１７（Ａ）におけるＡＡ線での略断面図であ
り、ソース電極等も略さずに示してある）である図１７
（Ｂ）を参照すると、上記特開昭５２−１３２６８４号
公報に開示されたＶＤＭＯＳＦＥＴの構造は、以下のよ
うになっている。（なお、本発明は低耐圧のＶＤＭＯＳ
ＦＥＴに関するものであるため、これに合せて、上記公
報記載のＰ+ 型ベース領域は、単純化された形状に変え
てある。）Ｎ+ 型シリコン基板２０１の表面には所定膜
厚のＮ- 型エピタキシャル層２０２が設けられ、このＮ
- 型エピタキシャル層２０２の上には所定膜厚のゲート
酸化膜２０３，所定膜厚のＮ+ 型多結晶シリコン膜から
なるゲート電極長ＬG のゲート電極２０４が設けられて
いる。このゲート電極２０４には、一辺の長さがＬW の
正方形からなる複数の開口窓２４４が、図１７（Ａ）に
おける横方向，および縦方法にそれぞれＬG の間隔を有
して設けられている。これらの開口窓２４４の配置に関
して換言すると、以下のようになる。第１の方向および
これに直交する第２の方向において格子間隔（すなわち
格子定数（ラティス・コンスタント））ＬL （＝ＬG ＋
ＬW ）を有して設けられた２次元の正方格子の格子点
に、正方形の開口窓２４４の中心が位置する。さらに、
正方形の開口窓２４４のそれぞれの辺は、第１の方向，
もしくは第２の方向に平行である。１つの開口窓２４４
には１つのＶＤＭＯＳＦＥＴが形成されている。１つの
ＶＤＭＯＳＦＥＴの占有面積（セル・サイズ）は、ＬL
2 となる。
【０００８】それぞれのＶＤＭＯＳＦＥＴのＰ+ 型ベー
ス領域２０７は、それぞれの開口窓２４４に自己整合的
に、Ｎ- 型エピタキシャル層２０２の表面に形成されて
いる。Ｐ+ 型ベース領域２０７の垂直方向の接合の深さ
はＸjbであり、ゲート電極２０４直下に延在したＰ+ 型
ベース領域２０７の垂直方向の接合の深さはＸjb,l（≒
０．８Ｘjb）である。ここで、２Ｘjb,l＜ＬG となって
いる。それぞれのＶＤＭＯＳＦＥＴのＮ+ 型ソース領域
２０８は、一端がそれぞれの開口窓２４４に自己整合的
に，他端がそれぞれの開口窓２４４の縁から所定の幅を
持って、それぞれのＰ+ 型ベース領域２０７の表面に形
成されている。それぞれの開口窓２４４の中心の近傍で
は、それぞれのＰ+ 型ベース領域２０７の表面が露出し
ている。Ｎ+ 型ソース領域２０８の垂直方向の接合の深
さはＸjs（＜Ｘjb）であり、ゲート電極２０４直下に延
在したＮ+ 型ソース領域２０８の垂直方向の接合の深さ
はＸjs,l（≒０．８Ｘjs）である。
ス領域２０７は、それぞれの開口窓２４４に自己整合的
に、Ｎ- 型エピタキシャル層２０２の表面に形成されて
いる。Ｐ+ 型ベース領域２０７の垂直方向の接合の深さ
はＸjbであり、ゲート電極２０４直下に延在したＰ+ 型
ベース領域２０７の垂直方向の接合の深さはＸjb,l（≒
０．８Ｘjb）である。ここで、２Ｘjb,l＜ＬG となって
いる。それぞれのＶＤＭＯＳＦＥＴのＮ+ 型ソース領域
２０８は、一端がそれぞれの開口窓２４４に自己整合的
に，他端がそれぞれの開口窓２４４の縁から所定の幅を
持って、それぞれのＰ+ 型ベース領域２０７の表面に形
成されている。それぞれの開口窓２４４の中心の近傍で
は、それぞれのＰ+ 型ベース領域２０７の表面が露出し
ている。Ｎ+ 型ソース領域２０８の垂直方向の接合の深
さはＸjs（＜Ｘjb）であり、ゲート電極２０４直下に延
在したＮ+ 型ソース領域２０８の垂直方向の接合の深さ
はＸjs,l（≒０．８Ｘjs）である。
【０００９】それぞれの開口窓２４４を含めてゲート電
極２０４は層間絶縁膜２０６により覆われている。この
層間絶縁膜２０６にはそれぞれの開口窓２４４に達する
それぞれのコンタクト孔が設けられている。このコンタ
クト孔により、開口窓２４４におけるＰ+ 型ベース領域
２０７の全露出表面と、開口窓２４４におけるＮ+ 型ソ
ース領域２０８の露出表面の一部とが露出する。層間絶
縁膜２０６上には金属膜からなるソース電極２１２が設
けられ、このソース電極２１２はそれぞれのコンタクト
孔を介してそれぞれのＮ+ 型ソース領域２０８，および
Ｐ+ 型ベース領域２０７に直接に接続されている。Ｎ+
型シリコン基板２０１の裏面には、金属膜からなるドレ
イン電極２１５が設けられている。それぞれのＶＤＭＯ
ＳＦＥＴのＮ型のドレイン領域は、Ｎ+ 型シリコン基板
２０１，およびＮ- 型エピタキシャル層２０２からな
る。
極２０４は層間絶縁膜２０６により覆われている。この
層間絶縁膜２０６にはそれぞれの開口窓２４４に達する
それぞれのコンタクト孔が設けられている。このコンタ
クト孔により、開口窓２４４におけるＰ+ 型ベース領域
２０７の全露出表面と、開口窓２４４におけるＮ+ 型ソ
ース領域２０８の露出表面の一部とが露出する。層間絶
縁膜２０６上には金属膜からなるソース電極２１２が設
けられ、このソース電極２１２はそれぞれのコンタクト
孔を介してそれぞれのＮ+ 型ソース領域２０８，および
Ｐ+ 型ベース領域２０７に直接に接続されている。Ｎ+
型シリコン基板２０１の裏面には、金属膜からなるドレ
イン電極２１５が設けられている。それぞれのＶＤＭＯ
ＳＦＥＴのＮ型のドレイン領域は、Ｎ+ 型シリコン基板
２０１，およびＮ- 型エピタキシャル層２０２からな
る。
【００１０】
【発明が解決しようとする課題】ＶＤＭＯＳＦＥＴの重
要な特性の１つにオン抵抗（ｏｎ−ｒｅｓｉｓｔａｎｃ
ｅ）がある。オン抵抗が低ければ、パワー半導体装置の
スイッチング速度，および電流密度は高くなる。アイ・
イー・イー・イー−トランザクションズ−オブ−エレク
トロンデバイシズ，第ＥＤ−２７巻，第２号，３５６−
３６７ページ，１９８０年（ＩＥＥＥ ＴＲＡＮＳＡＣ
ＴＩＯＮＳ ＯＦ ＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳ，
ＶＯＬ．ＥＤ−２７，ＮＯ．２，ｐｐ．３５６−３６
７，１９８０）の記載によると、ソース領域とソース電
極との間のコンタクト抵抗等を無視すると、１つのＶＤ
ＭＯＳＦＥＴにおけるオン抵抗ＲONは、 ＲON＝ＲE ＋ＲD ＋ＲJFET＋ＲSUB となる。ここで、ＲE はＶＤＭＯＳＦＥＴのチャネル領
域（エンハンス・モードとなっている）のオン抵抗であ
り、ＲD はゲート電極直下のドレイン領域（エピタキシ
ャル層）表面の蓄積層（ＭＯＳＦＥＴという点から見れ
ば、この領域はデプレッション・モードとなっている）
のオン抵抗、ＲJFETはＪＦＥＴ領域のオン抵抗、ＲSUB
はＪＦＥＴ領域を除くエピタキシャル層およびシリコン
基板のオン抵抗である。
要な特性の１つにオン抵抗（ｏｎ−ｒｅｓｉｓｔａｎｃ
ｅ）がある。オン抵抗が低ければ、パワー半導体装置の
スイッチング速度，および電流密度は高くなる。アイ・
イー・イー・イー−トランザクションズ−オブ−エレク
トロンデバイシズ，第ＥＤ−２７巻，第２号，３５６−
３６７ページ，１９８０年（ＩＥＥＥ ＴＲＡＮＳＡＣ
ＴＩＯＮＳ ＯＦ ＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳ，
ＶＯＬ．ＥＤ−２７，ＮＯ．２，ｐｐ．３５６−３６
７，１９８０）の記載によると、ソース領域とソース電
極との間のコンタクト抵抗等を無視すると、１つのＶＤ
ＭＯＳＦＥＴにおけるオン抵抗ＲONは、 ＲON＝ＲE ＋ＲD ＋ＲJFET＋ＲSUB となる。ここで、ＲE はＶＤＭＯＳＦＥＴのチャネル領
域（エンハンス・モードとなっている）のオン抵抗であ
り、ＲD はゲート電極直下のドレイン領域（エピタキシ
ャル層）表面の蓄積層（ＭＯＳＦＥＴという点から見れ
ば、この領域はデプレッション・モードとなっている）
のオン抵抗、ＲJFETはＪＦＥＴ領域のオン抵抗、ＲSUB
はＪＦＥＴ領域を除くエピタキシャル層およびシリコン
基板のオン抵抗である。
【００１１】高耐圧のＶＤＭＯＳＦＥＴでは、ＢＶDSS
を高くするために、エピタキシャル層の膜厚は厚く、エ
ピタキシャル層の不純物濃度は低く、ベース領域のＸjb
は大きくすることが必要である。このため、高耐圧のＶ
ＤＭＯＳＦＥＴのＲONは、ＲE に比べてＲD ＋ＲJFET＋
ＲSUB が支配的になる。
を高くするために、エピタキシャル層の膜厚は厚く、エ
ピタキシャル層の不純物濃度は低く、ベース領域のＸjb
は大きくすることが必要である。このため、高耐圧のＶ
ＤＭＯＳＦＥＴのＲONは、ＲE に比べてＲD ＋ＲJFET＋
ＲSUB が支配的になる。
【００１２】これに対して低耐圧のＶＤＭＯＳＦＥＴで
は、エピタキシャル層の膜厚は薄く、エピタキシャル層
の不純物濃度は高く、ベース領域のＸjbは小さくするこ
とが可能となる。このため、低耐圧のＶＤＭＯＳＦＥＴ
のＲONは、ＲE が支配的となる。ＲONを低くするために
は、ＲE は（チャネル長／チャネル幅）に比例すること
から、チャネル長は短かく，チャネル幅は広くすればよ
い。チャネル長はパンチスルー特性により制限される。
このため、１つのＶＤＭＯＳＦＥＴのＲONをさらに低く
するには、チャネル幅を可能な限り広くすることにあ
る。パワー半導体装置という観点に立つと、このパワー
半導体装置の単位面積当りのオン抵抗（規格化されたＲ
ON）を低くすることが重要となる。１つの低耐圧のＶＤ
ＭＯＳＦＥＴの占有する面積，すなわちセル面積（セル
・サイズ）をＡC とすると、単位面積当りのＶＤＭＯＳ
ＦＥＴの数は１／ＡC となる。つまり、単位面積当り１
／ＡC 個のＶＤＭＯＳＦＥＴが並列に接続されているこ
とになる。したがって、規格化されたＲON＝ＡC ・ＲON
を低くしなければならない。換言すれば、単位面積当り
のチャネル幅を広くしなければならない。
は、エピタキシャル層の膜厚は薄く、エピタキシャル層
の不純物濃度は高く、ベース領域のＸjbは小さくするこ
とが可能となる。このため、低耐圧のＶＤＭＯＳＦＥＴ
のＲONは、ＲE が支配的となる。ＲONを低くするために
は、ＲE は（チャネル長／チャネル幅）に比例すること
から、チャネル長は短かく，チャネル幅は広くすればよ
い。チャネル長はパンチスルー特性により制限される。
このため、１つのＶＤＭＯＳＦＥＴのＲONをさらに低く
するには、チャネル幅を可能な限り広くすることにあ
る。パワー半導体装置という観点に立つと、このパワー
半導体装置の単位面積当りのオン抵抗（規格化されたＲ
ON）を低くすることが重要となる。１つの低耐圧のＶＤ
ＭＯＳＦＥＴの占有する面積，すなわちセル面積（セル
・サイズ）をＡC とすると、単位面積当りのＶＤＭＯＳ
ＦＥＴの数は１／ＡC となる。つまり、単位面積当り１
／ＡC 個のＶＤＭＯＳＦＥＴが並列に接続されているこ
とになる。したがって、規格化されたＲON＝ＡC ・ＲON
を低くしなければならない。換言すれば、単位面積当り
のチャネル幅を広くしなければならない。
【００１３】本発明者らは、電源電圧が５Ｖ系の低耐圧
（すなわち、ＢＶDSS が３０Ｖ程度）のＶＤＭＯＳＦＥ
Ｔに図１７に示された構造を適用したときの規格化され
たＲON（＝ＡC ・ＲON）を最小にするための設計パラメ
ータを求める実験を行なった。Ｎ+ 型シリコン基板の比
抵抗，膜厚は１０ｍΩ・ｃｍ，４５０μｍとし、Ｎ-型
エピタキシャル層の比抵抗，膜厚は０．４Ω・ｃｍ，
６．５μｍとし、ゲート酸化膜厚は５０ｎｍとし、しき
い値電圧は１．５Ｖとした。ＡC ・ＲONの測定は、ゲー
ト印加電圧ＶGS＝４Ｖで行なった。また、開口窓の一辺
の長さは、ＬW ＝７．０μｍに固定した。Ｘjs（このと
き、Ｘjb＝２．５μｍ），Ｘjb（このとき、Ｘjs＝０．
６μｍ）をパラメータとしたゲート電極長ＬG に対する
ＡC ・ＲONの依存性を示すグラフである図１８（Ａ），
（Ｂ）参照すると、以下のことが明らかになる。
（すなわち、ＢＶDSS が３０Ｖ程度）のＶＤＭＯＳＦＥ
Ｔに図１７に示された構造を適用したときの規格化され
たＲON（＝ＡC ・ＲON）を最小にするための設計パラメ
ータを求める実験を行なった。Ｎ+ 型シリコン基板の比
抵抗，膜厚は１０ｍΩ・ｃｍ，４５０μｍとし、Ｎ-型
エピタキシャル層の比抵抗，膜厚は０．４Ω・ｃｍ，
６．５μｍとし、ゲート酸化膜厚は５０ｎｍとし、しき
い値電圧は１．５Ｖとした。ＡC ・ＲONの測定は、ゲー
ト印加電圧ＶGS＝４Ｖで行なった。また、開口窓の一辺
の長さは、ＬW ＝７．０μｍに固定した。Ｘjs（このと
き、Ｘjb＝２．５μｍ），Ｘjb（このとき、Ｘjs＝０．
６μｍ）をパラメータとしたゲート電極長ＬG に対する
ＡC ・ＲONの依存性を示すグラフである図１８（Ａ），
（Ｂ）参照すると、以下のことが明らかになる。
【００１４】第１に、Ｘjbが一定ならば、ＡC ・ＲONを
最小にするＬG の値はチャネル長（≒Ｘjb,l−Ｘjs,l）
に依存しない。Ｘjb＝２．５μｍとしたとき、ＬG が
６．０μｍから短かくなるにしたがってＡC ・ＲONが増
加するのは、１つのＶＤＭＯＳＦＥＴのＲONにおいて
（ＲD ＋ＲJFET）が支配的になるためである。また、Ｌ
G＝４．０μｍでＡC ・ＲONが急増するのは、隣接する
２つのＶＤＭＯＳＦＥＴのＰ+ 型ベース領域がほぼ接続
してしまうためである。第２に、ＡC ・ＲONを最小にす
るＬG は、ＬG ≒３・Ｘjb,lとなる。この結果から、Ｘ
jb＝２．５μｍ，Ｘjs＝０．６μｍとするならば、ＬG
＝６．０μｍ，ＬW ＝４．０μｍのとき、単位面積当り
のチャネル幅が最大（１ｍｍ2 当り約１９１ｍｍ）とな
り、ＡC ・ＲONは最小になる。この場合、測定による
と、ＡC ・ＲONは約０．１７１ｍｍ2 ・Ω（以後、この
値を正方形の開口窓でのＡC ・ＲONの最小値と称する）
となる。なお、同一の条件の基にゲート電極が正六角形
の開口窓を有する場合に同様の実験を行なったところ、
この開口窓の平行な２つの辺の間隔が４．０μｍ，ゲー
ト電極長が６．０μｍでチャネル幅が最大（１ｍｍ2 当
り約１９６ｍｍ），ＡC ・ＲONが最小（約０．１６７ｍ
ｍ2 ・Ω；以後、この値を従来構造でのＡC ・ＲONの最
小値と称する）となった。
最小にするＬG の値はチャネル長（≒Ｘjb,l−Ｘjs,l）
に依存しない。Ｘjb＝２．５μｍとしたとき、ＬG が
６．０μｍから短かくなるにしたがってＡC ・ＲONが増
加するのは、１つのＶＤＭＯＳＦＥＴのＲONにおいて
（ＲD ＋ＲJFET）が支配的になるためである。また、Ｌ
G＝４．０μｍでＡC ・ＲONが急増するのは、隣接する
２つのＶＤＭＯＳＦＥＴのＰ+ 型ベース領域がほぼ接続
してしまうためである。第２に、ＡC ・ＲONを最小にす
るＬG は、ＬG ≒３・Ｘjb,lとなる。この結果から、Ｘ
jb＝２．５μｍ，Ｘjs＝０．６μｍとするならば、ＬG
＝６．０μｍ，ＬW ＝４．０μｍのとき、単位面積当り
のチャネル幅が最大（１ｍｍ2 当り約１９１ｍｍ）とな
り、ＡC ・ＲONは最小になる。この場合、測定による
と、ＡC ・ＲONは約０．１７１ｍｍ2 ・Ω（以後、この
値を正方形の開口窓でのＡC ・ＲONの最小値と称する）
となる。なお、同一の条件の基にゲート電極が正六角形
の開口窓を有する場合に同様の実験を行なったところ、
この開口窓の平行な２つの辺の間隔が４．０μｍ，ゲー
ト電極長が６．０μｍでチャネル幅が最大（１ｍｍ2 当
り約１９６ｍｍ），ＡC ・ＲONが最小（約０．１６７ｍ
ｍ2 ・Ω；以後、この値を従来構造でのＡC ・ＲONの最
小値と称する）となった。
【００１５】１つのＶＤＭＯＳＦＥＴのチャネル長，ベ
ース領域のＸjb等を一定にして、ゲート電極に規則的に
配置された従来構造の多角形の開口窓を設けた場合、単
位面積当りのチャネル幅を広くするのは、上記ＵＳＰ−
５，０１６，０６６号公報に開示された正六角形の開口
窓をゲート電極に設けた場合であり、単位面積当りのオ
ン抵抗（ＡC ・ＲON）が最も低くなる。すなわち、従来
のＶＤＭＯＳＦＥＴでは、さらにＡC ・ＲONを低くする
ことはできない。このため、従来の低耐圧のＶＤＭＯＳ
ＦＥＴでパワー半導体装置を構成した場合、このパワー
半導体装置のスイッチング速度，および電流密度をさら
に向上させることは困難になる。
ース領域のＸjb等を一定にして、ゲート電極に規則的に
配置された従来構造の多角形の開口窓を設けた場合、単
位面積当りのチャネル幅を広くするのは、上記ＵＳＰ−
５，０１６，０６６号公報に開示された正六角形の開口
窓をゲート電極に設けた場合であり、単位面積当りのオ
ン抵抗（ＡC ・ＲON）が最も低くなる。すなわち、従来
のＶＤＭＯＳＦＥＴでは、さらにＡC ・ＲONを低くする
ことはできない。このため、従来の低耐圧のＶＤＭＯＳ
ＦＥＴでパワー半導体装置を構成した場合、このパワー
半導体装置のスイッチング速度，および電流密度をさら
に向上させることは困難になる。
【００１６】本発明の目的は、パワー半導体装置を構成
する低耐圧のＶＤＭＯＳＦＥＴにおいて、単位面積当り
のオン抵抗（規格化されたＲON）が低くなる構造のＶＤ
ＭＯＳＦＥＴを提供することにある。
する低耐圧のＶＤＭＯＳＦＥＴにおいて、単位面積当り
のオン抵抗（規格化されたＲON）が低くなる構造のＶＤ
ＭＯＳＦＥＴを提供することにある。
【００１７】
【課題を解決するための手段】本発明のＶＤＭＯＳＦＥ
Ｔは、一導電型のシリコン基板と、所望の膜厚を有して
このシリコン基板の表面に設けられたシリコン基板の不
純物濃度より低濃度の一導電型のエピタキシャル層と、
このエピタキシャル層の表面に設けられたゲート酸化膜
と、第１の方向およびこの第１の方向に直交する第２の
方向にそれぞれ所望の間隔を有して設けられた正方格子
の格子点に対応したそれぞれの位置を中心にして設けら
れた所望の形状の多角形からなる複数の第１の開口窓，
並びに少なくとも１つの第１の開口窓の中心とこの第１
の開口窓の斜め隣りに隣接する４つの第１の開口窓のう
ちの少なくとも１つの第１の開口窓の中心とを結ぶ線上
に所望の幅を有して設けられたスリット形状の第２の開
口窓を有してゲート酸化膜上に設けられたゲート電極
と、上記ゲート電極の上面に設けられた第１の絶縁膜
と、上記ゲート電極の側面に設けられた第２の絶縁膜
と、所定の接合の深さを有して上記第１，および第２の
開口窓に自己整合的に上記エピタキシャル層の表面に形
成された逆導電型のベース領域と、上記ベース領域の接
合の深さより浅い接合の深さを有して一端が上記第１，
および第２の開口窓に自己整合的に，他端が上記第１の
開口窓から所望の幅を有して上記ベース領域の表面に形
成された一導電型のソース領域と、上記第１，および第
２の絶縁膜を覆い、少なくとも上記第１の開口窓におい
て上記ベース領域と短絡して上記ソース領域と直接に接
続するソース電極と、上記シリコン基板の裏面に設けら
れたドレイン電極と、を有する。
Ｔは、一導電型のシリコン基板と、所望の膜厚を有して
このシリコン基板の表面に設けられたシリコン基板の不
純物濃度より低濃度の一導電型のエピタキシャル層と、
このエピタキシャル層の表面に設けられたゲート酸化膜
と、第１の方向およびこの第１の方向に直交する第２の
方向にそれぞれ所望の間隔を有して設けられた正方格子
の格子点に対応したそれぞれの位置を中心にして設けら
れた所望の形状の多角形からなる複数の第１の開口窓，
並びに少なくとも１つの第１の開口窓の中心とこの第１
の開口窓の斜め隣りに隣接する４つの第１の開口窓のう
ちの少なくとも１つの第１の開口窓の中心とを結ぶ線上
に所望の幅を有して設けられたスリット形状の第２の開
口窓を有してゲート酸化膜上に設けられたゲート電極
と、上記ゲート電極の上面に設けられた第１の絶縁膜
と、上記ゲート電極の側面に設けられた第２の絶縁膜
と、所定の接合の深さを有して上記第１，および第２の
開口窓に自己整合的に上記エピタキシャル層の表面に形
成された逆導電型のベース領域と、上記ベース領域の接
合の深さより浅い接合の深さを有して一端が上記第１，
および第２の開口窓に自己整合的に，他端が上記第１の
開口窓から所望の幅を有して上記ベース領域の表面に形
成された一導電型のソース領域と、上記第１，および第
２の絶縁膜を覆い、少なくとも上記第１の開口窓におい
て上記ベース領域と短絡して上記ソース領域と直接に接
続するソース電極と、上記シリコン基板の裏面に設けら
れたドレイン電極と、を有する。
【００１８】好ましくは、上記多角形からなる上記第１
の開口窓は、上記第１の方向に平行な２つの辺と、上記
第２の方向に平行な２つの辺とを有している。好ましく
は、上記第１の開口窓は正方形，もしくは八角形であ
る。好ましくは、少なくとも１つの上記第１の開口窓は
２つの上記第２の開口窓によりこの第１の開口窓の上記
斜め隣りに隣接する２つの第１の開口窓に接続されてい
る。好ましくは、上記第２の開口窓において、上記ソー
ス電極は上記ソース領域と直接に接続する。好ましく
は、上記第１の開口窓の中心部の近傍にダイレクト・コ
ンタクト孔を介して上記ベース電極と直接に接続する逆
導電型の多結晶シリコン膜からなるベース引き出し電極
を有し、このベース引き出し電極の側面には上記第２の
絶縁膜が設けられ、上記ベース電極はこのベース引き出
し電極の上面においてこれと直接に接続する。
の開口窓は、上記第１の方向に平行な２つの辺と、上記
第２の方向に平行な２つの辺とを有している。好ましく
は、上記第１の開口窓は正方形，もしくは八角形であ
る。好ましくは、少なくとも１つの上記第１の開口窓は
２つの上記第２の開口窓によりこの第１の開口窓の上記
斜め隣りに隣接する２つの第１の開口窓に接続されてい
る。好ましくは、上記第２の開口窓において、上記ソー
ス電極は上記ソース領域と直接に接続する。好ましく
は、上記第１の開口窓の中心部の近傍にダイレクト・コ
ンタクト孔を介して上記ベース電極と直接に接続する逆
導電型の多結晶シリコン膜からなるベース引き出し電極
を有し、このベース引き出し電極の側面には上記第２の
絶縁膜が設けられ、上記ベース電極はこのベース引き出
し電極の上面においてこれと直接に接続する。
【００１９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２０】ＶＤＭＯＳＦＥＴから構成されたパワー半
導体装置の略平面図である図１（Ａ）と、このＶＤＭＯ
ＳＦＥＴのゲート電極の概念的な形状を示す略平面図で
あり，図１（Ａ）における領域１３１での拡大略平面図
である図１（Ｂ）とを参照すると、本発明の第１の実施
例のＶＤＭＯＳＦＥＴにより構成されたパワー半導体装
置のチップ１１６の表面には、概略全面を覆うゲート電
極１０４ａと、概略上記ゲート電極１０４ａ上を覆うソ
ース電極１１２を有する。ゲート電極１０４ａは、コン
タクト孔１１１を介して、チップ１１６周辺部に設けら
れたゲート・ボンディング・パッド１４１に接続されて
いる。チップ１１６周辺部におけるソース電極１１２の
一部に、ソース・ボンディング・パッド１１３が設けら
れている。
導体装置の略平面図である図１（Ａ）と、このＶＤＭＯ
ＳＦＥＴのゲート電極の概念的な形状を示す略平面図で
あり，図１（Ａ）における領域１３１での拡大略平面図
である図１（Ｂ）とを参照すると、本発明の第１の実施
例のＶＤＭＯＳＦＥＴにより構成されたパワー半導体装
置のチップ１１６の表面には、概略全面を覆うゲート電
極１０４ａと、概略上記ゲート電極１０４ａ上を覆うソ
ース電極１１２を有する。ゲート電極１０４ａは、コン
タクト孔１１１を介して、チップ１１６周辺部に設けら
れたゲート・ボンディング・パッド１４１に接続されて
いる。チップ１１６周辺部におけるソース電極１１２の
一部に、ソース・ボンディング・パッド１１３が設けら
れている。
【００２１】ゲート電極１０４ａには、一辺の長さがＬ
W ＝４．０μｍの正方形の第１の開口窓１４３，１４３
ａと、幅がＬS ＝０．４μｍ（この値は最小加工寸法に
等しい）のスリット形状の第２の開口窓１４５とが設け
られている。第１の開口窓１４３，１４３ａの中心は、
ラティス・コンスタントＬL が１０．０μｍの２次元の
正方格子の格子点１４１に位置している。隣接する２つ
の開口窓１４３（１４３ａ）の間隔は、ゲート電極長Ｌ
G となり、ＬG ＝６．０μｍである。また、ＬL ＝ＬG
＋ＬW である。第２の開口窓１４５は、斜め隣りに隣接
する２つの第１の開口窓１４３を接続する姿態を有して
設けられている。また、ゲート・ボンディング・パッド
１１４等のチップ１１６の周辺近傍では、第２の開口窓
１４５によっても、斜め隣りの第１の開口窓１４３に接
続できない第１の開口窓１４３ａが存在する。なお、図
１（Ｂ）では、第２の開口窓１４５は斜め左さがりにな
っているが、これに限定されるものではない。
W ＝４．０μｍの正方形の第１の開口窓１４３，１４３
ａと、幅がＬS ＝０．４μｍ（この値は最小加工寸法に
等しい）のスリット形状の第２の開口窓１４５とが設け
られている。第１の開口窓１４３，１４３ａの中心は、
ラティス・コンスタントＬL が１０．０μｍの２次元の
正方格子の格子点１４１に位置している。隣接する２つ
の開口窓１４３（１４３ａ）の間隔は、ゲート電極長Ｌ
G となり、ＬG ＝６．０μｍである。また、ＬL ＝ＬG
＋ＬW である。第２の開口窓１４５は、斜め隣りに隣接
する２つの第１の開口窓１４３を接続する姿態を有して
設けられている。また、ゲート・ボンディング・パッド
１１４等のチップ１１６の周辺近傍では、第２の開口窓
１４５によっても、斜め隣りの第１の開口窓１４３に接
続できない第１の開口窓１４３ａが存在する。なお、図
１（Ｂ）では、第２の開口窓１４５は斜め左さがりにな
っているが、これに限定されるものではない。
【００２２】ＶＤＭＯＳＦＥＴのゲート電極以下の層の
略平面図であり，図１（Ｂ）における領域１３２ａの拡
大略平面図である図２と、図２におけるＡＡ線，ＢＢ線
での拡大略断面図である図３（Ａ），（Ｂ）とを参照す
ると、上記第１の実施例のＶＤＭＯＳＦＥＴの構造は、
以下のようになっている。
略平面図であり，図１（Ｂ）における領域１３２ａの拡
大略平面図である図２と、図２におけるＡＡ線，ＢＢ線
での拡大略断面図である図３（Ａ），（Ｂ）とを参照す
ると、上記第１の実施例のＶＤＭＯＳＦＥＴの構造は、
以下のようになっている。
【００２３】膜厚約４５０μｍ，比抵抗約１０ｍΩ・ｃ
ｍのＮ+ 型シリコン基板１０１の表面には膜厚約６．５
μｍ，比抵抗約０．４Ω・ｃｍのＮ- 型エピタキシャル
層１０２が設けられ、このＮ- 型エピタキシャル層１０
２の上には膜厚約５０ｎｍのゲート酸化膜１０３，膜厚
約４００ｎｍのＮ+ 型多結晶シリコン膜からなるゲート
電極１０４ａが設けられている。このゲート電極１０４
ａには、上述のように、第１の開口窓１４３（および１
４３ａ）と第２の開口窓１４５とが設けられている。ゲ
ート電極１０４ａの上面には第１の絶縁膜である膜厚約
２００ｎｍのシリコン酸化膜１０６が設けられている。
また、ゲート電極１０４ａの側面（開口窓１４３，１４
３ａ，１４５の縁端部）には、第２の絶縁膜である膜厚
約２００ｎｍのシリコン酸化膜からなるスペーサ１１０
が設けられている。なお、スリット形状をなす第２の開
口窓１４５の幅（ＬS ＝０．４μｍ）が狭いため、第２
の開口窓はスペーサ１１０により埋設されている。
ｍのＮ+ 型シリコン基板１０１の表面には膜厚約６．５
μｍ，比抵抗約０．４Ω・ｃｍのＮ- 型エピタキシャル
層１０２が設けられ、このＮ- 型エピタキシャル層１０
２の上には膜厚約５０ｎｍのゲート酸化膜１０３，膜厚
約４００ｎｍのＮ+ 型多結晶シリコン膜からなるゲート
電極１０４ａが設けられている。このゲート電極１０４
ａには、上述のように、第１の開口窓１４３（および１
４３ａ）と第２の開口窓１４５とが設けられている。ゲ
ート電極１０４ａの上面には第１の絶縁膜である膜厚約
２００ｎｍのシリコン酸化膜１０６が設けられている。
また、ゲート電極１０４ａの側面（開口窓１４３，１４
３ａ，１４５の縁端部）には、第２の絶縁膜である膜厚
約２００ｎｍのシリコン酸化膜からなるスペーサ１１０
が設けられている。なお、スリット形状をなす第２の開
口窓１４５の幅（ＬS ＝０．４μｍ）が狭いため、第２
の開口窓はスペーサ１１０により埋設されている。
【００２４】１つのＰ+ 型ベース領域１０７ａは、１つ
の第２の開口窓１４５，並びにこの第２の開口窓１４５
により接続された２つの第１の開口窓１４３に自己整合
的に、Ｎ- 型エピタキシャル層１０２の表面に形成され
ている。Ｐ+ 型ベース領域１０７ａの垂直方向の接合の
深さはＸjb＝２．５μｍであり、ゲート電極１０４ａ直
下に延在したＰ+ 型ベース領域１０７ａの垂直方向の接
合の深さはＸjb,l≒２．０μｍである。隣接した２つの
Ｐ+ 型ベース領域１０７ａの最小間隔Ｌb は、約０．０
４μｍである。２つのＰ+ 型ベース領域１０７ａの間隔
が最小になる部分は、１つの第１の開口窓１４３に自己
整合的な部分のＰ+ 型ベース領域１０７ａと、この第１
の開口窓１４３に接続しない最近接の第２の開口窓１４
５に自己整合的な部分のＰ+ 型ベース領域１０７ａとの
間に存在する。
の第２の開口窓１４５，並びにこの第２の開口窓１４５
により接続された２つの第１の開口窓１４３に自己整合
的に、Ｎ- 型エピタキシャル層１０２の表面に形成され
ている。Ｐ+ 型ベース領域１０７ａの垂直方向の接合の
深さはＸjb＝２．５μｍであり、ゲート電極１０４ａ直
下に延在したＰ+ 型ベース領域１０７ａの垂直方向の接
合の深さはＸjb,l≒２．０μｍである。隣接した２つの
Ｐ+ 型ベース領域１０７ａの最小間隔Ｌb は、約０．０
４μｍである。２つのＰ+ 型ベース領域１０７ａの間隔
が最小になる部分は、１つの第１の開口窓１４３に自己
整合的な部分のＰ+ 型ベース領域１０７ａと、この第１
の開口窓１４３に接続しない最近接の第２の開口窓１４
５に自己整合的な部分のＰ+ 型ベース領域１０７ａとの
間に存在する。
【００２５】１つのＮ+ 型ソース領域１０８は、一端が
１つの第２の開口窓１４５，並びにこの第２の開口窓１
４５により接続された２つの第１の開口窓１４３に自己
整合的に，他端が２つの第１の開口窓１４３の縁からそ
れぞれ一定の幅（例えば、１．５μｍ）を持って、Ｐ+
型ベース領域１０７ａの表面に形成されている。それぞ
れの第１の開口窓１４３（および１４３ａ）の中心の近
傍では、それぞれのＰ+ 型ベース領域１０７ａの表面が
一定の面積（例えば、１μｍ2 ）ずつ露出している。Ｎ
+ 型ソース領域１０８の垂直方向の接合の深さはＸjs＝
０．６μｍであり、ゲート電極１０４ａ直下に延在した
Ｎ+ 型ソース領域１０８の垂直方向の接合の深さはＸ
js,l≒０．５μｍである。シリコン酸化膜１０６，およ
びスペーサ１１０を覆って、例えばＡｌ−Ｓｉ−Ｃｌ合
金膜からなるソース電極１１２が設けられている。ソー
ス電極１１２は、第１の開口窓１４３（および１４３
ａ）をコンタクト孔として、Ｐ+ 型ベース領域１０７
ａ，およびＮ+ 型ソース領域１０８に直接に接続されて
いる。Ｎ+ 型シリコン基板１０１の裏面には、金属膜か
らなるドレイン電極が設けられている。
１つの第２の開口窓１４５，並びにこの第２の開口窓１
４５により接続された２つの第１の開口窓１４３に自己
整合的に，他端が２つの第１の開口窓１４３の縁からそ
れぞれ一定の幅（例えば、１．５μｍ）を持って、Ｐ+
型ベース領域１０７ａの表面に形成されている。それぞ
れの第１の開口窓１４３（および１４３ａ）の中心の近
傍では、それぞれのＰ+ 型ベース領域１０７ａの表面が
一定の面積（例えば、１μｍ2 ）ずつ露出している。Ｎ
+ 型ソース領域１０８の垂直方向の接合の深さはＸjs＝
０．６μｍであり、ゲート電極１０４ａ直下に延在した
Ｎ+ 型ソース領域１０８の垂直方向の接合の深さはＸ
js,l≒０．５μｍである。シリコン酸化膜１０６，およ
びスペーサ１１０を覆って、例えばＡｌ−Ｓｉ−Ｃｌ合
金膜からなるソース電極１１２が設けられている。ソー
ス電極１１２は、第１の開口窓１４３（および１４３
ａ）をコンタクト孔として、Ｐ+ 型ベース領域１０７
ａ，およびＮ+ 型ソース領域１０８に直接に接続されて
いる。Ｎ+ 型シリコン基板１０１の裏面には、金属膜か
らなるドレイン電極が設けられている。
【００２６】上記第１の実施例によると、ＡC ・ＲON≒
０．１４７ｍｍ2 ・Ωとなる。すなわち、正方形の開口
窓でのＡC ・ＲONの最小値（約０．１７１ｍｍ2 ・Ω）
より低くなり、さらに、従来構造でのＡC ・ＲONの最小
値（約０．１６７ｍｍ2 ・Ω）より低くなる。したがっ
て、本実施例によるＶＤＭＯＳＦＥＴにより構成された
パワー半導体装置は、従来のものよりスイッチング速
度，および電流密度が向上する。本実施例によるＡC ・
ＲONの低下は、ゲート電極１０４ａに（第１の開口窓１
４３に加えて）第２の開口窓１４５を設けたことによ
る。なお、比較のため、本実施例ではＬW ＝４．０μｍ
としたが、ＬW の値はこれに限定されるものではない。
０．１４７ｍｍ2 ・Ωとなる。すなわち、正方形の開口
窓でのＡC ・ＲONの最小値（約０．１７１ｍｍ2 ・Ω）
より低くなり、さらに、従来構造でのＡC ・ＲONの最小
値（約０．１６７ｍｍ2 ・Ω）より低くなる。したがっ
て、本実施例によるＶＤＭＯＳＦＥＴにより構成された
パワー半導体装置は、従来のものよりスイッチング速
度，および電流密度が向上する。本実施例によるＡC ・
ＲONの低下は、ゲート電極１０４ａに（第１の開口窓１
４３に加えて）第２の開口窓１４５を設けたことによ
る。なお、比較のため、本実施例ではＬW ＝４．０μｍ
としたが、ＬW の値はこれに限定されるものではない。
【００２７】ＶＤＭＯＳＦＥＴの製造工程の略断面図で
あり，図２におけるＡＡ線での拡大略断面図である図４
および図５を参照すると、上記第１の実施例のＶＤＭＯ
ＳＦＥＴは、以下のように形成される。なお、ここで用
いる製造方法は０．４μｍプロセスであり、最小加工寸
法は０．４μｍ，アライメント精度は±０．０５μｍで
ある。
あり，図２におけるＡＡ線での拡大略断面図である図４
および図５を参照すると、上記第１の実施例のＶＤＭＯ
ＳＦＥＴは、以下のように形成される。なお、ここで用
いる製造方法は０．４μｍプロセスであり、最小加工寸
法は０．４μｍ，アライメント精度は±０．０５μｍで
ある。
【００２８】まず、Ｎ+ 型シリコン基板１０１の表面に
は、Ｎ- 型エピタキシャル層１０２が形成される。Ｎ-
型エピタキシャル層１０２の表面には、熱酸化により、
ゲート酸化膜１０３が形成される。ゲート酸化膜１０３
上には、ＣＶＤ法，拡散法等により、膜厚約６００ｎｍ
のＮ+ 型多結晶シリコン膜１１７が形成される。Ｎ+型
多結晶シリコン膜１１７上には、ＣＶＤ法により、所定
膜厚のシリコン窒化膜１０５が形成される。第１の開口
窓と第２の開口窓とが形成される予定の領域以外のシリ
コン窒化膜１０５が除去される。例えば、第１の開口窓
が形成される予定の領域では、幅ＬA1＝ＬW ＝４．０μ
ｍのシリコン窒化膜１０５が残される。選択酸化法によ
り、シリコン窒化膜１０５が除去された部分のＮ+ 型多
結晶シリコン膜１１７の表面に、膜厚約４００ｎｍのシ
リコン酸化膜１０６が形成される〔図４（Ａ）〕。シリ
コン酸化膜１０６の直下のＮ+ 型多結晶シリコン膜１１
７の膜厚は、約４００ｎｍとなる。
は、Ｎ- 型エピタキシャル層１０２が形成される。Ｎ-
型エピタキシャル層１０２の表面には、熱酸化により、
ゲート酸化膜１０３が形成される。ゲート酸化膜１０３
上には、ＣＶＤ法，拡散法等により、膜厚約６００ｎｍ
のＮ+ 型多結晶シリコン膜１１７が形成される。Ｎ+型
多結晶シリコン膜１１７上には、ＣＶＤ法により、所定
膜厚のシリコン窒化膜１０５が形成される。第１の開口
窓と第２の開口窓とが形成される予定の領域以外のシリ
コン窒化膜１０５が除去される。例えば、第１の開口窓
が形成される予定の領域では、幅ＬA1＝ＬW ＝４．０μ
ｍのシリコン窒化膜１０５が残される。選択酸化法によ
り、シリコン窒化膜１０５が除去された部分のＮ+ 型多
結晶シリコン膜１１７の表面に、膜厚約４００ｎｍのシ
リコン酸化膜１０６が形成される〔図４（Ａ）〕。シリ
コン酸化膜１０６の直下のＮ+ 型多結晶シリコン膜１１
７の膜厚は、約４００ｎｍとなる。
【００２９】次に、第２の開口窓が形成される予定の領
域，および第１の開口窓が形成される予定の領域におけ
る第１の開口窓の縁から内側に（ＬA1＋ＬA2）／２の幅
の領域，および第２の開口窓が形成される領域に開口部
を有するフォトレジスト膜（図示せず）が形成される。
このフォトレジスト膜をマスクにして、シリコン窒化膜
１０５，およびＮ+ 型多結晶シリコン膜１１７が、ドラ
イエッチングにより除去される。これにより、ゲート電
極１０４ａと、イオン注入のマスクとなる一辺の長さが
ＬA2の正方形のＮ+ 型多結晶シリコン膜１１８と、第２
の開口窓とが形成される。ここで、Ｎ+ 型多結晶シリコ
ン膜１１８の直下の一部にＰ+ 型ベース領域の露出部が
形成される必要があるため、２Ｘjb,l＞ＬA2＞２Ｘjs,l
（例えば、ＬA2＝２．０μｍ）である。このフォトレジ
スト膜が除去された後、ウェットエッチングにより、ゲ
ート酸化膜１０３（図の煩雑さを避けるため、ゲート酸
化膜の１０３は除去さないように示してある）が除去さ
れる。この段階で、シリコン酸化膜１０６の膜厚は、約
３００ｎｍになる。熱酸化により、Ｎ- 型エピタキシャ
ル層１０２，ゲート電極１０４ａ，およびＮ+ 型多結晶
シリコン膜１１８の露出面に膜厚１０ｎｍ前後のシリコ
ン酸化膜（煩雑さを避けるため、図示せず）が形成され
る。ＬA2が上記の条件を満たすため、Ｎ+ 型多結晶シリ
コン膜１１８の直下にもＰ+ 型ベース領域の露出部が形
成される。７０ｋｅＶ，５×１０13ｃｍ-2の条件でボロ
ンがイオン注入され、１１４０℃，１２０分の熱処理が
行なわれ、Ｐ+ 型ベース領域１０７ａ（Ｘjb＝２．５μ
ｍ，２Ｘjb,l≒２．０μｍ）が形成される。７０ｋｅ
Ｖ，１×１０16ｃｍ-2の条件で砒素がイオン注入され、
１０００℃の熱処理が行なわれ、Ｎ+ 型ソース領域１０
８（Ｘjs＝０．６μｍ，Ｘjs,l≒０．５μｍ）が形成さ
れる。ＬA2が上記の条件を満たすため、Ｎ+ 型多結晶シ
リコン膜１１８の直下には、Ｎ+ 型ソース領域１０８の
ない領域が形成される〔図４（Ｂ）〕。
域，および第１の開口窓が形成される予定の領域におけ
る第１の開口窓の縁から内側に（ＬA1＋ＬA2）／２の幅
の領域，および第２の開口窓が形成される領域に開口部
を有するフォトレジスト膜（図示せず）が形成される。
このフォトレジスト膜をマスクにして、シリコン窒化膜
１０５，およびＮ+ 型多結晶シリコン膜１１７が、ドラ
イエッチングにより除去される。これにより、ゲート電
極１０４ａと、イオン注入のマスクとなる一辺の長さが
ＬA2の正方形のＮ+ 型多結晶シリコン膜１１８と、第２
の開口窓とが形成される。ここで、Ｎ+ 型多結晶シリコ
ン膜１１８の直下の一部にＰ+ 型ベース領域の露出部が
形成される必要があるため、２Ｘjb,l＞ＬA2＞２Ｘjs,l
（例えば、ＬA2＝２．０μｍ）である。このフォトレジ
スト膜が除去された後、ウェットエッチングにより、ゲ
ート酸化膜１０３（図の煩雑さを避けるため、ゲート酸
化膜の１０３は除去さないように示してある）が除去さ
れる。この段階で、シリコン酸化膜１０６の膜厚は、約
３００ｎｍになる。熱酸化により、Ｎ- 型エピタキシャ
ル層１０２，ゲート電極１０４ａ，およびＮ+ 型多結晶
シリコン膜１１８の露出面に膜厚１０ｎｍ前後のシリコ
ン酸化膜（煩雑さを避けるため、図示せず）が形成され
る。ＬA2が上記の条件を満たすため、Ｎ+ 型多結晶シリ
コン膜１１８の直下にもＰ+ 型ベース領域の露出部が形
成される。７０ｋｅＶ，５×１０13ｃｍ-2の条件でボロ
ンがイオン注入され、１１４０℃，１２０分の熱処理が
行なわれ、Ｐ+ 型ベース領域１０７ａ（Ｘjb＝２．５μ
ｍ，２Ｘjb,l≒２．０μｍ）が形成される。７０ｋｅ
Ｖ，１×１０16ｃｍ-2の条件で砒素がイオン注入され、
１０００℃の熱処理が行なわれ、Ｎ+ 型ソース領域１０
８（Ｘjs＝０．６μｍ，Ｘjs,l≒０．５μｍ）が形成さ
れる。ＬA2が上記の条件を満たすため、Ｎ+ 型多結晶シ
リコン膜１１８の直下には、Ｎ+ 型ソース領域１０８の
ない領域が形成される〔図４（Ｂ）〕。
【００３０】次に、Ｎ+ 型多結晶シリコン膜１１８の上
に残されたシリコン窒化膜が、ウェットエッチングによ
り除去される。Ｎ+ 型多結晶シリコン膜１１８が露出す
るような開口部を有するフォトレジスト膜１０９が形成
される。このフォトレジスト膜１０９をマスクにしたエ
ッチングにより、Ｎ+ 型多結晶シリコン膜１１８が除去
される〔図５（Ａ）〕。（なお、このフォトレジスト膜
１０９をマスクにして、ウェットエッチングにより、ゲ
ート酸化膜１０３を除去してもよい。）上記フォトレジ
スト膜１０９が除去された後、ウェットエッチングによ
り、ゲート酸化膜１０３（およびＮ- 型エピタキシャル
層１０２，ゲート電極１０４ａ，およびＮ+ 型多結晶シ
リコン膜１１８の露出面に形成されたシリコン酸化膜）
が除去され、第１の開口窓が完成する。この段階で、シ
リコン酸化膜１０６の膜厚は、さらに薄くなり、約２０
０ｎｍとなる。ＣＶＤ法により、全面に膜厚約２００ｎ
ｍのシリコン酸化膜が堆積される。このシリコン酸化膜
がエッチバックされて、ゲート電極１０４ａの側面に膜
厚約２００ｎｍのスペーサ１１０が形成される〔図５
（Ｂ）〕。続いて、ソース電極，およびドレイン電極が
形成され、本実施例によるＶＤＭＯＳＦＥＴが完成す
る。
に残されたシリコン窒化膜が、ウェットエッチングによ
り除去される。Ｎ+ 型多結晶シリコン膜１１８が露出す
るような開口部を有するフォトレジスト膜１０９が形成
される。このフォトレジスト膜１０９をマスクにしたエ
ッチングにより、Ｎ+ 型多結晶シリコン膜１１８が除去
される〔図５（Ａ）〕。（なお、このフォトレジスト膜
１０９をマスクにして、ウェットエッチングにより、ゲ
ート酸化膜１０３を除去してもよい。）上記フォトレジ
スト膜１０９が除去された後、ウェットエッチングによ
り、ゲート酸化膜１０３（およびＮ- 型エピタキシャル
層１０２，ゲート電極１０４ａ，およびＮ+ 型多結晶シ
リコン膜１１８の露出面に形成されたシリコン酸化膜）
が除去され、第１の開口窓が完成する。この段階で、シ
リコン酸化膜１０６の膜厚は、さらに薄くなり、約２０
０ｎｍとなる。ＣＶＤ法により、全面に膜厚約２００ｎ
ｍのシリコン酸化膜が堆積される。このシリコン酸化膜
がエッチバックされて、ゲート電極１０４ａの側面に膜
厚約２００ｎｍのスペーサ１１０が形成される〔図５
（Ｂ）〕。続いて、ソース電極，およびドレイン電極が
形成され、本実施例によるＶＤＭＯＳＦＥＴが完成す
る。
【００３１】上記第１の実施例では、２つの第１の開口
窓１４３と１つの第２の開口窓１４５とにより１つのＶ
ＤＭＯＳＦＥＴが形成されるが、少数ではあるが１つの
第１の開口窓１４３ａにより１つのＶＤＭＯＳＦＥＴも
形成される。以後の議論を明確にするため、２つの第１
の開口窓１４３と１つの第２の開口窓１４５とにより２
つの仮想的なＶＤＭＯＳＦＥＴが形成される仮定する。
１つの開口窓１４３当りに１つの仮想的なＶＤＭＯＳＦ
ＥＴ（仮想的なセルトランジスタ）が形成されることに
なり、１つの第１の開口窓１４３の占有面積を仮想的な
セル・サイズと定義できる。この場合の仮想的なセル・
サイズは、ＬL 2 ＝１００μｍ2 となる。スリット形状
の第２の開口窓１４５の設置により、１つの仮想的なセ
ルトランジスタのチャネル幅は、上述の正方形の開口窓
でのＡC ・ＲONの最小値を与えるセルトランジスタのチ
ャネル幅に比べて、概略６×２0.5 μｍ広がることにな
る。したがって、本実施例による１ｍｍ2 当りの見掛け
上のチャネル幅は、約２７８μｍとなる。本実施例にお
けるＡC ・ＲONの値から１ｍｍ2 当りの実効的なチャネ
ル幅を逆算すると、約２２２ｍｍとなる。このことか
ら、見掛け上増加したチャネル幅の実効的なチャネル幅
の増加に対する寄与率は約３７％となる。この寄与率を
さらに向上させるには、隣接した２つのＰ+ 型ベース領
域の最小間隔Ｌb が広くできればよいことになる。
窓１４３と１つの第２の開口窓１４５とにより１つのＶ
ＤＭＯＳＦＥＴが形成されるが、少数ではあるが１つの
第１の開口窓１４３ａにより１つのＶＤＭＯＳＦＥＴも
形成される。以後の議論を明確にするため、２つの第１
の開口窓１４３と１つの第２の開口窓１４５とにより２
つの仮想的なＶＤＭＯＳＦＥＴが形成される仮定する。
１つの開口窓１４３当りに１つの仮想的なＶＤＭＯＳＦ
ＥＴ（仮想的なセルトランジスタ）が形成されることに
なり、１つの第１の開口窓１４３の占有面積を仮想的な
セル・サイズと定義できる。この場合の仮想的なセル・
サイズは、ＬL 2 ＝１００μｍ2 となる。スリット形状
の第２の開口窓１４５の設置により、１つの仮想的なセ
ルトランジスタのチャネル幅は、上述の正方形の開口窓
でのＡC ・ＲONの最小値を与えるセルトランジスタのチ
ャネル幅に比べて、概略６×２0.5 μｍ広がることにな
る。したがって、本実施例による１ｍｍ2 当りの見掛け
上のチャネル幅は、約２７８μｍとなる。本実施例にお
けるＡC ・ＲONの値から１ｍｍ2 当りの実効的なチャネ
ル幅を逆算すると、約２２２ｍｍとなる。このことか
ら、見掛け上増加したチャネル幅の実効的なチャネル幅
の増加に対する寄与率は約３７％となる。この寄与率を
さらに向上させるには、隣接した２つのＰ+ 型ベース領
域の最小間隔Ｌb が広くできればよいことになる。
【００３２】ＶＤＭＯＳＦＥＴのゲート電極の概念的な
形状を示す略平面図である図６を参照すると、本発明の
第２の実施例のＶＤＭＯＳＦＥＴにより構成されたパワ
ー半導体装置のチップ表面におけるソース電極，ゲート
電極の位置関係等の概要は上記第１の実施例と同じあ
り、コンタクト孔１１１を介してゲート・ボンディング
・パッド１１４とゲート電極１０４ｃとが接続されてい
るが、ゲート電極１０４ｂが異なっている。ゲート電極
１０４ｂには、一辺の長さがＬW ＝４．０μｍの正方形
の第１の開口窓１４４，１４４ａと、幅がＬS ＝１．０
μｍのスリット形状の第２の開口窓１４６，１４７とが
設けられている。第１の開口窓１４４，１４４ａの中心
は、ラティス・コンスタントＬL が１１．０μｍの２次
元の正方格子の格子点１４２に位置している。隣接する
２つの開口窓１４４（１４４ａ）の間隔（ゲート電極長
ＬG ）は、ＬG ＝７．０μｍである。本実施例と上記第
１の実施例との本質的な相違点は、ゲート電極長ＬG を
７μｍに長くしてセル・サイズをＬL 2 ＝１２１μｍ2
にしたことと、第２の開口窓１４６，１４７のスリット
幅ＬS を１．０μｍに広げたこととにある。
形状を示す略平面図である図６を参照すると、本発明の
第２の実施例のＶＤＭＯＳＦＥＴにより構成されたパワ
ー半導体装置のチップ表面におけるソース電極，ゲート
電極の位置関係等の概要は上記第１の実施例と同じあ
り、コンタクト孔１１１を介してゲート・ボンディング
・パッド１１４とゲート電極１０４ｃとが接続されてい
るが、ゲート電極１０４ｂが異なっている。ゲート電極
１０４ｂには、一辺の長さがＬW ＝４．０μｍの正方形
の第１の開口窓１４４，１４４ａと、幅がＬS ＝１．０
μｍのスリット形状の第２の開口窓１４６，１４７とが
設けられている。第１の開口窓１４４，１４４ａの中心
は、ラティス・コンスタントＬL が１１．０μｍの２次
元の正方格子の格子点１４２に位置している。隣接する
２つの開口窓１４４（１４４ａ）の間隔（ゲート電極長
ＬG ）は、ＬG ＝７．０μｍである。本実施例と上記第
１の実施例との本質的な相違点は、ゲート電極長ＬG を
７μｍに長くしてセル・サイズをＬL 2 ＝１２１μｍ2
にしたことと、第２の開口窓１４６，１４７のスリット
幅ＬS を１．０μｍに広げたこととにある。
【００３３】ＶＤＭＯＳＦＥＴのゲート電極以下の層の
略平面図であり，図６における領域１３２ｂの拡大略平
面図である図７と、図７におけるＢＢ線での拡大略断面
図である図８とを参照すると、上記第２の実施例のＶＤ
ＭＯＳＦＥＴの構造は、以下のようになっている。
略平面図であり，図６における領域１３２ｂの拡大略平
面図である図７と、図７におけるＢＢ線での拡大略断面
図である図８とを参照すると、上記第２の実施例のＶＤ
ＭＯＳＦＥＴの構造は、以下のようになっている。
【００３４】Ｎ+ 型シリコン基板１０１の表面にはＮ-
型エピタキシャル層１０２が設けられ、このＮ- 型エピ
タキシャル層１０２の上には膜厚約５０ｎｍのゲート酸
化膜１０３，Ｎ+ 型多結晶シリコン膜からなるゲート電
極１０４ｂが設けられている。このゲート電極１０４ｂ
には、上述のように、第１の開口窓１４４（および１４
４ａ）と第２の開口窓１４６，１４７とが設けられてい
る。ゲート電極１０４ｂの上面には第１の絶縁膜である
シリコン酸化膜１０６が設けられている。また、ゲート
電極１０４ｂの側面（開口窓１４４，１４４ａ，１４
６，１４７の縁端部）には、第２の絶縁膜であるシリコ
ン酸化膜からなるスペーサ１１０が設けられている。な
お、スリット形状をなす第２の開口窓１４６，１４７の
幅がＬS ＝１．０μｍであるため、第２の開口窓にもＮ
+ 型ソース領域１０８が露出している。
型エピタキシャル層１０２が設けられ、このＮ- 型エピ
タキシャル層１０２の上には膜厚約５０ｎｍのゲート酸
化膜１０３，Ｎ+ 型多結晶シリコン膜からなるゲート電
極１０４ｂが設けられている。このゲート電極１０４ｂ
には、上述のように、第１の開口窓１４４（および１４
４ａ）と第２の開口窓１４６，１４７とが設けられてい
る。ゲート電極１０４ｂの上面には第１の絶縁膜である
シリコン酸化膜１０６が設けられている。また、ゲート
電極１０４ｂの側面（開口窓１４４，１４４ａ，１４
６，１４７の縁端部）には、第２の絶縁膜であるシリコ
ン酸化膜からなるスペーサ１１０が設けられている。な
お、スリット形状をなす第２の開口窓１４６，１４７の
幅がＬS ＝１．０μｍであるため、第２の開口窓にもＮ
+ 型ソース領域１０８が露出している。
【００３５】１つのＰ+ 型ベース領域１０７ｂは、１つ
の第２の開口窓１４６（もしくは１つの第２の開口窓１
４７）並びにこの第２の開口窓により接続された２つの
第１の開口窓１４４に自己整合的に、Ｎ- 型エピタキシ
ャル層１０２の表面に形成されている。Ｐ+ 型ベース領
域１０７ｂのＸjbは２．５μｍであり、Ｘjb,lは約２．
０μｍである。隣接した２つのＰ+ 型ベース領域１０７
ｂの最小間隔Ｌb は、約０．４５μｍである。Ｎ+ 型ソ
ース領域１０８のＸjsは０．６μｍであり、Ｘjs,lは約
０．５μｍである。シリコン酸化膜１０６，およびスペ
ーサ１１０を覆って、例えばＡｌ−Ｓｉ−Ｃｌ合金膜か
らなるソース電極１１２が設けられている。ソース電極
１１２は、開口窓１４４ｂ，１４４ｃ，１４６，１４７
をコンタクト孔として、Ｐ+ 型ベース領域１０７ｂ，お
よびＮ+ 型ソース領域１０８に直接に接続されている。
Ｎ+ 型シリコン基板１０１の裏面には、金属膜からなる
ドレイン電極１１５が設けられている。
の第２の開口窓１４６（もしくは１つの第２の開口窓１
４７）並びにこの第２の開口窓により接続された２つの
第１の開口窓１４４に自己整合的に、Ｎ- 型エピタキシ
ャル層１０２の表面に形成されている。Ｐ+ 型ベース領
域１０７ｂのＸjbは２．５μｍであり、Ｘjb,lは約２．
０μｍである。隣接した２つのＰ+ 型ベース領域１０７
ｂの最小間隔Ｌb は、約０．４５μｍである。Ｎ+ 型ソ
ース領域１０８のＸjsは０．６μｍであり、Ｘjs,lは約
０．５μｍである。シリコン酸化膜１０６，およびスペ
ーサ１１０を覆って、例えばＡｌ−Ｓｉ−Ｃｌ合金膜か
らなるソース電極１１２が設けられている。ソース電極
１１２は、開口窓１４４ｂ，１４４ｃ，１４６，１４７
をコンタクト孔として、Ｐ+ 型ベース領域１０７ｂ，お
よびＮ+ 型ソース領域１０８に直接に接続されている。
Ｎ+ 型シリコン基板１０１の裏面には、金属膜からなる
ドレイン電極１１５が設けられている。
【００３６】上記第２の実施例によると、ＡC ・ＲON≒
０．１４３ｍｍ2 ・Ωとなり、上記第１の実施例よりさ
らに低い値になる。本実施例ではゲート電極長を長くし
たことにより、１つの仮想的なセルトランジスタのチャ
ネル幅は、前述の従来の正方形の開口窓でのＡC ・ＲON
の最小値を与えるセルトランジスタのチャネル幅に比べ
て、概略７×２0.5 μｍ広がることになる。しかしなが
ら、本実施例におけるセル・サイズが上記第１の実施例
に比べて大きくなるため、本実施例による１ｍｍ2 当り
の見掛け上のチャネル幅は約２４２μｍとなり、上記第
１の実施例より短かくなる。一方、本実施例におけるＡ
C ・ＲONの値から１ｍｍ2 当りの実効的なチャネル幅を
逆算すると、約２２８ｍｍとなる。このことから、見掛
け上増加したチャネル幅の実効的なチャネル幅への増加
に対する寄与率は約７６％となる。このように上記第１
の実施例より寄与率が向上するのは、Ｌb が広くなった
ためである。なお、本実施例では、ゲート電極長ＬG は
７μｍ，第２の開口窓のスリット幅ＬS は１．０μｍと
したが、これらの値はこれらに限定されるものではな
い。
０．１４３ｍｍ2 ・Ωとなり、上記第１の実施例よりさ
らに低い値になる。本実施例ではゲート電極長を長くし
たことにより、１つの仮想的なセルトランジスタのチャ
ネル幅は、前述の従来の正方形の開口窓でのＡC ・ＲON
の最小値を与えるセルトランジスタのチャネル幅に比べ
て、概略７×２0.5 μｍ広がることになる。しかしなが
ら、本実施例におけるセル・サイズが上記第１の実施例
に比べて大きくなるため、本実施例による１ｍｍ2 当り
の見掛け上のチャネル幅は約２４２μｍとなり、上記第
１の実施例より短かくなる。一方、本実施例におけるＡ
C ・ＲONの値から１ｍｍ2 当りの実効的なチャネル幅を
逆算すると、約２２８ｍｍとなる。このことから、見掛
け上増加したチャネル幅の実効的なチャネル幅への増加
に対する寄与率は約７６％となる。このように上記第１
の実施例より寄与率が向上するのは、Ｌb が広くなった
ためである。なお、本実施例では、ゲート電極長ＬG は
７μｍ，第２の開口窓のスリット幅ＬS は１．０μｍと
したが、これらの値はこれらに限定されるものではな
い。
【００３７】ＶＤＭＯＳＦＥＴのゲート電極の概念的な
形状を示す略平面図である図９を参照すると、本発明の
第３の実施例のＶＤＭＯＳＦＥＴにより構成されたパワ
ー半導体装置のチップ表面におけるソース電極，ゲート
電極１０４ｃの位置関係等の概要は上記第１の実施例と
同じあり、コンタクト孔１１１を介してゲート・ボンデ
ィング・パッド１１４とゲート電極１０４ｃとが接続さ
れているが、ゲート電極１０４ｃが異なっている。ゲー
ト電極１０４ｃには、一辺の長さがＬW1＝２．０μｍの
２対の辺とＬW2＝１．４μｍの２対の辺とを有し，一辺
の長さがＬW1＝２．０μｍの１対の辺の間隔がＬW ＝
４．０μｍとなる八角形からなる第１の開口窓１４８，
１４８ａと、幅がＬS ＝０．４μｍのスリット形状の第
２の開口窓１４５とが設けられている。第１の開口窓１
４８，１４８ａの中心は、ラティス・コンスタントＬL
が１０．０μｍの２次元の正方格子の格子点１４１に位
置している。隣接する２つの開口窓１４８（１４８ａ）
の間隔（ゲート電極長ＬG ）は、ＬG ＝６．０μｍであ
る。本実施例と上記第１の実施例との本質的な相違点
は、第１の開口窓１４８，１４８ａの形状が異なること
にある。
形状を示す略平面図である図９を参照すると、本発明の
第３の実施例のＶＤＭＯＳＦＥＴにより構成されたパワ
ー半導体装置のチップ表面におけるソース電極，ゲート
電極１０４ｃの位置関係等の概要は上記第１の実施例と
同じあり、コンタクト孔１１１を介してゲート・ボンデ
ィング・パッド１１４とゲート電極１０４ｃとが接続さ
れているが、ゲート電極１０４ｃが異なっている。ゲー
ト電極１０４ｃには、一辺の長さがＬW1＝２．０μｍの
２対の辺とＬW2＝１．４μｍの２対の辺とを有し，一辺
の長さがＬW1＝２．０μｍの１対の辺の間隔がＬW ＝
４．０μｍとなる八角形からなる第１の開口窓１４８，
１４８ａと、幅がＬS ＝０．４μｍのスリット形状の第
２の開口窓１４５とが設けられている。第１の開口窓１
４８，１４８ａの中心は、ラティス・コンスタントＬL
が１０．０μｍの２次元の正方格子の格子点１４１に位
置している。隣接する２つの開口窓１４８（１４８ａ）
の間隔（ゲート電極長ＬG ）は、ＬG ＝６．０μｍであ
る。本実施例と上記第１の実施例との本質的な相違点
は、第１の開口窓１４８，１４８ａの形状が異なること
にある。
【００３８】ＶＤＭＯＳＦＥＴのゲート電極以下の層の
略平面図であり，図９における領域１３２ｃの拡大略平
面図である図１０と、図１０におけるＢＢ線での拡大略
断面図である図１１とを参照すると、上記第３の実施例
のＶＤＭＯＳＦＥＴの構造は、以下のようになってい
る。
略平面図であり，図９における領域１３２ｃの拡大略平
面図である図１０と、図１０におけるＢＢ線での拡大略
断面図である図１１とを参照すると、上記第３の実施例
のＶＤＭＯＳＦＥＴの構造は、以下のようになってい
る。
【００３９】Ｎ+ 型シリコン基板１０１の表面にはＮ-
型エピタキシャル層１０２が設けられ、このＮ- 型エピ
タキシャル層１０２の上には膜厚約５０ｎｍのゲート酸
化膜１０３，Ｎ+ 型多結晶シリコン膜からなるゲート電
極１０４ｃが設けられている。このゲート電極１０４ｃ
には、上述のように、第１の開口窓１４８（および１４
８ａ）と第２の開口窓１４５とが設けられている。ゲー
ト電極１０４ｃの上面には第１の絶縁膜であるシリコン
酸化膜１０６が設けられている。また、ゲート電極１０
４ｃの側面（開口窓１４８，１４８ａ，１４５の縁端
部）には、第２の絶縁膜であるシリコン酸化膜からなる
スペーサ１１０が設けられている。なお、スリット形状
をなす第２の開口窓１４５は、これの幅がＬS ＝０．４
μｍであるため、上記第１の実施例と同様にスペーサ１
１０で埋設されている。
型エピタキシャル層１０２が設けられ、このＮ- 型エピ
タキシャル層１０２の上には膜厚約５０ｎｍのゲート酸
化膜１０３，Ｎ+ 型多結晶シリコン膜からなるゲート電
極１０４ｃが設けられている。このゲート電極１０４ｃ
には、上述のように、第１の開口窓１４８（および１４
８ａ）と第２の開口窓１４５とが設けられている。ゲー
ト電極１０４ｃの上面には第１の絶縁膜であるシリコン
酸化膜１０６が設けられている。また、ゲート電極１０
４ｃの側面（開口窓１４８，１４８ａ，１４５の縁端
部）には、第２の絶縁膜であるシリコン酸化膜からなる
スペーサ１１０が設けられている。なお、スリット形状
をなす第２の開口窓１４５は、これの幅がＬS ＝０．４
μｍであるため、上記第１の実施例と同様にスペーサ１
１０で埋設されている。
【００４０】１つのＰ+ 型ベース領域１０７ｃは、１つ
の第２の開口窓１４５並びにこの第２の開口窓により接
続された２つの第１の開口窓１４８に自己整合的に、Ｎ
- 型エピタキシャル層１０２の表面に形成されている。
Ｐ+ 型ベース領域１０７ｃのＸjbは２．５μｍであり、
Ｘjb,lは約２．０μｍである。隣接した２つのＰ+ 型ベ
ース領域１０７ｂの最小間隔Ｌb は、約０．７５μｍで
ある。Ｎ+ 型ソース領域１０８のＸjsは０．６μｍであ
り、Ｘjs,lは約０．５μｍである。シリコン酸化膜１０
６，およびスペーサ１１０を覆って、例えばＡｌ−Ｓｉ
−Ｃｌ合金膜からなるソース電極１１２が設けられてい
る。ソース電極１１２は、第１の開口窓１４８（および
１４８ａ）をコンタクト孔として、Ｐ+ 型ベース領域１
０７ｃ，およびＮ+ 型ソース領域１０８に直接に接続さ
れている。Ｎ+ 型シリコン基板１０１の裏面には、金属
膜からなるドレイン電極１１５が設けられている。
の第２の開口窓１４５並びにこの第２の開口窓により接
続された２つの第１の開口窓１４８に自己整合的に、Ｎ
- 型エピタキシャル層１０２の表面に形成されている。
Ｐ+ 型ベース領域１０７ｃのＸjbは２．５μｍであり、
Ｘjb,lは約２．０μｍである。隣接した２つのＰ+ 型ベ
ース領域１０７ｂの最小間隔Ｌb は、約０．７５μｍで
ある。Ｎ+ 型ソース領域１０８のＸjsは０．６μｍであ
り、Ｘjs,lは約０．５μｍである。シリコン酸化膜１０
６，およびスペーサ１１０を覆って、例えばＡｌ−Ｓｉ
−Ｃｌ合金膜からなるソース電極１１２が設けられてい
る。ソース電極１１２は、第１の開口窓１４８（および
１４８ａ）をコンタクト孔として、Ｐ+ 型ベース領域１
０７ｃ，およびＮ+ 型ソース領域１０８に直接に接続さ
れている。Ｎ+ 型シリコン基板１０１の裏面には、金属
膜からなるドレイン電極１１５が設けられている。
【００４１】上記第３の実施例によると、ＡC ・ＲON≒
０．１２７ｍｍ2 ・Ωとなり、上記第２の実施例よりさ
らに低い値になる。これは、上記第２の実施例に比べ
て、本実施例ではセル・サイズが小さく、かつ、Ｌb が
広いためである。本実施例による１ｍｍ2 当りの見掛け
上のチャネル幅は約２６８μｍとなり、１ｍｍ2 当りの
実効的なチャネル幅は約２５７ｍｍとなる。このことか
ら、見掛け上増加したチャネル幅の実効的なチャネル幅
への増加に対する寄与率は約８６％となる。なお、従来
構造の正方形からなるゲート電極の開口窓を有する場合
と、従来構造の八角形からなるゲート電極の開口窓を有
する場合を比較すると、ＡC ・ＲONは正方形の開口窓を
有する方が低くなる。これは、１つの仮想的なセルトラ
ンジスタ当りのチャネル幅の広さに関連する。逆に八角
形の開口窓を有する場合には、斜め隣りに隣接するセル
トランジスタ間のベース領域の間隔が広くなっている。
このため、上述したように、本実施例のＬb が他の実施
例のＬb より広くなる。
０．１２７ｍｍ2 ・Ωとなり、上記第２の実施例よりさ
らに低い値になる。これは、上記第２の実施例に比べ
て、本実施例ではセル・サイズが小さく、かつ、Ｌb が
広いためである。本実施例による１ｍｍ2 当りの見掛け
上のチャネル幅は約２６８μｍとなり、１ｍｍ2 当りの
実効的なチャネル幅は約２５７ｍｍとなる。このことか
ら、見掛け上増加したチャネル幅の実効的なチャネル幅
への増加に対する寄与率は約８６％となる。なお、従来
構造の正方形からなるゲート電極の開口窓を有する場合
と、従来構造の八角形からなるゲート電極の開口窓を有
する場合を比較すると、ＡC ・ＲONは正方形の開口窓を
有する方が低くなる。これは、１つの仮想的なセルトラ
ンジスタ当りのチャネル幅の広さに関連する。逆に八角
形の開口窓を有する場合には、斜め隣りに隣接するセル
トランジスタ間のベース領域の間隔が広くなっている。
このため、上述したように、本実施例のＬb が他の実施
例のＬb より広くなる。
【００４２】なお、上記第３の実施例は、第１の開口窓
が八角形であるが、本実施例は例えば１２角形，１６角
形等の４ｍ角形（ｍは２以上の整数）に対しても適用で
きる。すなわち、その多角形が、多角形の中心が第１の
方向およびこれに直交する第２の方向において所望の格
子間隔を有して設けられた２次元の正方格子の格子点に
設置できることと、第１の方向に平行な１対の辺，およ
び第２の方向に平行な１対の辺がこの多角形に存在する
こととを満たすならば、この実施例は適用できる。
が八角形であるが、本実施例は例えば１２角形，１６角
形等の４ｍ角形（ｍは２以上の整数）に対しても適用で
きる。すなわち、その多角形が、多角形の中心が第１の
方向およびこれに直交する第２の方向において所望の格
子間隔を有して設けられた２次元の正方格子の格子点に
設置できることと、第１の方向に平行な１対の辺，およ
び第２の方向に平行な１対の辺がこの多角形に存在する
こととを満たすならば、この実施例は適用できる。
【００４３】ＶＤＭＯＳＦＥＴのゲート電極の概念的な
形状を示す略平面図である図１２を参照すると、本発明
の第４の実施例のＶＤＭＯＳＦＥＴにより構成されたパ
ワー半導体装置のチップ表面におけるソース電極，ゲー
ト電極の位置関係等の概要は上記第２の実施例と同じあ
り、コンタクト孔１１１を介してゲート・ボンディング
・パッド１１４とゲート電極１０４ｄとが接続されてい
るが、ゲート電極１０４ｄが異なっている。ゲート電極
１０４ｄには、一辺の長さがＬW ＝４．０μｍの正方形
の第１の開口窓１４４ｂ，１４４ｃと、上記第２の実施
例と同様の幅がＬS ＝１．０μｍのスリット形状の第２
の開口窓１４６，１４７とが設けられている。第１の開
口窓１４４ｂ，１４４ｃの中心は、上記第２の実施例と
同様に、ラティス・コンスタントＬL が１１．０μｍの
２次元の正方格子の格子点１４２に位置している。隣接
する２つの開口窓１４４ｂ（１４４ｃ）の間隔（ゲート
電極長ＬG ）は、ＬG ＝７．０μｍである。本実施例と
上記第２の実施例との本質的な相違点の１つは、１つの
第１の開口窓１４４ｂに、２つの第２の開口窓が接続さ
れていることである。この２つの第２の開口窓は、２つ
の開口窓１４６，２つの開口窓１４７，あるいは１つの
開口窓１４６並びに１つの開口窓１４７のいずれかであ
る。なお、第１の開口窓１４４ｃには、１つの第２の開
口窓１４６，および１つの第２の開口窓１４７のいずれ
か１つが接続されている。
形状を示す略平面図である図１２を参照すると、本発明
の第４の実施例のＶＤＭＯＳＦＥＴにより構成されたパ
ワー半導体装置のチップ表面におけるソース電極，ゲー
ト電極の位置関係等の概要は上記第２の実施例と同じあ
り、コンタクト孔１１１を介してゲート・ボンディング
・パッド１１４とゲート電極１０４ｄとが接続されてい
るが、ゲート電極１０４ｄが異なっている。ゲート電極
１０４ｄには、一辺の長さがＬW ＝４．０μｍの正方形
の第１の開口窓１４４ｂ，１４４ｃと、上記第２の実施
例と同様の幅がＬS ＝１．０μｍのスリット形状の第２
の開口窓１４６，１４７とが設けられている。第１の開
口窓１４４ｂ，１４４ｃの中心は、上記第２の実施例と
同様に、ラティス・コンスタントＬL が１１．０μｍの
２次元の正方格子の格子点１４２に位置している。隣接
する２つの開口窓１４４ｂ（１４４ｃ）の間隔（ゲート
電極長ＬG ）は、ＬG ＝７．０μｍである。本実施例と
上記第２の実施例との本質的な相違点の１つは、１つの
第１の開口窓１４４ｂに、２つの第２の開口窓が接続さ
れていることである。この２つの第２の開口窓は、２つ
の開口窓１４６，２つの開口窓１４７，あるいは１つの
開口窓１４６並びに１つの開口窓１４７のいずれかであ
る。なお、第１の開口窓１４４ｃには、１つの第２の開
口窓１４６，および１つの第２の開口窓１４７のいずれ
か１つが接続されている。
【００４４】ＶＤＭＯＳＦＥＴのゲート電極以下の層の
略平面図であり，図１２における領域１３２ｄの拡大略
平面図である図１３と、図１３におけるＡＡ線での拡大
略断面図である図１４とを参照すると、上記第４の実施
例のＶＤＭＯＳＦＥＴの構造は、以下のようになってい
る。
略平面図であり，図１２における領域１３２ｄの拡大略
平面図である図１３と、図１３におけるＡＡ線での拡大
略断面図である図１４とを参照すると、上記第４の実施
例のＶＤＭＯＳＦＥＴの構造は、以下のようになってい
る。
【００４５】Ｎ+ 型シリコン基板１０１の表面にはＮ-
型エピタキシャル層１０２が設けられ、このＮ- 型エピ
タキシャル層１０２の上には膜厚約５０ｎｍのゲート酸
化膜１０３，膜厚約４００ｎｍのＮ+ 型多結晶シリコン
膜からなるゲート電極１０４ｄが設けられている。この
ゲート電極１０４ｄには、上述のように、第１の開口窓
１４４ｂ（および１４４ｃ）と第２の開口窓１４６，１
４７とが設けられている。ゲート電極１０４ｄの上面に
は第１の絶縁膜であるシリコン酸化膜１０６が設けられ
ている。また、ゲート電極１０４ｄの側面（開口窓１４
４ｂ，１４４ｃ，１４６，１４７の縁端部）には、第２
の絶縁膜であるシリコン酸化膜からなるスペーサ１１０
が設けられている。なお、スリット形状をなす第２の開
口窓１４６，１４７の幅がＬS ＝１．０μｍであるた
め、上記第２の実施例と同様に、第２の開口窓にもＮ+
型ソース領域１０８が露出している。
型エピタキシャル層１０２が設けられ、このＮ- 型エピ
タキシャル層１０２の上には膜厚約５０ｎｍのゲート酸
化膜１０３，膜厚約４００ｎｍのＮ+ 型多結晶シリコン
膜からなるゲート電極１０４ｄが設けられている。この
ゲート電極１０４ｄには、上述のように、第１の開口窓
１４４ｂ（および１４４ｃ）と第２の開口窓１４６，１
４７とが設けられている。ゲート電極１０４ｄの上面に
は第１の絶縁膜であるシリコン酸化膜１０６が設けられ
ている。また、ゲート電極１０４ｄの側面（開口窓１４
４ｂ，１４４ｃ，１４６，１４７の縁端部）には、第２
の絶縁膜であるシリコン酸化膜からなるスペーサ１１０
が設けられている。なお、スリット形状をなす第２の開
口窓１４６，１４７の幅がＬS ＝１．０μｍであるた
め、上記第２の実施例と同様に、第２の開口窓にもＮ+
型ソース領域１０８が露出している。
【００４６】１つのＰ+ 型ベース領域１０７ｄは、複数
の第１の開口窓と複数の第２の開口窓とが交互に接続さ
れてなる開口窓に自己整合的に、Ｎ- 型エピタキシャル
層１０２の表面に形成されている。Ｐ+ 型ベース領域１
０７ｄのＸjbは２．５μｍであり、Ｘjb,lは約２．０μ
ｍである。隣接した２つのＰ+ 型ベース領域１０７ｄの
最小間隔Ｌb は、上記第２の実施例と同様に、約０．４
５μｍである。Ｎ+ 型ソース領域１０８のＸjsは０．６
μｍであり、Ｘjs,lは約０．５μｍである。上記第２の
実施例と本質的に異なる本実施例の第２の特徴は、上記
第１の開口窓１４４ｂ，１４４ｃの中心近傍に、膜厚約
４７５ｎｍのＰ+ 型多結晶シリコン膜からなるベース引
き出し電極１２４ａが設けられていることである。ベー
ス引き出し電極１２４ａは、側面にスペーサ１１０を有
し、ゲート酸化膜１０３に設けられたダイレクト・コン
タクト孔１２１を介して上記Ｐ+ 型ベース領域１０７ｄ
に直接に接続されている。シリコン酸化膜１０６，およ
びスペーサ１１０を覆って、例えばＡｌ−Ｓｉ−Ｃｌ合
金膜からなるソース電極１１２が設けられている。ソー
ス電極１１２は、ベース引き出し電極１２４ａに直接に
接続され、開口窓１４４ｂ，１４３ｃ，１４６，１４７
をコンタクト孔としてＮ+ 型ソース領域１０８に直接に
接続されている。Ｎ+ 型シリコン基板１０１の裏面に
は、金属膜からなるドレイン電極１１５が設けられてい
る。
の第１の開口窓と複数の第２の開口窓とが交互に接続さ
れてなる開口窓に自己整合的に、Ｎ- 型エピタキシャル
層１０２の表面に形成されている。Ｐ+ 型ベース領域１
０７ｄのＸjbは２．５μｍであり、Ｘjb,lは約２．０μ
ｍである。隣接した２つのＰ+ 型ベース領域１０７ｄの
最小間隔Ｌb は、上記第２の実施例と同様に、約０．４
５μｍである。Ｎ+ 型ソース領域１０８のＸjsは０．６
μｍであり、Ｘjs,lは約０．５μｍである。上記第２の
実施例と本質的に異なる本実施例の第２の特徴は、上記
第１の開口窓１４４ｂ，１４４ｃの中心近傍に、膜厚約
４７５ｎｍのＰ+ 型多結晶シリコン膜からなるベース引
き出し電極１２４ａが設けられていることである。ベー
ス引き出し電極１２４ａは、側面にスペーサ１１０を有
し、ゲート酸化膜１０３に設けられたダイレクト・コン
タクト孔１２１を介して上記Ｐ+ 型ベース領域１０７ｄ
に直接に接続されている。シリコン酸化膜１０６，およ
びスペーサ１１０を覆って、例えばＡｌ−Ｓｉ−Ｃｌ合
金膜からなるソース電極１１２が設けられている。ソー
ス電極１１２は、ベース引き出し電極１２４ａに直接に
接続され、開口窓１４４ｂ，１４３ｃ，１４６，１４７
をコンタクト孔としてＮ+ 型ソース領域１０８に直接に
接続されている。Ｎ+ 型シリコン基板１０１の裏面に
は、金属膜からなるドレイン電極１１５が設けられてい
る。
【００４７】上記第４の実施例によると、ＡC ・ＲON≒
０．１０９ｍｍ2 ・Ωとなり、上記第３の実施例よりさ
らに低い値になる。さらに本実施例特有の効果として、
ソース電極のベース領域に対するコンタクト抵抗が低減
される。これは、ベース引き出し電極の設置により、ベ
ース引き出し電極とベース電極との接触面積が、他の実
施例におけるベース領域とベース電極との接触面積よ
り、増大するためである。このため、本実施例では、コ
ンタクト抵抗に起因するＰ+ 型ベース領域のフローティ
ング状態の抑制が容易になり、寄生ＮＰＮトランジスタ
効果を低減する。本実施例は、素子の微細化に伴なうコ
ンタクト抵抗の増大に対して、特に有効である。なお、
本実施例におけるベース引き出し電極は、上記第１，第
２，第３の実施例に適用することもできる。
０．１０９ｍｍ2 ・Ωとなり、上記第３の実施例よりさ
らに低い値になる。さらに本実施例特有の効果として、
ソース電極のベース領域に対するコンタクト抵抗が低減
される。これは、ベース引き出し電極の設置により、ベ
ース引き出し電極とベース電極との接触面積が、他の実
施例におけるベース領域とベース電極との接触面積よ
り、増大するためである。このため、本実施例では、コ
ンタクト抵抗に起因するＰ+ 型ベース領域のフローティ
ング状態の抑制が容易になり、寄生ＮＰＮトランジスタ
効果を低減する。本実施例は、素子の微細化に伴なうコ
ンタクト抵抗の増大に対して、特に有効である。なお、
本実施例におけるベース引き出し電極は、上記第１，第
２，第３の実施例に適用することもできる。
【００４８】ＶＤＭＯＳＦＥＴの製造工程の略断面図で
あり，図１３におけるＡＡ線での拡大略断面図である図
１５，図１６を参照すると、上記第４の実施例のＶＤＭ
ＯＳＦＥＴは、以下のように形成される。なお、ここで
用いる製造方法も上記第１の実施例と同様に０．４μｍ
プロセスであり、最小加工寸法は０．４μｍ，アライメ
ント精度は±０．０５μｍである。
あり，図１３におけるＡＡ線での拡大略断面図である図
１５，図１６を参照すると、上記第４の実施例のＶＤＭ
ＯＳＦＥＴは、以下のように形成される。なお、ここで
用いる製造方法も上記第１の実施例と同様に０．４μｍ
プロセスであり、最小加工寸法は０．４μｍ，アライメ
ント精度は±０．０５μｍである。
【００４９】まず、Ｎ+ 型シリコン基板１０１の表面に
は、Ｎ- 型エピタキシャル層１０２が形成される。Ｎ-
型エピタキシャル層１０２の表面には、熱酸化により、
ゲート酸化膜１０３が形成される。第１の開口部の中心
となる予定の部分のゲート酸化膜１０３に、一辺がＬD1
（例えば、０．６μｍ）のダイレクト・コンタクト孔１
２１が形成される。ＣＶＤ法により、ゲート酸化膜１０
３上に膜厚約６５０ｎｍのノン・ドープド多結晶シリコ
ン膜１２２が形成される。ＣＶＤ法により、ノン・ドー
プド多結晶シリコン膜１２２上に、所定膜厚のシリコン
窒化膜１０５が形成される。フォトレジスト膜１２３を
マスクにしたエッチングにより、第１の開口窓と第２の
開口窓とが形成される予定の領域以外のシリコン窒化膜
１０５が除去される。さらに、このフォトレジスト膜１
２３をマスクにした砒素のイオン注入により、シリコン
窒化膜１０５が除去された部分のノン・ドープド多結晶
シリコン膜１２２がＮ+ 型多結晶シリコン膜１１７に変
換される〔図１５（Ａ）〕。
は、Ｎ- 型エピタキシャル層１０２が形成される。Ｎ-
型エピタキシャル層１０２の表面には、熱酸化により、
ゲート酸化膜１０３が形成される。第１の開口部の中心
となる予定の部分のゲート酸化膜１０３に、一辺がＬD1
（例えば、０．６μｍ）のダイレクト・コンタクト孔１
２１が形成される。ＣＶＤ法により、ゲート酸化膜１０
３上に膜厚約６５０ｎｍのノン・ドープド多結晶シリコ
ン膜１２２が形成される。ＣＶＤ法により、ノン・ドー
プド多結晶シリコン膜１２２上に、所定膜厚のシリコン
窒化膜１０５が形成される。フォトレジスト膜１２３を
マスクにしたエッチングにより、第１の開口窓と第２の
開口窓とが形成される予定の領域以外のシリコン窒化膜
１０５が除去される。さらに、このフォトレジスト膜１
２３をマスクにした砒素のイオン注入により、シリコン
窒化膜１０５が除去された部分のノン・ドープド多結晶
シリコン膜１２２がＮ+ 型多結晶シリコン膜１１７に変
換される〔図１５（Ａ）〕。
【００５０】次に、上記フォトレジスト膜１２３が除去
された後、再びフォトレジスト膜（図示せず）をマスク
にしたエッチングにより、ベース引き出し電極が形成さ
れる領域のシリコン窒化膜１０５が除去される。このと
き、残されたシリコン窒化膜１０５とダイレクト・コン
タクト孔１２１との間隔はＬD2となり、ダイレクト・コ
ンタクト孔１２１直下にまではＮ+ 型ソース領域が達し
ないことが好ましことから、Ｘjs,l＜ＬD2（例えば、
０．７μｍ）としてある。このフォトレジスト膜をマス
クにしたボロンのイオン注入により、Ｐ+ 型多結晶シリ
コン膜１２４が形成される。このボロンのイオン注入
は、例えば１００ｋｅＶ，２×１０15ｃｍ-2である。こ
のフォトレジスト膜が除去された後、例えば９５０℃の
スチームによる熱酸化が行なわれ、Ｎ+ 型多結晶シリコ
ン膜１１７，Ｐ+ 型多結晶シリコン膜１２４表面にはそ
れぞれ膜厚約５００ｎｍのシリコン酸化膜１０６，膜厚
約２５０ｎｍのシリコン酸化膜１２６が形成される。こ
の熱酸化により、Ｎ- 型エピタキシャル層１０２表面に
は、ダイレクト・コンタクト孔１２１に自己整合的に、
Ｐ+ 型ベース領域の接合の深さ（Ｘjb）より充分浅い接
合の深さを有するＰ+ 型拡散領域１２７が形成される。
またこの熱酸化により、Ｎ+ 型多結晶シリコン膜１１
７，Ｐ+ 型多結晶シリコン膜１２４の膜厚は、それぞれ
約４００ｎｍ，約４７５ｎｍになる〔図１５（Ｂ）〕。
された後、再びフォトレジスト膜（図示せず）をマスク
にしたエッチングにより、ベース引き出し電極が形成さ
れる領域のシリコン窒化膜１０５が除去される。このと
き、残されたシリコン窒化膜１０５とダイレクト・コン
タクト孔１２１との間隔はＬD2となり、ダイレクト・コ
ンタクト孔１２１直下にまではＮ+ 型ソース領域が達し
ないことが好ましことから、Ｘjs,l＜ＬD2（例えば、
０．７μｍ）としてある。このフォトレジスト膜をマス
クにしたボロンのイオン注入により、Ｐ+ 型多結晶シリ
コン膜１２４が形成される。このボロンのイオン注入
は、例えば１００ｋｅＶ，２×１０15ｃｍ-2である。こ
のフォトレジスト膜が除去された後、例えば９５０℃の
スチームによる熱酸化が行なわれ、Ｎ+ 型多結晶シリコ
ン膜１１７，Ｐ+ 型多結晶シリコン膜１２４表面にはそ
れぞれ膜厚約５００ｎｍのシリコン酸化膜１０６，膜厚
約２５０ｎｍのシリコン酸化膜１２６が形成される。こ
の熱酸化により、Ｎ- 型エピタキシャル層１０２表面に
は、ダイレクト・コンタクト孔１２１に自己整合的に、
Ｐ+ 型ベース領域の接合の深さ（Ｘjb）より充分浅い接
合の深さを有するＰ+ 型拡散領域１２７が形成される。
またこの熱酸化により、Ｎ+ 型多結晶シリコン膜１１
７，Ｐ+ 型多結晶シリコン膜１２４の膜厚は、それぞれ
約４００ｎｍ，約４７５ｎｍになる〔図１５（Ｂ）〕。
【００５１】次に、ウェットエッチングにより上記シリ
コン窒化膜が除去される。シリコン酸化膜１０５，１２
４をマスクにしたＨＢｒ等による異方性エッチングによ
り、ノン・ドープド多結晶シリコン膜１２２が選択的に
除去される。この段階で、Ｎ+ 型多結晶シリコン膜１１
７，Ｐ+ 型多結晶シリコン膜１２４は、それぞれゲート
電極１０７ｄ，ベース引き出し電極１２４ａとなる。図
示は省略するが、その後、上記第１の実施例と同様に、
ウェットエッチングにより露出した部分のゲート酸化膜
１０３が除去される。熱酸化により、露出したＮ- 型エ
ピタキシャル層１０２，ゲート電極１０７ｄ，およびベ
ース引き出し電極１２４ａ表面に膜厚１０ｎｍ前後のシ
リコン酸化膜が形成される。この段階で、シリコン酸化
膜１０５，１２４の膜厚は、それぞれ４００ｎｍ，１５
０ｎｍとなる。続いて、上記第１の実施例と同様の方法
により、Ｎ- 型エピタキシャル層１０２表面にはＰ+ 型
ベース領域１０７ｄが形成され、さらにＰ+ 型ベース領
域１０７ｄ表面にはＮ+ 型ソース領域１０８が形成され
る。なお、上記Ｐ+ 型拡散領域１２７はＰ+ 型ベース領
域１０７ｄに吸収される〔図１６（Ａ）〕。
コン窒化膜が除去される。シリコン酸化膜１０５，１２
４をマスクにしたＨＢｒ等による異方性エッチングによ
り、ノン・ドープド多結晶シリコン膜１２２が選択的に
除去される。この段階で、Ｎ+ 型多結晶シリコン膜１１
７，Ｐ+ 型多結晶シリコン膜１２４は、それぞれゲート
電極１０７ｄ，ベース引き出し電極１２４ａとなる。図
示は省略するが、その後、上記第１の実施例と同様に、
ウェットエッチングにより露出した部分のゲート酸化膜
１０３が除去される。熱酸化により、露出したＮ- 型エ
ピタキシャル層１０２，ゲート電極１０７ｄ，およびベ
ース引き出し電極１２４ａ表面に膜厚１０ｎｍ前後のシ
リコン酸化膜が形成される。この段階で、シリコン酸化
膜１０５，１２４の膜厚は、それぞれ４００ｎｍ，１５
０ｎｍとなる。続いて、上記第１の実施例と同様の方法
により、Ｎ- 型エピタキシャル層１０２表面にはＰ+ 型
ベース領域１０７ｄが形成され、さらにＰ+ 型ベース領
域１０７ｄ表面にはＮ+ 型ソース領域１０８が形成され
る。なお、上記Ｐ+ 型拡散領域１２７はＰ+ 型ベース領
域１０７ｄに吸収される〔図１６（Ａ）〕。
【００５２】次に、シリコン酸化膜１２６の除去を行な
う。これは、フォトレジスト膜をマスクに用いてもよ
い。フォトレジスト膜を用いない場合、例えば、ウェッ
トエッチングによる全面エッチングを行なう。このと
き、シリコン酸化膜１０６の膜厚は約２００ｎｍとな
る。またこの場合には、電極１０７ｄ，１２４ａ直下の
ゲート酸化膜１０３のサイド・エッチングを補修するた
め、熱酸化による膜厚２５ｎｍ前後のシリコン酸化膜
が、露出したＮ- 型エピタキシャル層１０２，ゲート電
極１０７ｄ，およびベース引き出し電極１２４ａ表面に
再び形成される。ＣＶＤ法により、全面に膜厚約２００
ｎｍのシリコン酸化膜が堆積される。このシリコン酸化
膜がエッチバックされ、上記ゲート電極１０７ｄ，およ
び上記ベース引き出し電極１２４ａの側面にスペーサ１
１０が形成される〔図１６（Ｂ）〕。この後、上記第１
の実施例と同様の方法により、ソース電極，ドレイン電
極が形成され、図１２，１３，１４に示した本実施例の
ＶＤＭＯＳＦＥＴが完成する。
う。これは、フォトレジスト膜をマスクに用いてもよ
い。フォトレジスト膜を用いない場合、例えば、ウェッ
トエッチングによる全面エッチングを行なう。このと
き、シリコン酸化膜１０６の膜厚は約２００ｎｍとな
る。またこの場合には、電極１０７ｄ，１２４ａ直下の
ゲート酸化膜１０３のサイド・エッチングを補修するた
め、熱酸化による膜厚２５ｎｍ前後のシリコン酸化膜
が、露出したＮ- 型エピタキシャル層１０２，ゲート電
極１０７ｄ，およびベース引き出し電極１２４ａ表面に
再び形成される。ＣＶＤ法により、全面に膜厚約２００
ｎｍのシリコン酸化膜が堆積される。このシリコン酸化
膜がエッチバックされ、上記ゲート電極１０７ｄ，およ
び上記ベース引き出し電極１２４ａの側面にスペーサ１
１０が形成される〔図１６（Ｂ）〕。この後、上記第１
の実施例と同様の方法により、ソース電極，ドレイン電
極が形成され、図１２，１３，１４に示した本実施例の
ＶＤＭＯＳＦＥＴが完成する。
【００５３】
【発明の効果】例えばＶＤＭＯＳＦＥＴのゲート電極の
開口窓が正方形の第１の開口窓のみからなる場合、一導
電型のエピタキシャル層の膜厚，および不純物濃度と要
求される耐圧とから逆導電型のベース領域の接合の深さ
（Ｘjb）が決まる。低耐圧のＶＤＭＯＳＦＥＴの場合、
これにより、ゲート電極直下に延在したベース領域の水
平方向の接合の深さ（Ｘjb,l）も定まる。ＶＤＭＯＳＦ
ＥＴのチャネル長（およびソース領域の接合の深さ（Ｘ
js））を固定しておくと、単位面積当りのオン抵抗（規
格化されたＲON＝ＡC ・ＲON）を最小（単位面積当りの
チャネル幅を最大）にするゲート電極長（ＬG ）と第１
の開口窓の一辺の長さ（ＬW ）とが得られる。ＬG の値
が定まるということは、第１の方向，もしくは第２の方
向に隣接する２つのＶＤＭＯＳＦＥＴのベース領域の
（ゲート電極直下での）間隔の最適値（ＬG −２
Ｘjb,l）が定まることになる。このとき、斜め隣りに隣
接する２つの第１の開口窓の間では、２つのＶＤＭＯＳ
ＦＥＴのベース領域の間隔は、（２0.5 −１）×ＬG だ
け広くなっている。
開口窓が正方形の第１の開口窓のみからなる場合、一導
電型のエピタキシャル層の膜厚，および不純物濃度と要
求される耐圧とから逆導電型のベース領域の接合の深さ
（Ｘjb）が決まる。低耐圧のＶＤＭＯＳＦＥＴの場合、
これにより、ゲート電極直下に延在したベース領域の水
平方向の接合の深さ（Ｘjb,l）も定まる。ＶＤＭＯＳＦ
ＥＴのチャネル長（およびソース領域の接合の深さ（Ｘ
js））を固定しておくと、単位面積当りのオン抵抗（規
格化されたＲON＝ＡC ・ＲON）を最小（単位面積当りの
チャネル幅を最大）にするゲート電極長（ＬG ）と第１
の開口窓の一辺の長さ（ＬW ）とが得られる。ＬG の値
が定まるということは、第１の方向，もしくは第２の方
向に隣接する２つのＶＤＭＯＳＦＥＴのベース領域の
（ゲート電極直下での）間隔の最適値（ＬG −２
Ｘjb,l）が定まることになる。このとき、斜め隣りに隣
接する２つの第１の開口窓の間では、２つのＶＤＭＯＳ
ＦＥＴのベース領域の間隔は、（２0.5 −１）×ＬG だ
け広くなっている。
【００５４】本発明は、ベース領域の間隔が広いこの斜
め隣りに隣接する２つの第１の開口窓の間に所望幅のス
リット形状の第２の開口窓を設け、この第２の開口窓の
両側にチャネル領域を形成し、チャネル幅を実効的に増
加させて、規格化されたＲON（ＡC ・ＲON）を低減して
いる。この結果として、本発明によれば、、例えば正六
角形の開口窓が最密充填された場合よりも、規格化され
たＲON（ＡC ・ＲON）が低くなる。
め隣りに隣接する２つの第１の開口窓の間に所望幅のス
リット形状の第２の開口窓を設け、この第２の開口窓の
両側にチャネル領域を形成し、チャネル幅を実効的に増
加させて、規格化されたＲON（ＡC ・ＲON）を低減して
いる。この結果として、本発明によれば、、例えば正六
角形の開口窓が最密充填された場合よりも、規格化され
たＲON（ＡC ・ＲON）が低くなる。
【図１】分図（Ａ）は本発明の第１の実施例によるＶＤ
ＭＯＳＦＥＴから構成させたパワー半導体装置チップの
略平面図である。分図（Ｂ）は上記第１の実施例のＶＤ
ＭＯＳＦＥＴのゲート電極の概念的な形状を示す略平面
図であり、分図（Ａ）における領域１３１での拡大略平
面図である。
ＭＯＳＦＥＴから構成させたパワー半導体装置チップの
略平面図である。分図（Ｂ）は上記第１の実施例のＶＤ
ＭＯＳＦＥＴのゲート電極の概念的な形状を示す略平面
図であり、分図（Ａ）における領域１３１での拡大略平
面図である。
【図２】上記第１の実施例のゲート電極以下の層の略平
面図であり、図１（Ｂ）における領域１３２ａの拡大略
平面図である。
面図であり、図１（Ｂ）における領域１３２ａの拡大略
平面図である。
【図３】上記第１の実施例の略断面図であり、図２にお
けるＡＡ線，ＢＢ線での拡大略断面図である。
けるＡＡ線，ＢＢ線での拡大略断面図である。
【図４】上記第１の実施例の製造工程の略断面図であ
り、図２におけるＡＡ線での拡大略断面図である。
り、図２におけるＡＡ線での拡大略断面図である。
【図５】上記第１の実施例の製造工程の略断面図であ
り、図２におけるＡＡ線での拡大略断面図である。
り、図２におけるＡＡ線での拡大略断面図である。
【図６】本発明の第２の実施例のＶＤＭＯＳＦＥＴのゲ
ート電極の概念的な形状を示す略平面図である。
ート電極の概念的な形状を示す略平面図である。
【図７】上記第２の実施例のゲート電極以下の層の略平
面図であり、図６における領域１３２ｂでの拡大略平面
図である。
面図であり、図６における領域１３２ｂでの拡大略平面
図である。
【図８】上記第２の実施例の略断面図であり、図７にお
けるＡＡ線での拡大略断面図である。
けるＡＡ線での拡大略断面図である。
【図９】本発明の第３の実施例のＶＤＭＯＳＦＥＴのゲ
ート電極の概念的な形状を示す略平面図である。
ート電極の概念的な形状を示す略平面図である。
【図１０】上記第３の実施例のゲート電極以下の層の略
平面図であり、図９における領域１３２ｃでの拡大略平
面図である。
平面図であり、図９における領域１３２ｃでの拡大略平
面図である。
【図１１】上記第２の実施例の略断面図であり、図１０
におけるＢＢ線での拡大略断面図である。
におけるＢＢ線での拡大略断面図である。
【図１２】本発明の第４の実施例のＶＤＭＯＳＦＥＴの
ゲート電極の概念的な形状を示す略平面図である。
ゲート電極の概念的な形状を示す略平面図である。
【図１３】上記第４の実施例のゲート電極以下の層の略
平面図であり、図１２における領域１３２ｄでの拡大略
平面図である。
平面図であり、図１２における領域１３２ｄでの拡大略
平面図である。
【図１４】上記第４の実施例の略断面図であり、図１３
におけるＡＡ線での拡大略断面図である。
におけるＡＡ線での拡大略断面図である。
【図１５】上記第４の実施例の製造工程の略断面図であ
り、図１３におけるＡＡ線での拡大略断面図である。
り、図１３におけるＡＡ線での拡大略断面図である。
【図１６】上記第４の実施例の製造工程の略断面図であ
り、図１３におけるＡＡ線での拡大略断面図である。
り、図１３におけるＡＡ線での拡大略断面図である。
【図１７】分図（Ａ）は従来構造のＶＤＭＯＳＦＥＴの
ゲート電極以下の略平面図である。分図（Ｂ）は上記Ｖ
ＤＭＯＳＦＥＴの略断面図であり、分図（Ａ）における
ＡＡ線での略断面図である。
ゲート電極以下の略平面図である。分図（Ｂ）は上記Ｖ
ＤＭＯＳＦＥＴの略断面図であり、分図（Ａ）における
ＡＡ線での略断面図である。
【図１８】従来構造のＶＤＭＯＳＦＥＴにおけるゲート
電極長（ＬG ）に対する単位面積当りのオン抵抗（規格
化されたＲON＝ＡC ・ＲON）の変化を示すグラフであ
る。
電極長（ＬG ）に対する単位面積当りのオン抵抗（規格
化されたＲON＝ＡC ・ＲON）の変化を示すグラフであ
る。
１０１，２０１ Ｎ+ 型シリコン基板 １０２，２０２ Ｎ- 型エピタキシャル層 １０３，２０３ ゲート酸化膜 １０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，２０４
ゲート電極 １０５ シリコン窒化膜 １０６，１２６ シリコン酸化膜 １０７ａ，１０７ｂ，１０７ｃ，１０７ｄ，２０７
Ｐ+ 型ベース領域 １０８，２０８ Ｎ+ 型ソース領域 １０９，１２３ フォトレジスト膜 １１０ スペーサ １１１ コンタクト孔 １１２，２１２ ソース電極 １１３ ソース・ボンディング・パッド １１４ ゲート・ボンディング・パッド １１５，２１５ ドレイン電極 １１６ パワー半導体装置のチップ １１７，１１８ Ｎ+ 型多結晶シリコン膜 １２１ ダイレクト・コンタクト孔 １２２ ノン・ドープド多結晶シリコン膜 １２４ Ｐ+ 型多結晶シリコン膜 １２４ａ ベース引き出し電極 １２７ Ｐ+ 型拡散領域 １３１，１３２ａ，１３２ｂ，１３２ｃ，１３２ｄ
領域 １４１，１４２ 正方格子の格子点 １４３，１４３ａ，１４４，１４４ａ，１４４ｂ，１４
４ｃ，１４８，１４８ａ 第１の開口窓 １４５，１４６，１４７ 第２の開口窓 ２０６ 層間絶縁膜
ゲート電極 １０５ シリコン窒化膜 １０６，１２６ シリコン酸化膜 １０７ａ，１０７ｂ，１０７ｃ，１０７ｄ，２０７
Ｐ+ 型ベース領域 １０８，２０８ Ｎ+ 型ソース領域 １０９，１２３ フォトレジスト膜 １１０ スペーサ １１１ コンタクト孔 １１２，２１２ ソース電極 １１３ ソース・ボンディング・パッド １１４ ゲート・ボンディング・パッド １１５，２１５ ドレイン電極 １１６ パワー半導体装置のチップ １１７，１１８ Ｎ+ 型多結晶シリコン膜 １２１ ダイレクト・コンタクト孔 １２２ ノン・ドープド多結晶シリコン膜 １２４ Ｐ+ 型多結晶シリコン膜 １２４ａ ベース引き出し電極 １２７ Ｐ+ 型拡散領域 １３１，１３２ａ，１３２ｂ，１３２ｃ，１３２ｄ
領域 １４１，１４２ 正方格子の格子点 １４３，１４３ａ，１４４，１４４ａ，１４４ｂ，１４
４ｃ，１４８，１４８ａ 第１の開口窓 １４５，１４６，１４７ 第２の開口窓 ２０６ 層間絶縁膜
Claims (7)
- 【請求項１】 一導電型のシリコン基板と、 所望膜厚を有して、前記シリコン基板の表面に設けられ
た該シリコン基板より低濃度の一導電型のエピタキシャ
ル層と、 前記エピタキシャル層の表面に設けられたゲート酸化膜
と、 第１の方向および該第１の方向に直交する第２の方向に
それぞれ所望の間隔を有して設けられた正方格子のそれ
ぞれの格子点に対応した位置を中心にしてそれぞれに設
けられた所望の形状の多角形からなる複数の第１の開口
窓を有し、さらに、少なくとも１つの前記第１の開口窓
の中心と該第１の開口窓の斜め隣りに隣接する４つの前
記第１の開口窓のうちの少なくとも１つの第１の開口窓
の中心とを結ぶ線上に所望の幅を有して設けられたスリ
ット形状の第２の開口窓を有して前記ゲート酸化膜上に
設けられたゲート電極と、 前記ゲート電極の上面に設けられた第１の絶縁膜と、 前記ゲート電極の側面に設けられた第２の絶縁膜と、 所定の接合の深さを有して前記第１，および前記第２の
開口窓に自己整合的に前記エピタキシャル層の表面に形
成された逆導電型のベース領域と、 前記ベース領域の接合の深さより浅い接合の深さを有
し、一端が前記第１，および前記第２の開口窓に自己整
合的に，他端が前記第１の開口窓から所望の幅を有し
て、前記ベース領域の表面に形成された一導電型のソー
ス領域と、 前記第１，および前記第２の絶縁膜を覆い、少なくとも
前記第１の開口窓において前記ベース領域と短絡して、
前記ソース領域と直接に接続するソース電極と、 前記シリコン基板の裏面に設けられたドレイン電極と、 を有することを特徴とする縦型二重拡散ＭＯＳＦＥＴ。 - 【請求項２】 前記多角形からなる前記第１の開口窓
が、前記第１の方向に平行な２つの辺と、前記第２の方
向に平行な２つの辺とを有することを特徴とする請求項
１記載の縦型二重拡散ＭＯＳＦＥＴ - 【請求項３】 前記第１の開口窓が正方形であることを
特徴とする請求項２記載の縦型二重拡散ＭＯＳＦＥＴ。 - 【請求項４】 前記第１の開口窓が八角形であることを
特徴とする請求項２記載の縦型二重拡散ＭＯＳＦＥＴ。 - 【請求項５】 １つの前記第１の開口窓が、２つの前記
第２の開口窓により該第１の開口窓の上記斜め隣りに隣
接する前記第１の開口窓の２つと接続されていることを
特徴とする請求項１，請求項２，請求項３，もしくは請
求項４記載の縦型二重拡散ＭＯＳＦＥＴ。 - 【請求項６】 前記第２の開口窓において、前記ソース
電極が前記ソース領域と直接に接続することを特徴とす
る請求項１，請求項２，請求項３，請求項４，もしくは
請求項５記載の縦型二重拡散ＭＯＳＦＥＴ。 - 【請求項７】 前記第１の開口窓の中心部の近傍にダイ
レクト・コンタクト孔を介して前記ベース電極と直接に
接続する逆導電型の多結晶シリコン膜からなるベース引
き出し電極を有し、該ベース引き出し電極の側面には前
記第２の絶縁膜が設けられ、前記ベース電極が該ベース
引き出し電極の上面において該ベース引き出し電極と直
接に接続することを特徴とする請求項１，請求項２，請
求項３，請求項４，請求項５，もしくは請求項６記載の
縦型二重拡散ＭＯＳＦＥＴ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5062209A JP2910489B2 (ja) | 1993-03-22 | 1993-03-22 | 縦型二重拡散ｍｏｓｆｅｔ |
| US08/215,110 US5521410A (en) | 1993-03-22 | 1994-03-21 | Power semiconductor device comprising vertical double-diffused MOSFETS each having low on-resistance per unit area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5062209A JP2910489B2 (ja) | 1993-03-22 | 1993-03-22 | 縦型二重拡散ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06275838A JPH06275838A (ja) | 1994-09-30 |
| JP2910489B2 true JP2910489B2 (ja) | 1999-06-23 |
Family
ID=13193524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5062209A Expired - Fee Related JP2910489B2 (ja) | 1993-03-22 | 1993-03-22 | 縦型二重拡散ｍｏｓｆｅｔ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5521410A (ja) |
| JP (1) | JP2910489B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703389A (en) * | 1995-02-24 | 1997-12-30 | Motorola, Inc. | Vertical IGFET configuration having low on-resistance and method |
| EP0772242B1 (en) | 1995-10-30 | 2006-04-05 | STMicroelectronics S.r.l. | Single feature size MOS technology power device |
| EP0772241B1 (en) | 1995-10-30 | 2004-06-09 | STMicroelectronics S.r.l. | High density MOS technology power device |
| JP3240896B2 (ja) * | 1995-11-21 | 2001-12-25 | 富士電機株式会社 | Ｍｏｓ型半導体素子 |
| WO1997047044A1 (en) * | 1996-06-06 | 1997-12-11 | The Board Of Trustees Of The University Of Illinois | Insulated gate bipolar transistor with reduced losses |
| EP0823735A1 (en) * | 1996-08-05 | 1998-02-11 | Sgs-Thomson Microelectronics S.A. | MOS-technology power device |
| DE69734982D1 (de) * | 1997-10-24 | 2006-02-02 | St Microelectronics Srl | Verfahren zur Integration von MOS-Technologie-Bauelementen mit unterschiedlichen Schwellenspannungen in demselben Halbleiterchip |
| JPH11204781A (ja) | 1998-01-07 | 1999-07-30 | Nec Yamagata Ltd | 半導体装置 |
| DE69839439D1 (de) | 1998-05-26 | 2008-06-19 | St Microelectronics Srl | MOS-Technologie-Leistungsanordnung mit hoher Integrationsdichte |
| US6144067A (en) * | 1998-11-23 | 2000-11-07 | International Rectifier Corp. | Strip gate poly structure for increased channel width and reduced gate resistance |
| AU5475100A (en) * | 1999-06-09 | 2000-12-28 | International Rectifier Corporation | Dual epitaxial layer for high voltage vertical conduction power mosfet devices |
| US20030006483A1 (en) * | 2001-03-28 | 2003-01-09 | International Rectifier Corp. | Short channel power MOSFET with increased breakdown voltage |
| JP4468609B2 (ja) * | 2001-05-21 | 2010-05-26 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6583469B1 (en) | 2002-01-28 | 2003-06-24 | International Business Machines Corporation | Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same |
| EP1387408A1 (en) * | 2002-06-12 | 2004-02-04 | Motorola, Inc. | Power semiconductor device and method of manufacturing the same |
| US7084479B2 (en) * | 2003-12-08 | 2006-08-01 | International Business Machines Corporation | Line level air gaps |
| EP1790013A1 (en) * | 2004-08-31 | 2007-05-30 | Freescale Semiconductor, Inc. | Power semiconductor device |
| US8563387B2 (en) * | 2010-09-22 | 2013-10-22 | Infineon Technologies Ag | Transistor and method of manufacturing a transistor |
| CN102157518B (zh) * | 2011-01-07 | 2012-05-30 | 北方工业大学 | 单片集成的新型双重突波保护器件及其制作方法 |
| WO2013103051A1 (ja) * | 2012-01-06 | 2013-07-11 | 三菱電機株式会社 | 半導体装置 |
| JP2013258333A (ja) * | 2012-06-13 | 2013-12-26 | Toshiba Corp | 電力用半導体装置 |
| US10600871B2 (en) * | 2016-05-23 | 2020-03-24 | General Electric Company | Electric field shielding in silicon carbide metal-oxide-semiconductor (MOS) device cells using body region extensions |
| CN111627900B (zh) * | 2020-04-16 | 2023-11-28 | 湖南国芯半导体科技有限公司 | 一种功率半导体器件及制作方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52132684A (en) * | 1976-04-29 | 1977-11-07 | Sony Corp | Insulating gate type field effect transistor |
| US5008725C2 (en) * | 1979-05-14 | 2001-05-01 | Internat Rectifer Corp | Plural polygon source pattern for mosfet |
| JPH0687506B2 (ja) * | 1988-03-18 | 1994-11-02 | 三洋電機株式会社 | パワーｍｏｓｆｅｔ |
| JP2771172B2 (ja) * | 1988-04-01 | 1998-07-02 | 日本電気株式会社 | 縦型電界効果トランジスタ |
| JP3016298B2 (ja) * | 1992-02-26 | 2000-03-06 | 日本電気株式会社 | 半導体装置 |
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