JP2634800B2 - 半導体集積回路スタンダードセル - Google Patents
半導体集積回路スタンダードセルInfo
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- 229910052782 aluminium Inorganic materials 0.000 claims description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 239000003870 refractory metal Substances 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路スタンダードセルに関し、特
にチップ面積の縮小に有効なスタンダードセルに関す
る。
にチップ面積の縮小に有効なスタンダードセルに関す
る。
従来半導体集積回路のスタンダードセルは、所要の素
子と、これらを接続する複数の配線とで構成し、論理等
の所要の機能を有するセル回路を構成している。そし
て、このセルを集積回路として構成する場合には、複数
のセルを相互に或いは外部の他の回路に配線接続する必
要がある。このため、各セルにはセル領域内においてセ
ル内部配線を行う一の導電層に入力接点及び出力接点を
設け、この入力接点，出力接点を他の導電層に接続し、
この他の導電層を介して相互及び外部への配線を行って
いる。
子と、これらを接続する複数の配線とで構成し、論理等
の所要の機能を有するセル回路を構成している。そし
て、このセルを集積回路として構成する場合には、複数
のセルを相互に或いは外部の他の回路に配線接続する必
要がある。このため、各セルにはセル領域内においてセ
ル内部配線を行う一の導電層に入力接点及び出力接点を
設け、この入力接点，出力接点を他の導電層に接続し、
この他の導電層を介して相互及び外部への配線を行って
いる。
上述した従来のスタンダードセルでは、セルに設けた
一の導電層、つまり第１導電層の入力接点及び出力接点
が予めレイアウト配置した位置に固定的に設けられてい
るため、このセルの上層に設けた他の導電層、つまり第
２の導電層を用いてセルを相互に及び外部回路に接続す
る場合にこの第２導電層の延設に制約を受けることがあ
る。例えば、複数設けられる種々の配線のレイアウトの
理由から、前記第２導電層を入力接点や出力接点位置に
延設してここで第１導電層との直接接続を行うことが難
しい場合には、第１導電層を一旦セル領域の外部に引き
出し、この位置において第２導電層とのコンタクトを取
るように構成することが要求される。
一の導電層、つまり第１導電層の入力接点及び出力接点
が予めレイアウト配置した位置に固定的に設けられてい
るため、このセルの上層に設けた他の導電層、つまり第
２の導電層を用いてセルを相互に及び外部回路に接続す
る場合にこの第２導電層の延設に制約を受けることがあ
る。例えば、複数設けられる種々の配線のレイアウトの
理由から、前記第２導電層を入力接点や出力接点位置に
延設してここで第１導電層との直接接続を行うことが難
しい場合には、第１導電層を一旦セル領域の外部に引き
出し、この位置において第２導電層とのコンタクトを取
るように構成することが要求される。
このため、第１及び第２の導電層を接続するためのコ
ンタクト領域をスタンダードセル領域とは別の箇所に確
保する必要があり、このコンタクト領域のためのスペー
スを新たに確保することによってセルの集積密度が低減
され、或いはチップ面積を縮小する上での障害になって
いる。
ンタクト領域をスタンダードセル領域とは別の箇所に確
保する必要があり、このコンタクト領域のためのスペー
スを新たに確保することによってセルの集積密度が低減
され、或いはチップ面積を縮小する上での障害になって
いる。
本発明の半導体集積回路スタンダードセルは、第１及
び第２の導電層を接続するための特別な領域を設けるこ
となく両導電層の接続を可能とし、セルの集積密度の向
上及びチップの面積の縮小を可能とするものである。
び第２の導電層を接続するための特別な領域を設けるこ
となく両導電層の接続を可能とし、セルの集積密度の向
上及びチップの面積の縮小を可能とするものである。
本発明の半導体集積回路スタンダードセルは、スタン
ダードセル領域の略全幅方向に亘って入力、出力の各接
点層としての第１導電層をそれぞれ延設するとともに、
これらの第１導電層とは絶縁分離された多数本の第２導
電層を第１導電層と直交する方向に並行に延設し、これ
らの第２導電層の中から任意のものを入力、出力の各配
線として選択し、セル領域内において、前記第１導電層
と、選択された第２導電層とが交差するそれぞれの位置
にコンタクト部を配設する構成としている。
ダードセル領域の略全幅方向に亘って入力、出力の各接
点層としての第１導電層をそれぞれ延設するとともに、
これらの第１導電層とは絶縁分離された多数本の第２導
電層を第１導電層と直交する方向に並行に延設し、これ
らの第２導電層の中から任意のものを入力、出力の各配
線として選択し、セル領域内において、前記第１導電層
と、選択された第２導電層とが交差するそれぞれの位置
にコンタクト部を配設する構成としている。
次に、本発明を図面を参照して説明する。
図は本発明の一実施例の平面レイアウト図であり、こ
こではＰチャネルMOSトランジスタとＮチャネルMOSトラ
ンジスタとからなる相補型MOSトランジスタ（CMOS）を
２つ用いたノンインバーティングバッファを構成した例
を示している。
こではＰチャネルMOSトランジスタとＮチャネルMOSトラ
ンジスタとからなる相補型MOSトランジスタ（CMOS）を
２つ用いたノンインバーティングバッファを構成した例
を示している。
即ち、半導体集積回路１のスタンダードセル領域には
ＰチャネルMOSトランジスタ列２とＮチャネルMOSトラン
ジスタ列３とを適宜寸法離して対向配置している。これ
らＰチャネルMOSトランジスタ列２及びＮチャネルMOSト
ランジスタ列３は、多結晶シリコン層４や第１アルミニ
ウム層５によって夫々２個のトランジスタ2A,2B及び3A,
3Bとして構成しており、対応するＰ及びＮの各チャネル
MOSトランジスタ2Aと3A及び2Bと3Bとで夫々CMOS6A,6Bを
構成している。
ＰチャネルMOSトランジスタ列２とＮチャネルMOSトラン
ジスタ列３とを適宜寸法離して対向配置している。これ
らＰチャネルMOSトランジスタ列２及びＮチャネルMOSト
ランジスタ列３は、多結晶シリコン層４や第１アルミニ
ウム層５によって夫々２個のトランジスタ2A,2B及び3A,
3Bとして構成しており、対応するＰ及びＮの各チャネル
MOSトランジスタ2Aと3A及び2Bと3Bとで夫々CMOS6A,6Bを
構成している。
そして、一方のCMOS6Aには多結晶シリコン層４と第１
アルミニウム層５の一部4a,5aで入力接点層７に接続
し、また他方のCMOS6Bには多結晶シリコン層４と第１ア
ルミニウム層５の他の一部4b,5bで出力接点層８に接続
している。これら入力接点層７及び出力接点層８は前記
第１アルミニウム配線５と同時に形成した第１アルミニ
ウム配線からなり、前記各MOSトランジスタ列2,3の両側
においてMOSトランジスタ列2,3の幅方向に延設し、その
長さはセル領域の略全幅に至るように設定している。
アルミニウム層５の一部4a,5aで入力接点層７に接続
し、また他方のCMOS6Bには多結晶シリコン層４と第１ア
ルミニウム層５の他の一部4b,5bで出力接点層８に接続
している。これら入力接点層７及び出力接点層８は前記
第１アルミニウム配線５と同時に形成した第１アルミニ
ウム配線からなり、前記各MOSトランジスタ列2,3の両側
においてMOSトランジスタ列2,3の幅方向に延設し、その
長さはセル領域の略全幅に至るように設定している。
このように構成したセルにおいて、図外の絶縁膜上に
配設する第２アルミニウム層10は、図示のようにセル領
域上でMOSトランジスタ列2,3の長さ方向に向けて、つま
り前記入力接点層７及び出力接点層８と直交する方向に
向けて延設している。ここでは、第２アルミニウム層10
は複数本を並行に配列しており、その一部は電源配線10
Aとして、また他の一部は接地配線10Bとして夫々配設
し、これらの配線10A,10Bの間に入力，出力に接続され
る配線列10Cを配設した構成としている。
配設する第２アルミニウム層10は、図示のようにセル領
域上でMOSトランジスタ列2,3の長さ方向に向けて、つま
り前記入力接点層７及び出力接点層８と直交する方向に
向けて延設している。ここでは、第２アルミニウム層10
は複数本を並行に配列しており、その一部は電源配線10
Aとして、また他の一部は接地配線10Bとして夫々配設
し、これらの配線10A,10Bの間に入力，出力に接続され
る配線列10Cを配設した構成としている。
そして、電源配線10Aは電源コンタクト11により前記
ＰチャネルMOSトランジスタ列２に接続し、接地配線10B
は接地コンタクト12により前記ＮチャネルMOSトランジ
スタ列３に接続している。また、入力，出力の配線列10
Cは、前記入力接点層７と出力接点層８と交差する箇所
の中、任意の交差位置に入力コンタクト13及び出力コン
タクト14を配設して夫々の接続を行っている。
ＰチャネルMOSトランジスタ列２に接続し、接地配線10B
は接地コンタクト12により前記ＮチャネルMOSトランジ
スタ列３に接続している。また、入力，出力の配線列10
Cは、前記入力接点層７と出力接点層８と交差する箇所
の中、任意の交差位置に入力コンタクト13及び出力コン
タクト14を配設して夫々の接続を行っている。
したがって、この構成によれば、入力，出力の配線列
10Cに設ける入力コンタクト13及び出力コンタクト14
は、夫々入力接点層７や出力接点層８の長さ方向の任意
の位置に設定できる。このため、セルのレイアウトや他
の配線レイアウト等によってコンタクトの配設位置に制
約を受ける場合でも、セル領域内の比較的に自由な位置
にコンタクトを配設できる。
10Cに設ける入力コンタクト13及び出力コンタクト14
は、夫々入力接点層７や出力接点層８の長さ方向の任意
の位置に設定できる。このため、セルのレイアウトや他
の配線レイアウト等によってコンタクトの配設位置に制
約を受ける場合でも、セル領域内の比較的に自由な位置
にコンタクトを配設できる。
これにより第１導電層と第２導電層との接続をセル領
域外において行う必要はなく、そのためのスペースを確
保する必要はない。したがって、この分のスペースの低
減を達成でき、セル集積密度の向上及びチップ面積の縮
小を実現できる。
域外において行う必要はなく、そのためのスペースを確
保する必要はない。したがって、この分のスペースの低
減を達成でき、セル集積密度の向上及びチップ面積の縮
小を実現できる。
ここで前記実施例はスタンダードセルの一例を示した
ものにすぎず、他の種々の構成のセルにおいても同様に
適用できる。
ものにすぎず、他の種々の構成のセルにおいても同様に
適用できる。
また、前例では第１導電層と第２導電層を夫々アルミ
ニウム層で構成した場合を説明したが、夫々が多結晶シ
リコン層の場合、一方が多結晶シリコン層で他方がアル
ミニウム層の場合、更には一方或いは両者がポリサイド
層や高融点金属層の場合等、種々の組み合わせによる構
成も可能である。
ニウム層で構成した場合を説明したが、夫々が多結晶シ
リコン層の場合、一方が多結晶シリコン層で他方がアル
ミニウム層の場合、更には一方或いは両者がポリサイド
層や高融点金属層の場合等、種々の組み合わせによる構
成も可能である。
以上説明したように本発明は、スタンダードセル領域
の略全幅方向に亘って第１導電層を延設し、第２導電層
はこの第１導電層と直交する方向に延設し、両導電層が
交差する任意の位置にコンタクト部を配設する構成とし
ているので、コンタクト部をセル領域内に配置でき、コ
ンタクトのための特別のスペースを必要としないので、
この分面積を低減してセル集積密度の向上を図り、かつ
チップ面積の縮小を達成できる。
の略全幅方向に亘って第１導電層を延設し、第２導電層
はこの第１導電層と直交する方向に延設し、両導電層が
交差する任意の位置にコンタクト部を配設する構成とし
ているので、コンタクト部をセル領域内に配置でき、コ
ンタクトのための特別のスペースを必要としないので、
この分面積を低減してセル集積密度の向上を図り、かつ
チップ面積の縮小を達成できる。
図は本発明の一実施例を示す平面レイアウト図である。 １……半導体基板、２……ＰチャネルMOSトランジスタ
列、2A,2B……ＰチャネルMOSトランジスタ、３……Ｎチ
ャネルMOSトランジスタ列、3A,3B……ＮチャネルMOSト
ランジスタ、４……多結晶シリコン層、５……アルミニ
ウム層、6A,6B……CMOS、７……入力接点層（第１アル
ミニウム層）、８……出力接点層（第１アルミニウム
層）、10……第２アルミニウム層、11……電源コンタク
ト、12……接地コンタクト、13……入力コンタクト、14
……出力コンタクト。
列、2A,2B……ＰチャネルMOSトランジスタ、３……Ｎチ
ャネルMOSトランジスタ列、3A,3B……ＮチャネルMOSト
ランジスタ、４……多結晶シリコン層、５……アルミニ
ウム層、6A,6B……CMOS、７……入力接点層（第１アル
ミニウム層）、８……出力接点層（第１アルミニウム
層）、10……第２アルミニウム層、11……電源コンタク
ト、12……接地コンタクト、13……入力コンタクト、14
……出力コンタクト。
Claims (2)
- 【請求項１】所要の素子と導電層とでセルを構成してな
る半導体集積回路スタンダードセルにおいて、このスタ
ンダードセル領域の略全幅方向に亘って入力、出力の各
接点層としての第１導電層をそれぞれ延設するととも
に、これらの第１導電層とは絶縁分離された多数本の第
２導電層を前記第１導電層と直交する方向に並行に延設
し、これらの第２導電層の中から任意のものを入力、出
力の各配線として選択し、前記セル領域内において、前
記第１導電層と、選択された第２導電層とが交差するそ
れぞれの位置にコンタクト部を配設したことを特徴とす
る半導体集積回路スタンダードセル。 - 【請求項２】第１導電層及び第２導電層が、アルミニウ
ム層、多結晶シリコン層、ポリサイド層及び高融点金属
層のいずれかである特許請求の範囲第１項記載の半導体
集積回路スタンダードセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61166687A JP2634800B2 (ja) | 1986-07-17 | 1986-07-17 | 半導体集積回路スタンダードセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61166687A JP2634800B2 (ja) | 1986-07-17 | 1986-07-17 | 半導体集積回路スタンダードセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6324636A JPS6324636A (ja) | 1988-02-02 |
| JP2634800B2 true JP2634800B2 (ja) | 1997-07-30 |
Family
ID=15835873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61166687A Expired - Fee Related JP2634800B2 (ja) | 1986-07-17 | 1986-07-17 | 半導体集積回路スタンダードセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2634800B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866343A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61240652A (ja) * | 1985-04-18 | 1986-10-25 | Toshiba Corp | 半導体集積回路装置 |
| JPS62273751A (ja) * | 1986-05-21 | 1987-11-27 | Nec Corp | 集積回路 |
-
1986
- 1986-07-17 JP JP61166687A patent/JP2634800B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6324636A (ja) | 1988-02-02 |
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