JPH1098108A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 229910052751 metal Inorganic materials 0.000 claims abstract description 49
- 239000002184 metal Substances 0.000 claims abstract description 49
- 229910052782 aluminium Inorganic materials 0.000 description 41
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 41
- 230000000694 effects Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
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Abstract
入出力セル領域の配置ピッチを縮小して、多ピン化を図
る。 【解決手段】入出力セル領域13は複数のnMOSトラ
ンジスタ16及びpMOSトランジスタ17を備える。
複数のnMOSトランジスタ16及びpMOSトランジ
スタ17は半導体チップの周方向と直交する方向に並ぶ
ように配置されている。nMOSトランジスタ16のゲ
ート16a、ソース16b及びドレイン16cは半導体
チップの周方向と直交する方向に並ぶように設けられ、
pMOSトランジスタ17のゲート17a、ソース17
b及びドレイン17cは半導体チップの周方向と直交す
る方向に並ぶように設けられている。
Description
に係り、より詳しくは入出力セル領域に関する。近年の
半導体装置は、製造プロセス技術の進歩により高集積化
が進み、半導体チップに構成できる回路の増加に応じて
外部ピンの増加が要求されている。半導体装置の多ピン
化を図るためには、半導体チップの周縁に沿うように配
置される入出力用の外部パッドの配置ピッチを短縮する
ことが必要である。これと同時に、外部パッドの内側に
おいて半導体チップの周縁に沿うように配置される入出
力回路を構成するための入出力セル領域の幅、すなわ
ち、入出力セル領域の配置方向における長さを短縮する
ことが必要である。
ある。図8は従来のCMOSゲートアレイの入出力セル
領域100を使用して構成された出力回路101を示
す。入出力セル領域100は4個のnMOSトランジス
タ102及び4個のpMOSトランジスタ103を備え
ている。MOSトランジスタのゲートがnMOSトラン
ジスタ102及びpMOSトランジスタ103として示
されている。
の電極であるゲート、ソース及びドレインは入出力セル
領域100の幅方向、すなわち、複数の入出力セル領域
100の配置方向に並ぶように配置され、4個のpMO
Sトランジスタ103の3つの電極であるゲート、ソー
ス及びドレインも入出力セル領域100の幅方向に並ぶ
ように配置されている。4個のnMOSトランジスタ1
02及び4個のpMOSトランジスタ103は入出力セ
ル領域100の高さ方向、すなわち、入出力セル領域1
00の配置方向と直交する方向に配置されており、4個
のnMOSトランジスタ102及び4個のpMOSトラ
ンジスタ103はそれぞれ対応している。
には入出力セル領域100の配置方向と直交する方向に
金属配線層第1層のアルミニウム配線104が設けられ
ている。アルミニウム配線104は、入出力セル領域1
00の配置方向に延びかつ低電位電源(VSS)を供給す
るための金属配線層第2層のアルミニウム電源配線10
6に接続されている。各pMOSトランジスタ103の
ソース上には入出力セル領域100の配置方向と直交す
る方向に金属配線層第1層のアルミニウム配線105が
設けられている。アルミニウム配線105は入出力セル
領域100の配置方向に延びかつ高電位電源(VDD)を
供給するための金属配線層第2層のアルミニウム電源配
線107に接続されている。それぞれ対応するnMOS
トランジスタ102及びpMOSトランジスタ103の
ドレインは、入出力セル領域100の配置方向と直交す
る方向に延びる金属配線層第1層のアルミニウム配線1
08を介して図示しない外部パッドに接続されている。
力セル領域100では、nMOSトランジスタ102の
ソースに低電位電源を供給するアルミニウム配線10
4、pMOSトランジスタ103のソースに高電位電源
を供給するアルミニウム配線105、対応するnMOS
トランジスタ102及びpMOSトランジスタ103の
ドレインを外部パッドに接続するためのアルミニウム配
線108は、金属配線層第1層に設けられている。その
ため、金属配線層第1層は、アルミニウム配線104,
105,108や、ゲートコンタクト用の配線で混雑す
る。
2及びpMOSトランジスタ103のドレインを外部パ
ッドに接続するためのアルミニウム配線108はソース
上のアルミニウム配線に接触しないように避けて設ける
必要があるとともに、エレクトロマイグレーション耐性
を向上するためにアルミニウム配線108の幅W0を太
くする必要がある。そのため、入出力セル領域100の
幅CW0は、第1層のアルミニウム配線104,10
5,108の配線領域を確保するために大きくなってい
た。
たりの配置ピッチを短縮することができず、この配置ピ
ッチはパッドピッチに対して大きくなり、多ピン化の妨
げとなっていた。
れたものであって、その目的は、金属配線層第1層の配
線領域の面積を縮小し、入出力セル領域の配置ピッチを
縮小して、多ピン化を図ることができる半導体装置を提
供することにある。
め、請求項1の発明は、入出力回路を構成するための入
出力セル領域は複数のトランジスタを備え、複数の入出
力セル領域を半導体チップの周縁に沿うように配置した
半導体装置において、各入出力セル領域において複数の
トランジスタを半導体チップの周方向と直交する方向に
並ぶように配置するとともに、各トランジスタの3つの
電極を、それら3つの電極の配置方向が半導体チップの
周方向と直交するように設けた。
を、3つの電極としてのソース、ドレイン及びゲートを
有するMOSトランジスタとした。請求項3の発明は、
複数のトランジスタを、3つの電極としてのベース、エ
ミッタ及びコレクタを有するバイポーラトランジスタと
した。
に沿うように配置され、かつ、トランジスタに電源を供
給するための電源配線を第1層の配線層に設けた。請求
項5の発明は、パッドと入出力回路内配線とを接続する
金属配線を第2層以上の配線層に設けた。
ランジスタに電源を供給するための電源配線を第1層の
金属配線層に設け、パッドと入出力回路内の配線とを接
続するための金属配線を第2層以上の金属配線層に設け
ることにより、金属配線層第1層の配線領域の幅を縮小
でき、入出力セル領域の配置ピッチを縮小して多ピン化
を図ることが可能になる。
を図1〜図3に従って説明する。
アレイ10を示す。ゲートアレイ10の半導体チップ1
1の中央部には内部セル領域12が形成され、この内部
セル領域12にはpMOSトランジスタ及びnMOSト
ランジスタよりなる公知の基本セルが多数形成されてお
り、一又は複数の基本セルを使用して種々の論理回路が
構成される。
部パッド14がチップ11の周方向に並ぶように所定の
ピッチをもって配置され、これらの外部パッド14は図
示しないボンディングワイヤ又はバンプによってパッケ
ージの複数の入出力ピンと接続される。なお、パッドピ
ッチはボンディング装置またはプローブ試験を行う試験
装置の能力に基づいて決められる最小の値である。
パッド14と内部セル領域12との間において半導体チ
ップ11の周縁に沿うように形成されている。入出力セ
ル領域13を使用して出力回路15が構成される。これ
らの入出力セル領域13の上方には低電位電源(VSS)
を供給するための環状の電源配線31,32,33と、
高電位電源(VDD)を供給するための環状の複数の電源
配線34,35,36が設けられている。電源配線3
1,32,33及び電源配線34,35,36は金属配
線層第1層に設けられている。
入出力回路を構成するための複数のトランジスタとして
のnMOSトランジスタ16及びpMOSトランジスタ
17を備えている。本実施の形態ではnMOSトランジ
スタ16及びpMOSトランジスタ17はそれぞれ4個
ずつ設けられている。
及びpMOSトランジスタ17は、半導体チップ11の
周方向と直交する方向に並ぶように配置されている。各
nMOSトランジスタ16はゲート16a、ソース16
b及びドレイン16cの3つの電極を備え、これらゲー
ト16a、ソース16b及びドレイン16cは半導体チ
ップ11の周方向と直交する方向に並ぶように設けられ
ている。各pMOSトランジスタ17はゲート17a、
ソース17b及びドレイン17cの3つの電極を備え、
これらゲート17a、ソース17b及びドレイン17c
は半導体チップ11の周方向と直交する方向に並ぶよう
に設けられている。
b上を通過するように前記電源配線31,32,33が
設けられている。nMOSトランジスタ16のソース1
6bは図示しない複数のコンタクトによって電源配線3
1,32,33に接続される。nMOSトランジスタ1
6のドレイン16c上には金属配線層第1層にアルミニ
ウムよりなるドレイン配線20が設けられている。ドレ
イン配線20は複数のコンタクト21によってドレイン
16cに接続されている。
ス17b上を通過するように前記電源配線34,35,
36が設けられている。pMOSトランジスタ17のソ
ース17bは図示しない複数のコンタクトによって電源
配線34,35,36に接続される。pMOSトランジ
スタ17のドレイン17c上には金属配線層第1層にア
ルミニウムよりなるドレイン配線23が設けられてい
る。ドレイン配線23は複数のコンタクト24によって
ドレイン17cに接続されている。
には、入出力セル領域13の配置方向と直交するように
延びるアルミニウム配線26が設けられている。アルミ
ニウム配線26は図示しないコンタクトによって前記外
部パッド14に接続される。アルミニウム配線26はコ
ンタクト22によって前記ドレイン配線20に接続され
るとともに、コンタクト25によって前記ドレイン配線
23に接続されている。従って、各nMOSトランジス
タ16及びpMOSトランジスタ17のドレインは、ア
ルミニウム配線26を介して外部パッド14に接続され
る。
基板41には1つのp型ウェル42及び1つのn型ウェ
ル43が形成されている。p型ウェル42内にn+ 型の
ドレイン16b及びソース16cが交互に形成されてい
る。チップ基板41上には絶縁層43が設けられ、ドレ
イン16b及びソース16c間の上方にはポリシリコン
よりなるゲート16aが設けられている。n型ウェル4
3内にp+ 型のドレイン17b及びソース17cが交互
に形成されている。絶縁層43には、ドレイン17b及
びソース17c間の上方にポリシリコンよりなるゲート
17aが設けられている。さらに、金属配線層第1層に
は前記電源配線31〜33,34〜36が設けられると
ともに、ドレイン配線20,23が設けられている。金
属配線層第2層には前記アルミニウム配線26が設けら
れている。
以下の効果がある。 (1)本形態の入出力セル領域13は、複数のnMOS
トランジスタ16及びpMOSトランジスタ17を半導
体チップ11の周方向と直交する方向に並ぶように配置
するとともに、nMOSトランジスタ16及びpMOS
トランジスタ17の3つの電極としてのゲート、ソース
及びドレインを半導体チップ11の周方向と直交する方
向に並ぶように設けた。そして、nMOSトランジスタ
16に低電位電源を供給するための電源配線31〜33
を金属配線層第1層に設けるとともに、pMOSトラン
ジスタ17に高電位電源を供給するための電源配線34
〜36を第1層の金属配線層に設け、入出力回路15の
出力を外部パッド14に伝達するためのアルミニウム配
線26を金属配線層第2層に設けた。そのため、各入出
力セル領域13の上方における金属配線層第1層の配線
領域の幅を縮小することができ、入出力セル領域13の
配置ピッチを縮小することができる。よって、半導体チ
ップ11の周方向に配置される入出力セル領域13の数
が増加し、ゲートアレイ10の多ピン化を図ることがで
きる。
の実施の形態を図4,5に従って説明する。図4に示す
ように、入出力セル領域50は入出力回路を構成するた
めの複数のnMOSトランジスタ51及び複数のpMO
Sトランジスタ52を備えている。本実施の形態ではn
MOSトランジスタ51及びpMOSトランジスタ52
は入出力セル領域50の配置方向(図4において左右方
向)、すなわち、半導体チップの周方向においてそれぞ
れ2列設けられ、入出力セル領域50の高さ方向(図4
において上下方向)にそれぞれ6個ずつ設けられてい
る。なお、図4において、MOSトランジスタのゲート
がMOSトランジスタとして示されている。
ース及びドレインの3つの電極を備え、これらゲート、
ソース及びドレインは入出力セル領域50の高さ方向に
並ぶように設けられている。各pMOSトランジスタ5
2はゲート、ソース及びドレインの3つの電極を備え、
これらゲート、ソース及びドレインは入出力セル領域5
0の高さ方向に並ぶように設けられている。
通過するように金属配線層第1層に低電位電源(VSS)
を供給するための電源配線53が設けられている。5個
のnMOSトランジスタ51のドレイン上には金属配線
層第1層にアルミニウムよりなるドレイン配線54が設
けられている。ドレイン配線54は複数のコンタクト
(実線で示す)によって対応するnMOSトランジスタ
51のドレインに接続されている。また、上記5個のn
MOSトランジスタ51のゲートは金属配線層第1層に
設けられた信号線57に接続され、同信号線57には第
1の信号線58を介して第1の信号IN1が入力され
る。第1の信号線58は金属配線層第2層に設けられた
アルミニウム配線59,60と、金属配線層第1層に設
けられたアルミニウム配線61とからなる。
通過するように金属配線層第1層に高電位電源(VDD)
を供給するための電源配線55が設けられている。10
個のpMOSトランジスタ52のドレイン上には金属配
線層第1層にアルミニウムよりなるドレイン配線56が
設けられている。ドレイン配線56は複数のコンタクト
(実線で示す)によって対応するpMOSトランジスタ
52のドレインに接続されている。また、上記10個の
pMOSトランジスタ52のゲートは金属配線層第1層
に設けられた信号線62に接続され、同信号線62には
第2の信号線63を介して第2の信号IN2が入力され
る。第2の信号線63は金属配線層第2層に設けられた
アルミニウム配線からなる。
属配線層第2層には、入出力セル領域50の高さ方向に
延びるアルミニウム配線64が設けられている。アルミ
ニウム配線64は破線で示すコンタクトによって図示し
ない外部パッドに接続される。アルミニウム配線64は
コンタクト(破線で示す)によって前記ドレイン配線5
4,56に接続されている。従って、各nMOSトラン
ジスタ51及びpMOSトランジスタ52のドレイン
は、アルミニウム配線64を介して外部パッドに接続さ
れる。
成された出力回路の等価回路を示す。なお、5個のnM
OSトランジスタ51は並列に接続されているため、図
5においては5個のnMOSトランジスタ51は1個に
まとめて図示されている。同様に、10個のpMOSト
ランジスタ52は並列に接続されているため、図5にお
いては10個のpMOSトランジスタ52も1個にまと
めて図示されている。
の効果があるとともに、入出力セル領域50内の第1及
び第2の信号線58,63はその大部分が金属配線層第
2層に設けられており、電源配線53,55の影響を受
けない。
の実施の形態を図6,7に従って説明する。図6に示す
ように、入出力セル領域70は入出力回路を構成するた
めの複数のトランジスタとしてのnpnトランジスタ7
1及びpnpトランジスタ72を備えている。
ジスタ72は、入出力セル領域70の高さ方向(図6に
おいて上下方向)、すなわち、半導体チップの周方向と
直交する方向に並ぶように配置されている。npnトラ
ンジスタ71はベースコンタクト71a、エミッタ71
b及びコレクタコンタクト71cの3つの電極を備え
る。本形態において、ベースコンタクト71aは3つ、
エミッタ71bは2つ、コレクタコンタクト71cは2
つ設けられている。ベースコンタクト71a、エミッタ
71b及びコレクタコンタクト71cは入出力セル領域
70の高さ方向、すなわち、半導体チップの周方向と直
交する方向に並ぶように配置されている。
ト72a、エミッタコンタクト72b及びコレクタ72
cの3つの電極を備える。本形態において、ベースコン
タクト72aは3つ、エミッタコンタクト72bは2
つ、コレクタ72cは2つ設けられている。ベースコン
タクト72a、エミッタコンタクト72b及びコレクタ
72cは入出力セル領域70の高さ方向、すなわち、半
導体チップの周方向と直交する方向に並ぶように配置さ
れている。
上を通過するように金属配線層第1層に低電位電源(V
SS)を供給するための電源配線75が設けられている。
npnトランジスタ71のエミッタ71bは図示しない
複数のコンタクトによって電源配線75に接続される。
2つのコレクタコンタクト71cの上方には金属配線層
第1層にアルミニウムよりなるコレクタ配線76が設け
られている。コレクタ配線76は複数のコンタクト78
によってコレクタコンタクト71cに接続されている。
3つのベースコンタクト71aの上方には金属配線層第
1層にアルミニウムよりなるベース配線77が設けられ
ている。npnトランジスタ71のベースコンタクト7
1aは図示しない複数のコンタクトによってベース配線
77に接続される。
クト72b上を通過するように金属配線層第1層に高電
位電源(VDD)を供給するための電源配線80が設けら
れている。pnpトランジスタ72のエミッタコンタク
ト72bは図示しない複数のコンタクトによって電源配
線80に接続される。2つのコレクタ72cの上方には
金属配線層第1層にアルミニウムよりなるコレクタ配線
81が設けられている。コレクタ配線81は複数のコン
タクト83によってコレクタ72cに接続されている。
3つのベースコンタクト72aの上方には金属配線層第
1層にアルミニウムよりなるベース配線82が設けられ
ている。pnpトランジスタ72のベースコンタクト7
2aは図示しない複数のコンタクトによってベース配線
82に接続される。
には、入出力セル領域70の配置方向と直交するように
延びるアルミニウム配線85が設けられている。アルミ
ニウム配線85は図示しないコンタクトによって外部パ
ッド86に接続される。アルミニウム配線85はコンタ
クト79によって前記コレクタ配線76に接続されると
ともに、コンタクト84によって前記コレクタ配線81
に接続されている。従って、npnトランジスタ71の
コレクタ及びpnpトランジスタ72のコレクタは、ア
ルミニウム配線85を介して外部パッド86に接続され
る。
基板91にはn型のコレクタ領域92内にp型のベース
領域93が形成されている。コレクタ領域92にはn+
型の2つのコレクタコンタクト71cが形成されてい
る。ベース領域93内にp+ 型の3つのベースコンタク
ト71aとn+ 型のエミッタ71bとが交互に形成され
ている。また、チップ基板91にはp型のエミッタ領域
94内にn型のベース領域95が形成されている。エミ
ッタ領域94にはp+ 型の2つのエミッタコンタクト7
2bが形成されている。ベース領域95内にn+ 型の3
つのベースコンタクト72aとp+ 型のコレクタ72c
とが交互に形成されている。
れている。絶縁層96には、金属配線層第1層には前記
電源配線75、コレクタ配線76、ベース配線77、電
源配線80、コレクタ配線81及びベース配線82が設
けられている。金属配線層第2層には前記アルミニウム
配線85が設けられている。
以下の効果がある。 (1)本形態の入出力セル領域73は、npnトランジ
スタ71及びpnpトランジスタ72を半導体チップの
周方向と直交する方向に並ぶように配置するとともに、
npnトランジスタ71及びpnpトランジスタ72の
3つの電極としてのベース、エミッタ及びコレクタを半
導体チップの周方向と直交する方向に並ぶように設け
た。そして、npnトランジスタ71に低電位電源を供
給するための電源配線75を金属配線層第1層に設ける
とともに、pnpトランジスタ72に高電位電源を供給
するための電源配線80を第1層の金属配線層に設け、
入出力回路の出力を外部パッド86に伝達するためのア
ルミニウム配線85を金属配線層第2層に設けた。その
ため、入出力セル領域70の上方における金属配線層第
1層の配線領域の幅を縮小することができ、入出力セル
領域70の配置ピッチを縮小することができる。よっ
て、半導体チップの周方向に配置される入出力セル領域
70の数が増加し、ゲートアレイの多ピン化を図ること
ができる。
具体化することも可能である。 (1)pMOSトランジスタ又はnMOSトランジスタ
のみを備えたMOSトランジスタ構成の入出力セル領域
を備えた半導体装置に具体化してもよい。この場合に
も、上記各実施の形態と同様の効果がある。
ンジスタのみを備えたバイポーラトランジスタ構成の入
出力セル領域を備えた半導体装置に具体化してもよい。
この場合にも、上記各実施の形態と同様の効果がある。
ゲートアレイ10に具体化したが、複数の入出力セル領
域が半導体チップの周縁に沿うように配置される形態の
他のすべての半導体装置に具体化してもよい。
線層第1層の配線領域の面積を縮小し、入出力セル領域
の配置ピッチを縮小して、多ピン化を図ることができ
る。
ト図
す平面図
図
Claims (5)
- 【請求項1】 入出力回路を構成するための入出力セル
領域は複数のトランジスタを備え、複数の入出力セル領
域を半導体チップの周縁に沿うように配置した半導体装
置において、 前記各入出力セル領域において前記複数のトランジスタ
を前記半導体チップの周方向と直交する方向に並ぶよう
に配置するとともに、各トランジスタの3つの電極を、
それら3つの電極の配置方向が前記半導体チップの周方
向と直交するように設けた半導体装置。 - 【請求項2】 前記複数のトランジスタは、3つの電極
としてのソース、ドレイン及びゲートを有するMOSト
ランジスタである請求項1に記載の半導体装置。 - 【請求項3】 前記複数のトランジスタは、3つの電極
としてのベース、エミッタ及びコレクタを有するバイポ
ーラトランジスタである請求項1に記載の半導体装置。 - 【請求項4】 半導体チップの周方向に沿うように配置
され、かつ、トランジスタに電源を供給するための電源
配線が第1層の配線層に設けられている請求項1に記載
の半導体装置。 - 【請求項5】 パッドと入出力回路内の配線とを接続す
る金属配線が第2層以上の配線層に設けられている請求
項1に記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25176596A JP3962441B2 (ja) | 1996-09-24 | 1996-09-24 | 半導体装置 |
US08/859,036 US5903019A (en) | 1996-09-24 | 1997-05-20 | Semiconductor device having a plurality of input/output cell areas with reduced pitches therebetween |
KR1019970023724A KR100260345B1 (ko) | 1996-09-24 | 1997-06-10 | 반도체 장치 |
TW086106802A TW337614B (en) | 1996-09-24 | 1997-09-27 | A semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25176596A JP3962441B2 (ja) | 1996-09-24 | 1996-09-24 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1098108A true JPH1098108A (ja) | 1998-04-14 |
JP3962441B2 JP3962441B2 (ja) | 2007-08-22 |
Family
ID=17227590
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25176596A Expired - Lifetime JP3962441B2 (ja) | 1996-09-24 | 1996-09-24 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5903019A (ja) |
JP (1) | JP3962441B2 (ja) |
KR (1) | KR100260345B1 (ja) |
TW (1) | TW337614B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001339047A (ja) * | 2000-05-29 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2016531446A (ja) * | 2013-08-23 | 2016-10-06 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | エレクトロマイグレーションに対処するためのレイアウト構造 |
JP2016535454A (ja) * | 2013-08-23 | 2016-11-10 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | エレクトロマイグレーションに対処するためのレイアウト構造 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3989038B2 (ja) * | 1996-04-17 | 2007-10-10 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JP3914649B2 (ja) * | 1999-02-10 | 2007-05-16 | 株式会社東芝 | 半導体装置 |
US6696712B1 (en) * | 2000-08-11 | 2004-02-24 | Seiko Epson Corporation | Semicustom IC having adjacent macrocells |
JP4798881B2 (ja) * | 2001-06-18 | 2011-10-19 | 富士通セミコンダクター株式会社 | 半導体集積回路装置 |
US7217966B1 (en) * | 2005-02-18 | 2007-05-15 | National Semiconductor Corporation | Self-protecting transistor array |
US7594198B2 (en) * | 2007-02-27 | 2009-09-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Ultra fine pitch I/O design for microchips |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5300796A (en) * | 1988-06-29 | 1994-04-05 | Hitachi, Ltd. | Semiconductor device having an internal cell array region and a peripheral region surrounding the internal cell array for providing input/output basic cells |
JPH02152254A (ja) * | 1988-12-02 | 1990-06-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JP3185271B2 (ja) * | 1991-09-13 | 2001-07-09 | 日本電気株式会社 | 半導体集積回路 |
JP3228583B2 (ja) * | 1992-03-31 | 2001-11-12 | 株式会社東芝 | 半導体集積回路装置 |
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JPH06326194A (ja) * | 1993-05-17 | 1994-11-25 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1996
- 1996-09-24 JP JP25176596A patent/JP3962441B2/ja not_active Expired - Lifetime
-
1997
- 1997-05-20 US US08/859,036 patent/US5903019A/en not_active Expired - Lifetime
- 1997-06-10 KR KR1019970023724A patent/KR100260345B1/ko not_active IP Right Cessation
- 1997-09-27 TW TW086106802A patent/TW337614B/zh not_active IP Right Cessation
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JP2016535454A (ja) * | 2013-08-23 | 2016-11-10 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | エレクトロマイグレーションに対処するためのレイアウト構造 |
US9786663B2 (en) | 2013-08-23 | 2017-10-10 | Qualcomm Incorporated | Layout construction for addressing electromigration |
US9972624B2 (en) | 2013-08-23 | 2018-05-15 | Qualcomm Incorporated | Layout construction for addressing electromigration |
US10074609B2 (en) | 2013-08-23 | 2018-09-11 | Qualcomm Incorporated | Layout construction for addressing electromigration |
US10580774B2 (en) | 2013-08-23 | 2020-03-03 | Qualcomm Incorporated | Layout construction for addressing electromigration |
US10600785B2 (en) | 2013-08-23 | 2020-03-24 | Qualcomm Incorporated | Layout construction for addressing electromigration |
US11437375B2 (en) | 2013-08-23 | 2022-09-06 | Qualcomm Incorporated | Layout construction for addressing electromigration |
US11508725B2 (en) | 2013-08-23 | 2022-11-22 | Qualcomm Incorporated | Layout construction for addressing electromigration |
Also Published As
Publication number | Publication date |
---|---|
US5903019A (en) | 1999-05-11 |
TW337614B (en) | 1998-08-01 |
KR19980024049A (ko) | 1998-07-06 |
KR100260345B1 (ko) | 2000-07-01 |
JP3962441B2 (ja) | 2007-08-22 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040114 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040405 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050208 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050411 |
|
A711 | Notification of change in applicant |
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|
A131 | Notification of reasons for refusal |
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|
RD04 | Notification of resignation of power of attorney |
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|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070515 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070521 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100525 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100525 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130525 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140525 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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EXPY | Cancellation because of completion of term |