JPH1098108A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH1098108A
JPH1098108A JP8251765A JP25176596A JPH1098108A JP H1098108 A JPH1098108 A JP H1098108A JP 8251765 A JP8251765 A JP 8251765A JP 25176596 A JP25176596 A JP 25176596A JP H1098108 A JPH1098108 A JP H1098108A
Authority
JP
Japan
Prior art keywords
input
wiring
transistor
output cell
transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8251765A
Other languages
English (en)
Other versions
JP3962441B2 (ja
Inventor
Masatoshi Watanabe
正寿 渡邊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu VLSI Ltd, Fujitsu Ltd filed Critical Fujitsu VLSI Ltd
Priority to JP25176596A priority Critical patent/JP3962441B2/ja
Priority to US08/859,036 priority patent/US5903019A/en
Priority to KR1019970023724A priority patent/KR100260345B1/ko
Priority to TW086106802A priority patent/TW337614B/zh
Publication of JPH1098108A publication Critical patent/JPH1098108A/ja
Application granted granted Critical
Publication of JP3962441B2 publication Critical patent/JP3962441B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】金属配線層第１層の配線領域の面積を縮小し、
入出力セル領域の配置ピッチを縮小して、多ピン化を図
る。 【解決手段】入出力セル領域１３は複数のｎＭＯＳトラ
ンジスタ１６及びｐＭＯＳトランジスタ１７を備える。
複数のｎＭＯＳトランジスタ１６及びｐＭＯＳトランジ
スタ１７は半導体チップの周方向と直交する方向に並ぶ
ように配置されている。ｎＭＯＳトランジスタ１６のゲ
ート１６ａ、ソース１６ｂ及びドレイン１６ｃは半導体
チップの周方向と直交する方向に並ぶように設けられ、
ｐＭＯＳトランジスタ１７のゲート１７ａ、ソース１７
ｂ及びドレイン１７ｃは半導体チップの周方向と直交す
る方向に並ぶように設けられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置（ＩＣ）
に係り、より詳しくは入出力セル領域に関する。近年の
半導体装置は、製造プロセス技術の進歩により高集積化
が進み、半導体チップに構成できる回路の増加に応じて
外部ピンの増加が要求されている。半導体装置の多ピン
化を図るためには、半導体チップの周縁に沿うように配
置される入出力用の外部パッドの配置ピッチを短縮する
ことが必要である。これと同時に、外部パッドの内側に
おいて半導体チップの周縁に沿うように配置される入出
力回路を構成するための入出力セル領域の幅、すなわ
ち、入出力セル領域の配置方向における長さを短縮する
ことが必要である。
【０００２】
【従来の技術】ＩＣの１つの形態としてゲートアレイが
ある。図８は従来のＣＭＯＳゲートアレイの入出力セル
領域１００を使用して構成された出力回路１０１を示
す。入出力セル領域１００は４個のｎＭＯＳトランジス
タ１０２及び４個のｐＭＯＳトランジスタ１０３を備え
ている。ＭＯＳトランジスタのゲートがｎＭＯＳトラン
ジスタ１０２及びｐＭＯＳトランジスタ１０３として示
されている。
【０００３】４つのｎＭＯＳトランジスタ１０２の３つ
の電極であるゲート、ソース及びドレインは入出力セル
領域１００の幅方向、すなわち、複数の入出力セル領域
１００の配置方向に並ぶように配置され、４個のｐＭＯ
Ｓトランジスタ１０３の３つの電極であるゲート、ソー
ス及びドレインも入出力セル領域１００の幅方向に並ぶ
ように配置されている。４個のｎＭＯＳトランジスタ１
０２及び４個のｐＭＯＳトランジスタ１０３は入出力セ
ル領域１００の高さ方向、すなわち、入出力セル領域１
００の配置方向と直交する方向に配置されており、４個
のｎＭＯＳトランジスタ１０２及び４個のｐＭＯＳトラ
ンジスタ１０３はそれぞれ対応している。
【０００４】各ｎＭＯＳトランジスタ１０２のソース上
には入出力セル領域１００の配置方向と直交する方向に
金属配線層第１層のアルミニウム配線１０４が設けられ
ている。アルミニウム配線１０４は、入出力セル領域１
００の配置方向に延びかつ低電位電源（ＶSS）を供給す
るための金属配線層第２層のアルミニウム電源配線１０
６に接続されている。各ｐＭＯＳトランジスタ１０３の
ソース上には入出力セル領域１００の配置方向と直交す
る方向に金属配線層第１層のアルミニウム配線１０５が
設けられている。アルミニウム配線１０５は入出力セル
領域１００の配置方向に延びかつ高電位電源（ＶDD）を
供給するための金属配線層第２層のアルミニウム電源配
線１０７に接続されている。それぞれ対応するｎＭＯＳ
トランジスタ１０２及びｐＭＯＳトランジスタ１０３の
ドレインは、入出力セル領域１００の配置方向と直交す
る方向に延びる金属配線層第１層のアルミニウム配線１
０８を介して図示しない外部パッドに接続されている。
【０００５】
【発明が解決しようとする課題】ところが、上記の入出
力セル領域１００では、ｎＭＯＳトランジスタ１０２の
ソースに低電位電源を供給するアルミニウム配線１０
４、ｐＭＯＳトランジスタ１０３のソースに高電位電源
を供給するアルミニウム配線１０５、対応するｎＭＯＳ
トランジスタ１０２及びｐＭＯＳトランジスタ１０３の
ドレインを外部パッドに接続するためのアルミニウム配
線１０８は、金属配線層第１層に設けられている。その
ため、金属配線層第１層は、アルミニウム配線１０４，
１０５，１０８や、ゲートコンタクト用の配線で混雑す
る。
【０００６】また、対応するｎＭＯＳトランジスタ１０
２及びｐＭＯＳトランジスタ１０３のドレインを外部パ
ッドに接続するためのアルミニウム配線１０８はソース
上のアルミニウム配線に接触しないように避けて設ける
必要があるとともに、エレクトロマイグレーション耐性
を向上するためにアルミニウム配線１０８の幅Ｗ０を太
くする必要がある。そのため、入出力セル領域１００の
幅ＣＷ０は、第１層のアルミニウム配線１０４，１０
５，１０８の配線領域を確保するために大きくなってい
た。
【０００７】その結果、１つの入出力セル領域１００当
たりの配置ピッチを短縮することができず、この配置ピ
ッチはパッドピッチに対して大きくなり、多ピン化の妨
げとなっていた。
【０００８】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、金属配線層第１層の配
線領域の面積を縮小し、入出力セル領域の配置ピッチを
縮小して、多ピン化を図ることができる半導体装置を提
供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、入出力回路を構成するための入
出力セル領域は複数のトランジスタを備え、複数の入出
力セル領域を半導体チップの周縁に沿うように配置した
半導体装置において、各入出力セル領域において複数の
トランジスタを半導体チップの周方向と直交する方向に
並ぶように配置するとともに、各トランジスタの３つの
電極を、それら３つの電極の配置方向が半導体チップの
周方向と直交するように設けた。
【００１０】請求項２の発明は、複数のトランジスタ
を、３つの電極としてのソース、ドレイン及びゲートを
有するＭＯＳトランジスタとした。請求項３の発明は、
複数のトランジスタを、３つの電極としてのベース、エ
ミッタ及びコレクタを有するバイポーラトランジスタと
した。
【００１１】請求項４の発明は、半導体チップの周方向
に沿うように配置され、かつ、トランジスタに電源を供
給するための電源配線を第１層の配線層に設けた。請求
項５の発明は、パッドと入出力回路内配線とを接続する
金属配線を第２層以上の配線層に設けた。
【００１２】（作用）請求項１〜５の発明によれば、ト
ランジスタに電源を供給するための電源配線を第１層の
金属配線層に設け、パッドと入出力回路内の配線とを接
続するための金属配線を第２層以上の金属配線層に設け
ることにより、金属配線層第１層の配線領域の幅を縮小
でき、入出力セル領域の配置ピッチを縮小して多ピン化
を図ることが可能になる。
【００１３】
【発明の実施の形態】
［第１の実施の形態］以下、本発明の第１の実施の形態
を図１〜図３に従って説明する。
【００１４】図１は本形態の半導体装置としてのゲート
アレイ１０を示す。ゲートアレイ１０の半導体チップ１
１の中央部には内部セル領域１２が形成され、この内部
セル領域１２にはｐＭＯＳトランジスタ及びｎＭＯＳト
ランジスタよりなる公知の基本セルが多数形成されてお
り、一又は複数の基本セルを使用して種々の論理回路が
構成される。
【００１５】半導体チップ１１の周縁寄りには複数の外
部パッド１４がチップ１１の周方向に並ぶように所定の
ピッチをもって配置され、これらの外部パッド１４は図
示しないボンディングワイヤ又はバンプによってパッケ
ージの複数の入出力ピンと接続される。なお、パッドピ
ッチはボンディング装置またはプローブ試験を行う試験
装置の能力に基づいて決められる最小の値である。
【００１６】複数の入出力セル領域１３は、複数の外部
パッド１４と内部セル領域１２との間において半導体チ
ップ１１の周縁に沿うように形成されている。入出力セ
ル領域１３を使用して出力回路１５が構成される。これ
らの入出力セル領域１３の上方には低電位電源（ＶSS）
を供給するための環状の電源配線３１，３２，３３と、
高電位電源（ＶDD）を供給するための環状の複数の電源
配線３４，３５，３６が設けられている。電源配線３
１，３２，３３及び電源配線３４，３５，３６は金属配
線層第１層に設けられている。
【００１７】図２に示すように、入出力セル領域１３は
入出力回路を構成するための複数のトランジスタとして
のｎＭＯＳトランジスタ１６及びｐＭＯＳトランジスタ
１７を備えている。本実施の形態ではｎＭＯＳトランジ
スタ１６及びｐＭＯＳトランジスタ１７はそれぞれ４個
ずつ設けられている。
【００１８】それぞれ４個のｎＭＯＳトランジスタ１６
及びｐＭＯＳトランジスタ１７は、半導体チップ１１の
周方向と直交する方向に並ぶように配置されている。各
ｎＭＯＳトランジスタ１６はゲート１６ａ、ソース１６
ｂ及びドレイン１６ｃの３つの電極を備え、これらゲー
ト１６ａ、ソース１６ｂ及びドレイン１６ｃは半導体チ
ップ１１の周方向と直交する方向に並ぶように設けられ
ている。各ｐＭＯＳトランジスタ１７はゲート１７ａ、
ソース１７ｂ及びドレイン１７ｃの３つの電極を備え、
これらゲート１７ａ、ソース１７ｂ及びドレイン１７ｃ
は半導体チップ１１の周方向と直交する方向に並ぶよう
に設けられている。
【００１９】各ｎＭＯＳトランジスタ１６のソース１６
ｂ上を通過するように前記電源配線３１，３２，３３が
設けられている。ｎＭＯＳトランジスタ１６のソース１
６ｂは図示しない複数のコンタクトによって電源配線３
１，３２，３３に接続される。ｎＭＯＳトランジスタ１
６のドレイン１６ｃ上には金属配線層第１層にアルミニ
ウムよりなるドレイン配線２０が設けられている。ドレ
イン配線２０は複数のコンタクト２１によってドレイン
１６ｃに接続されている。
【００２０】また、各ｐＭＯＳトランジスタ１７のソー
ス１７ｂ上を通過するように前記電源配線３４，３５，
３６が設けられている。ｐＭＯＳトランジスタ１７のソ
ース１７ｂは図示しない複数のコンタクトによって電源
配線３４，３５，３６に接続される。ｐＭＯＳトランジ
スタ１７のドレイン１７ｃ上には金属配線層第１層にア
ルミニウムよりなるドレイン配線２３が設けられてい
る。ドレイン配線２３は複数のコンタクト２４によって
ドレイン１７ｃに接続されている。
【００２１】入出力セル領域１３上の金属配線層第２層
には、入出力セル領域１３の配置方向と直交するように
延びるアルミニウム配線２６が設けられている。アルミ
ニウム配線２６は図示しないコンタクトによって前記外
部パッド１４に接続される。アルミニウム配線２６はコ
ンタクト２２によって前記ドレイン配線２０に接続され
るとともに、コンタクト２５によって前記ドレイン配線
２３に接続されている。従って、各ｎＭＯＳトランジス
タ１６及びｐＭＯＳトランジスタ１７のドレインは、ア
ルミニウム配線２６を介して外部パッド１４に接続され
る。
【００２２】図３は図２のＡ−Ａ断面図であり、チップ
基板４１には１つのｐ型ウェル４２及び１つのｎ型ウェ
ル４３が形成されている。ｐ型ウェル４２内にｎ+ 型の
ドレイン１６ｂ及びソース１６ｃが交互に形成されてい
る。チップ基板４１上には絶縁層４３が設けられ、ドレ
イン１６ｂ及びソース１６ｃ間の上方にはポリシリコン
よりなるゲート１６ａが設けられている。ｎ型ウェル４
３内にｐ+ 型のドレイン１７ｂ及びソース１７ｃが交互
に形成されている。絶縁層４３には、ドレイン１７ｂ及
びソース１７ｃ間の上方にポリシリコンよりなるゲート
１７ａが設けられている。さらに、金属配線層第１層に
は前記電源配線３１〜３３，３４〜３６が設けられると
ともに、ドレイン配線２０，２３が設けられている。金
属配線層第２層には前記アルミニウム配線２６が設けら
れている。
【００２３】本形態はこのように構成されているので、
以下の効果がある。 （１）本形態の入出力セル領域１３は、複数のｎＭＯＳ
トランジスタ１６及びｐＭＯＳトランジスタ１７を半導
体チップ１１の周方向と直交する方向に並ぶように配置
するとともに、ｎＭＯＳトランジスタ１６及びｐＭＯＳ
トランジスタ１７の３つの電極としてのゲート、ソース
及びドレインを半導体チップ１１の周方向と直交する方
向に並ぶように設けた。そして、ｎＭＯＳトランジスタ
１６に低電位電源を供給するための電源配線３１〜３３
を金属配線層第１層に設けるとともに、ｐＭＯＳトラン
ジスタ１７に高電位電源を供給するための電源配線３４
〜３６を第１層の金属配線層に設け、入出力回路１５の
出力を外部パッド１４に伝達するためのアルミニウム配
線２６を金属配線層第２層に設けた。そのため、各入出
力セル領域１３の上方における金属配線層第１層の配線
領域の幅を縮小することができ、入出力セル領域１３の
配置ピッチを縮小することができる。よって、半導体チ
ップ１１の周方向に配置される入出力セル領域１３の数
が増加し、ゲートアレイ１０の多ピン化を図ることがで
きる。
【００２４】［第２の実施の形態］次に、本発明の第２
の実施の形態を図４，５に従って説明する。図４に示す
ように、入出力セル領域５０は入出力回路を構成するた
めの複数のｎＭＯＳトランジスタ５１及び複数のｐＭＯ
Ｓトランジスタ５２を備えている。本実施の形態ではｎ
ＭＯＳトランジスタ５１及びｐＭＯＳトランジスタ５２
は入出力セル領域５０の配置方向（図４において左右方
向）、すなわち、半導体チップの周方向においてそれぞ
れ２列設けられ、入出力セル領域５０の高さ方向（図４
において上下方向）にそれぞれ６個ずつ設けられてい
る。なお、図４において、ＭＯＳトランジスタのゲート
がＭＯＳトランジスタとして示されている。
【００２５】各ｎＭＯＳトランジスタ５１はゲート、ソ
ース及びドレインの３つの電極を備え、これらゲート、
ソース及びドレインは入出力セル領域５０の高さ方向に
並ぶように設けられている。各ｐＭＯＳトランジスタ５
２はゲート、ソース及びドレインの３つの電極を備え、
これらゲート、ソース及びドレインは入出力セル領域５
０の高さ方向に並ぶように設けられている。
【００２６】各ｎＭＯＳトランジスタ５１のソース上を
通過するように金属配線層第１層に低電位電源（ＶSS）
を供給するための電源配線５３が設けられている。５個
のｎＭＯＳトランジスタ５１のドレイン上には金属配線
層第１層にアルミニウムよりなるドレイン配線５４が設
けられている。ドレイン配線５４は複数のコンタクト
（実線で示す）によって対応するｎＭＯＳトランジスタ
５１のドレインに接続されている。また、上記５個のｎ
ＭＯＳトランジスタ５１のゲートは金属配線層第１層に
設けられた信号線５７に接続され、同信号線５７には第
１の信号線５８を介して第１の信号ＩＮ１が入力され
る。第１の信号線５８は金属配線層第２層に設けられた
アルミニウム配線５９，６０と、金属配線層第１層に設
けられたアルミニウム配線６１とからなる。
【００２７】各ｐＭＯＳトランジスタ５２のソース上を
通過するように金属配線層第１層に高電位電源（ＶDD）
を供給するための電源配線５５が設けられている。１０
個のｐＭＯＳトランジスタ５２のドレイン上には金属配
線層第１層にアルミニウムよりなるドレイン配線５６が
設けられている。ドレイン配線５６は複数のコンタクト
（実線で示す）によって対応するｐＭＯＳトランジスタ
５２のドレインに接続されている。また、上記１０個の
ｐＭＯＳトランジスタ５２のゲートは金属配線層第１層
に設けられた信号線６２に接続され、同信号線６２には
第２の信号線６３を介して第２の信号ＩＮ２が入力され
る。第２の信号線６３は金属配線層第２層に設けられた
アルミニウム配線からなる。
【００２８】入出力セル領域５０において、各列上の金
属配線層第２層には、入出力セル領域５０の高さ方向に
延びるアルミニウム配線６４が設けられている。アルミ
ニウム配線６４は破線で示すコンタクトによって図示し
ない外部パッドに接続される。アルミニウム配線６４は
コンタクト（破線で示す）によって前記ドレイン配線５
４，５６に接続されている。従って、各ｎＭＯＳトラン
ジスタ５１及びｐＭＯＳトランジスタ５２のドレイン
は、アルミニウム配線６４を介して外部パッドに接続さ
れる。
【００２９】図５は図４に示す入出力セル領域５０に構
成された出力回路の等価回路を示す。なお、５個のｎＭ
ＯＳトランジスタ５１は並列に接続されているため、図
５においては５個のｎＭＯＳトランジスタ５１は１個に
まとめて図示されている。同様に、１０個のｐＭＯＳト
ランジスタ５２は並列に接続されているため、図５にお
いては１０個のｐＭＯＳトランジスタ５２も１個にまと
めて図示されている。
【００３０】本形態においても、前記第１の形態と同様
の効果があるとともに、入出力セル領域５０内の第１及
び第２の信号線５８，６３はその大部分が金属配線層第
２層に設けられており、電源配線５３，５５の影響を受
けない。
【００３１】［第３の実施の形態］次に、本発明の第３
の実施の形態を図６，７に従って説明する。図６に示す
ように、入出力セル領域７０は入出力回路を構成するた
めの複数のトランジスタとしてのｎｐｎトランジスタ７
１及びｐｎｐトランジスタ７２を備えている。
【００３２】ｎｐｎトランジスタ７１及びｐｎｐトラン
ジスタ７２は、入出力セル領域７０の高さ方向（図６に
おいて上下方向）、すなわち、半導体チップの周方向と
直交する方向に並ぶように配置されている。ｎｐｎトラ
ンジスタ７１はベースコンタクト７１ａ、エミッタ７１
ｂ及びコレクタコンタクト７１ｃの３つの電極を備え
る。本形態において、ベースコンタクト７１ａは３つ、
エミッタ７１ｂは２つ、コレクタコンタクト７１ｃは２
つ設けられている。ベースコンタクト７１ａ、エミッタ
７１ｂ及びコレクタコンタクト７１ｃは入出力セル領域
７０の高さ方向、すなわち、半導体チップの周方向と直
交する方向に並ぶように配置されている。
【００３３】ｐｎｐトランジスタ７２はベースコンタク
ト７２ａ、エミッタコンタクト７２ｂ及びコレクタ７２
ｃの３つの電極を備える。本形態において、ベースコン
タクト７２ａは３つ、エミッタコンタクト７２ｂは２
つ、コレクタ７２ｃは２つ設けられている。ベースコン
タクト７２ａ、エミッタコンタクト７２ｂ及びコレクタ
７２ｃは入出力セル領域７０の高さ方向、すなわち、半
導体チップの周方向と直交する方向に並ぶように配置さ
れている。
【００３４】ｎｐｎトランジスタ７１のエミッタ７１ｂ
上を通過するように金属配線層第１層に低電位電源（Ｖ
SS）を供給するための電源配線７５が設けられている。
ｎｐｎトランジスタ７１のエミッタ７１ｂは図示しない
複数のコンタクトによって電源配線７５に接続される。
２つのコレクタコンタクト７１ｃの上方には金属配線層
第１層にアルミニウムよりなるコレクタ配線７６が設け
られている。コレクタ配線７６は複数のコンタクト７８
によってコレクタコンタクト７１ｃに接続されている。
３つのベースコンタクト７１ａの上方には金属配線層第
１層にアルミニウムよりなるベース配線７７が設けられ
ている。ｎｐｎトランジスタ７１のベースコンタクト７
１ａは図示しない複数のコンタクトによってベース配線
７７に接続される。
【００３５】ｐｎｐトランジスタ７２のエミッタコンタ
クト７２ｂ上を通過するように金属配線層第１層に高電
位電源（ＶDD）を供給するための電源配線８０が設けら
れている。ｐｎｐトランジスタ７２のエミッタコンタク
ト７２ｂは図示しない複数のコンタクトによって電源配
線８０に接続される。２つのコレクタ７２ｃの上方には
金属配線層第１層にアルミニウムよりなるコレクタ配線
８１が設けられている。コレクタ配線８１は複数のコン
タクト８３によってコレクタ７２ｃに接続されている。
３つのベースコンタクト７２ａの上方には金属配線層第
１層にアルミニウムよりなるベース配線８２が設けられ
ている。ｐｎｐトランジスタ７２のベースコンタクト７
２ａは図示しない複数のコンタクトによってベース配線
８２に接続される。
【００３６】入出力セル領域７０上の金属配線層第２層
には、入出力セル領域７０の配置方向と直交するように
延びるアルミニウム配線８５が設けられている。アルミ
ニウム配線８５は図示しないコンタクトによって外部パ
ッド８６に接続される。アルミニウム配線８５はコンタ
クト７９によって前記コレクタ配線７６に接続されると
ともに、コンタクト８４によって前記コレクタ配線８１
に接続されている。従って、ｎｐｎトランジスタ７１の
コレクタ及びｐｎｐトランジスタ７２のコレクタは、ア
ルミニウム配線８５を介して外部パッド８６に接続され
る。
【００３７】図７は図６のＢ−Ｂ断面図であり、チップ
基板９１にはｎ型のコレクタ領域９２内にｐ型のベース
領域９３が形成されている。コレクタ領域９２にはｎ+
型の２つのコレクタコンタクト７１ｃが形成されてい
る。ベース領域９３内にｐ+ 型の３つのベースコンタク
ト７１ａとｎ+ 型のエミッタ７１ｂとが交互に形成され
ている。また、チップ基板９１にはｐ型のエミッタ領域
９４内にｎ型のベース領域９５が形成されている。エミ
ッタ領域９４にはｐ+ 型の２つのエミッタコンタクト７
２ｂが形成されている。ベース領域９５内にｎ+ 型の３
つのベースコンタクト７２ａとｐ+ 型のコレクタ７２ｃ
とが交互に形成されている。
【００３８】チップ基板９１上には絶縁層９６が設けら
れている。絶縁層９６には、金属配線層第１層には前記
電源配線７５、コレクタ配線７６、ベース配線７７、電
源配線８０、コレクタ配線８１及びベース配線８２が設
けられている。金属配線層第２層には前記アルミニウム
配線８５が設けられている。
【００３９】本形態はこのように構成されているので、
以下の効果がある。 （１）本形態の入出力セル領域７３は、ｎｐｎトランジ
スタ７１及びｐｎｐトランジスタ７２を半導体チップの
周方向と直交する方向に並ぶように配置するとともに、
ｎｐｎトランジスタ７１及びｐｎｐトランジスタ７２の
３つの電極としてのベース、エミッタ及びコレクタを半
導体チップの周方向と直交する方向に並ぶように設け
た。そして、ｎｐｎトランジスタ７１に低電位電源を供
給するための電源配線７５を金属配線層第１層に設ける
とともに、ｐｎｐトランジスタ７２に高電位電源を供給
するための電源配線８０を第１層の金属配線層に設け、
入出力回路の出力を外部パッド８６に伝達するためのア
ルミニウム配線８５を金属配線層第２層に設けた。その
ため、入出力セル領域７０の上方における金属配線層第
１層の配線領域の幅を縮小することができ、入出力セル
領域７０の配置ピッチを縮小することができる。よっ
て、半導体チップの周方向に配置される入出力セル領域
７０の数が増加し、ゲートアレイの多ピン化を図ること
ができる。
【００４０】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）ｐＭＯＳトランジスタ又はｎＭＯＳトランジスタ
のみを備えたＭＯＳトランジスタ構成の入出力セル領域
を備えた半導体装置に具体化してもよい。この場合に
も、上記各実施の形態と同様の効果がある。
【００４１】（２）ｐｎｐトランジスタ又はｎｐｎトラ
ンジスタのみを備えたバイポーラトランジスタ構成の入
出力セル領域を備えた半導体装置に具体化してもよい。
この場合にも、上記各実施の形態と同様の効果がある。
【００４２】（３）上記各形態では半導体装置としての
ゲートアレイ１０に具体化したが、複数の入出力セル領
域が半導体チップの周縁に沿うように配置される形態の
他のすべての半導体装置に具体化してもよい。
【００４３】
【発明の効果】以上詳述したように、本発明は、金属配
線層第１層の配線領域の面積を縮小し、入出力セル領域
の配置ピッチを縮小して、多ピン化を図ることができ
る。
【図面の簡単な説明】
【図１】第１の実施の形態の半導体装置を示すレイアウ
ト図
【図２】第１の実施の形態の入出力セル領域の一例を示
す平面図
【図３】図２のＡ−Ａ線における断面図
【図４】第２の実施の形態の入出力セル領域の平面図
【図５】図４の出力回路の回路図
【図６】第３の実施の形態の入出力セル領域を示す平面
図
【図７】図６のＢ−Ｂ線における断面図
【図８】従来の入出力セル領域を示す平面図
【符号の説明】
１３，５０，７０ 入出力セル領域 １５ 入出力回路 １６，５１ ｎＭＯＳトランジスタ １７，５２ ｐＭＯＳトランジスタ ７１ ｎｐｎトランジスタ ７２ ｐｎｐトランジスタ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 入出力回路を構成するための入出力セル
    領域は複数のトランジスタを備え、複数の入出力セル領
    域を半導体チップの周縁に沿うように配置した半導体装
    置において、 前記各入出力セル領域において前記複数のトランジスタ
    を前記半導体チップの周方向と直交する方向に並ぶよう
    に配置するとともに、各トランジスタの３つの電極を、
    それら３つの電極の配置方向が前記半導体チップの周方
    向と直交するように設けた半導体装置。
  2. 【請求項２】 前記複数のトランジスタは、３つの電極
    としてのソース、ドレイン及びゲートを有するＭＯＳト
    ランジスタである請求項１に記載の半導体装置。
  3. 【請求項３】 前記複数のトランジスタは、３つの電極
    としてのベース、エミッタ及びコレクタを有するバイポ
    ーラトランジスタである請求項１に記載の半導体装置。
  4. 【請求項４】 半導体チップの周方向に沿うように配置
    され、かつ、トランジスタに電源を供給するための電源
    配線が第１層の配線層に設けられている請求項１に記載
    の半導体装置。
  5. 【請求項５】 パッドと入出力回路内の配線とを接続す
    る金属配線が第２層以上の配線層に設けられている請求
    項１に記載の半導体装置。
JP25176596A 1996-09-24 1996-09-24 半導体装置 Expired - Lifetime JP3962441B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP25176596A JP3962441B2 (ja) 1996-09-24 1996-09-24 半導体装置
US08/859,036 US5903019A (en) 1996-09-24 1997-05-20 Semiconductor device having a plurality of input/output cell areas with reduced pitches therebetween
KR1019970023724A KR100260345B1 (ko) 1996-09-24 1997-06-10 반도체 장치
TW086106802A TW337614B (en) 1996-09-24 1997-09-27 A semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP25176596A JP3962441B2 (ja) 1996-09-24 1996-09-24 半導体装置

Publications (2)

Publication Number Publication Date
JPH1098108A true JPH1098108A (ja) 1998-04-14
JP3962441B2 JP3962441B2 (ja) 2007-08-22

Family

ID=17227590

Family Applications (1)

Application Number Title Priority Date Filing Date
JP25176596A Expired - Lifetime JP3962441B2 (ja) 1996-09-24 1996-09-24 半導体装置

Country Status (4)

Country Link
US (1) US5903019A (ja)
JP (1) JP3962441B2 (ja)
KR (1) KR100260345B1 (ja)
TW (1) TW337614B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001339047A (ja) * 2000-05-29 2001-12-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2016531446A (ja) * 2013-08-23 2016-10-06 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ エレクトロマイグレーションに対処するためのレイアウト構造
JP2016535454A (ja) * 2013-08-23 2016-11-10 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ エレクトロマイグレーションに対処するためのレイアウト構造

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3989038B2 (ja) * 1996-04-17 2007-10-10 株式会社ルネサステクノロジ 半導体集積回路装置
JP3914649B2 (ja) * 1999-02-10 2007-05-16 株式会社東芝 半導体装置
US6696712B1 (en) * 2000-08-11 2004-02-24 Seiko Epson Corporation Semicustom IC having adjacent macrocells
JP4798881B2 (ja) * 2001-06-18 2011-10-19 富士通セミコンダクター株式会社 半導体集積回路装置
US7217966B1 (en) * 2005-02-18 2007-05-15 National Semiconductor Corporation Self-protecting transistor array
US7594198B2 (en) * 2007-02-27 2009-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Ultra fine pitch I/O design for microchips

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5300796A (en) * 1988-06-29 1994-04-05 Hitachi, Ltd. Semiconductor device having an internal cell array region and a peripheral region surrounding the internal cell array for providing input/output basic cells
JPH02152254A (ja) * 1988-12-02 1990-06-12 Mitsubishi Electric Corp 半導体集積回路装置
JP3185271B2 (ja) * 1991-09-13 2001-07-09 日本電気株式会社 半導体集積回路
JP3228583B2 (ja) * 1992-03-31 2001-11-12 株式会社東芝 半導体集積回路装置
JP2822781B2 (ja) * 1992-06-11 1998-11-11 三菱電機株式会社 マスタスライス方式半導体集積回路装置
JPH06326194A (ja) * 1993-05-17 1994-11-25 Mitsubishi Electric Corp 半導体集積回路装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001339047A (ja) * 2000-05-29 2001-12-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2016531446A (ja) * 2013-08-23 2016-10-06 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ エレクトロマイグレーションに対処するためのレイアウト構造
JP2016535454A (ja) * 2013-08-23 2016-11-10 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ エレクトロマイグレーションに対処するためのレイアウト構造
US9786663B2 (en) 2013-08-23 2017-10-10 Qualcomm Incorporated Layout construction for addressing electromigration
US9972624B2 (en) 2013-08-23 2018-05-15 Qualcomm Incorporated Layout construction for addressing electromigration
US10074609B2 (en) 2013-08-23 2018-09-11 Qualcomm Incorporated Layout construction for addressing electromigration
US10580774B2 (en) 2013-08-23 2020-03-03 Qualcomm Incorporated Layout construction for addressing electromigration
US10600785B2 (en) 2013-08-23 2020-03-24 Qualcomm Incorporated Layout construction for addressing electromigration
US11437375B2 (en) 2013-08-23 2022-09-06 Qualcomm Incorporated Layout construction for addressing electromigration
US11508725B2 (en) 2013-08-23 2022-11-22 Qualcomm Incorporated Layout construction for addressing electromigration

Also Published As

Publication number Publication date
US5903019A (en) 1999-05-11
TW337614B (en) 1998-08-01
KR19980024049A (ko) 1998-07-06
KR100260345B1 (ko) 2000-07-01
JP3962441B2 (ja) 2007-08-22

Similar Documents

Publication Publication Date Title
JPH0479136B2 (ja)
US5300796A (en) Semiconductor device having an internal cell array region and a peripheral region surrounding the internal cell array for providing input/output basic cells
JPH03165061A (ja) 半導体集積回路装置
US7595561B2 (en) Semiconductor device including multiple rows of peripheral circuit units
JP3962441B2 (ja) 半導体装置
JP2822781B2 (ja) マスタスライス方式半導体集積回路装置
JP2000049292A (ja) 半導体集積回路装置
JPH07118507B2 (ja) バンプ実装を用いる半導体集積回路
JP2000252363A (ja) 半導体集積回路
JPH0542823B2 (ja)
JP2002083933A (ja) 半導体装置
JP2780896B2 (ja) 半導体集積回路の製造方法
JPH0562469B2 (ja)
JP3211871B2 (ja) 入出力保護回路
JPS58222573A (ja) 半導体集積回路装置
JP3010911B2 (ja) 半導体装置
JPH0787240B2 (ja) 半導体集積回路
JPS62263653A (ja) 半導体集積回路装置の製造方法
JP3038896B2 (ja) 半導体装置
JPH08186176A (ja) 半導体集積回路装置
JPH0831524B2 (ja) 半導体集積回路装置
JP2913766B2 (ja) 半導体装置
KR920005798B1 (ko) 보더레스 마스터 슬라이스 반도체장치
JPH098227A (ja) 半導体集積回路装置
JP2634800B2 (ja) 半導体集積回路スタンダードセル

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040203

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040405

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050208

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050411

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050830

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060808

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060814

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061010

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070515

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070521

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100525

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100525

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110525

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110525

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110525

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120525

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120525

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130525

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140525

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term