JPH0127578B2 - - Google Patents
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- JPH0127578B2 JPH0127578B2 JP56215229A JP21522981A JPH0127578B2 JP H0127578 B2 JPH0127578 B2 JP H0127578B2 JP 56215229 A JP56215229 A JP 56215229A JP 21522981 A JP21522981 A JP 21522981A JP H0127578 B2 JPH0127578 B2 JP H0127578B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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Description
本発明は半導体装置に関し、特にIC（集積回
路）、LSI（大規模集積回路）における回路ブロツ
ク間の相互接続構造に関するものである。 近年のLSIの高集積度化は、マイクロコンピユ
ータを始めとするランダムロジツクLSI等におい
て多大の設計期間を要している。この設計期間の
短縮を図るための方式が提案されている。 本発明はビルデイングブロツク方式を用いた構
造に関連し、数トランジスタから十数トランジス
タで構成されるゲートレベルのパターン（セル）
から大きな回路ブロツクを構成する場合に、容易
に大規模な回路を構成することが出来るように電
源部、接地部、配線等を構成し、かつ高速動作を
可能にすること、安定な動作（CMOSLSIの場合
のラツチアツプ動作の軽減）を可能にすることを
目的とする。 第１図に大規模集積回路における従来の
CMOS（相補型MOS）回路のセルのパターン図の
一例を論理図と共に示す。第１図において、ａは
平面概略パターン図、ｂは等価回路図、ｃは具体
回路図である。上部の領域がｐチヤンネルトラン
ジスタ領域、下部の領域がｎチヤンネルトランジ
スタ領域であり、一点鎖線で囲つた領域１がｃの
回路の形成された回路セルである。第１図におい
て、２はAl配線（点々を施した部分）、３は多結
晶シリコンゲート（白部）、４，６，７は拡散領
域（斜線部）、５はコンタクト（黒部）である。
ｐチヤンネルトランジスタの上部および下部の拡
散領域６、ｎチヤンネルトランジスタの上部およ
び下部の拡散領域７は各々電源電位および接地電
位に固定して使用する。 第１図の回路は同ｂに示すごとく、４入力の
AND―OR複合ゲート回路であつて、４個のＰチ
ヤンネルMOSトランジスタ、４個のＮチヤンネ
ルMOSトランジスタを用いてｃのごとく構成さ
れ、実際の集積回路ではａのごとき配置構造とな
る。すなわち、上方のＰで示す領域にＰチヤンネ
ルMOSトランジスタがまとめて配置され、下方
のｎで示す領域にｎチヤンネルMOSトランジス
タがまとめて配置される。そして、通常シリコン
ゲートMOSLSIは、各トランジスタのソース、
ドレイン拡散領域は多結晶シリコンゲート電極の
両側にセルフアラインプロセスで形成されるた
め、ゲート電極部以外の多結晶シリコンよりなる
配線は拡散領域を横切つて導出することはできな
い。すなわち、第１図のａでみると、電源、接地
ラインとなつている端部の拡散領域６，７を横切
つてｐ，ｎで示す領域間で図面の縦方向に多結晶
シリコンよりなる配線を形成することはできな
い。また、現在のシリコンゲートMOSLSIの配
線の基本構造は、半導体基板上に絶縁膜を介して
多結晶シリコン配線が形成され、このシリコン配
線上に絶縁膜を介してAl（アルミ）よりなる２層
目の配線が形成されるものである。したがつて、
第１図ではセル内およびｐ，ｎで示す領域間が上
層の配線であるAl配線２で配線されているため、
第１図のセルから横方向にAl配線２を横切つて
別のAl配線を形成することはできない。したが
つて、第１図では図面横方向にセルから導出する
配線は多結晶シリコンを用いねばならないことに
なる。 第１図の論理回路セルを縦方向、横方向に多数
組合せこれらを相互接続して論理回路をビルデイ
ングブロツク方式により形成すると第２図のよう
になる。 第２図において、L1〜Lo，Ln〜Ln+oはそれぞ
れ第１図に示す回路構成ならびに配置構成を有す
る論理回路セルを示し、複数のセルL1〜Loにて
１つの論理回路ブロツクが形成され、複数のセ
ルLn〜Ln+oにて他の論理回路ブロツクが形成
されている。前述した説明から明らかなように、
各セル内においてはそれぞれAl配線lA1で内部の
ｐ領域とｎ領域相互接続され、ブロツク，の
電気的接続は、ブロツク外に配置されたAl配線
lA2を用いこのlA2に多結晶シリコンよりなる配線
lS1，lS2を接続して達成される。すなわち、たと
えばセルL1から多結晶シリコン配線lS1にて横方
向にlA2まで導出され一方セルLn+1からはlS2にて
lA2まで導出され、lS1，lA2，lS2を介してセルL2と
Ln+1とが接続されることになる。lS3は他の多結
晶シリコン配線、lA3は他のアルミ配線である。 このように、第２図から明らかなごとくブロツ
ク，の接続に際し、Al配線と多結晶シリコ
ン配線を用いるため信号伝達に時間がかかり高速
動作が困難となる。すなわち、実際のマイクロプ
ロセツサー等の論理集積回路ではたとえばブロツ
ク間の接続に用いる横方向のバスライン等の多結
晶シリコン配線はチツプ内で数十μｍから１mm位
の長さに達するものがあり、ＭHz以上の周波数に
て高速動作を行う必要のある高速の論理回路の動
作が不可能になる。 従来、論理回路の規模があまり大きくない場合
は、相補型の回路セルを縦横に多数積み重ねて配
置する必要がなく、第１図ａに示すように動作の
安定化のためにｐ，ｎ領域の周辺にガードバンド
等の拡散領域を形成する構造が用いられていた。
すなわち、あまり大規模でない集積回路では何段
も論理ブロツクを積み重ねる必要がなく、第１図
のごとき回路セルを複数個横方向に配置するので
よく第１図の構造で何ら配線にも問題が生じなか
つた。 しかるに、マイクロコンピユータを代表とする
ランダムロジツク等の大規模集積回路では、所定
の論理回路ブロツクを８段あるいは16段等と多く
積層しこれらを相互接続する必要が生じ、前述の
問題が生ることになる。 第３図は第２図の回路配置を詳細に示したもの
で、論理回路ブロツク領域，はそれぞれｎ領
域部分が対向して配置され、各ブロツク領域間の
接続はブロツク外のAl配線lA2で行われ、lA3，lA4
は他のAl配線で適当に拡散領域６，７とコンタ
クトされている。このように、第１図の構成のセ
ルを用いて複雑な論理回路ブロツクを構成する
と、セルから導出されるバスライン等は多結晶シ
リコンにて横方向に導出する必要があり、信号の
伝搬時間が長く高速動作が不可能となつた。また
バスラインにAl配線lA2を用いたとしてlS1，lS2が
長くなるとともにそれらの長短も様々生じその結
果高速動作が難しくなる。通常Alは20mmΩ／□
程度で、多結晶シリコンは高濃度に不純物をドー
プした場合でも10Ω／□以下とすることは困難で
あり、抵抗に関してはAlと多結晶シリコンでは
数十倍の差が生じる。このことは、信号伝達時間
においても両者では数倍の差が生じることを意味
する。 第４図はこのような実情に鑑み、横方向の配線
にAlを用い信号伝播時間を速くした論理回路セ
ルを示す。 第３図において、第１図と同じ部分を示す部分
は同じ番号を附して重複説明は省略する。電源電
位および接地電位は各々Al配線６Ａおよび７Ａ
を介して拡散領域の所望の場所の電位として設け
られている。 第４図の考え方のセルを使用して複数個のセル
よりなる論理ブロツクを形成すると第５図のよう
になる。第５図において、セルL1n，L2n，L3n…
…で論理ブロツクを構成し、セルL3n+1，L3n+2
……で論理ブロツクが形成される。第４図は第
１図の例の問題点（信号の伝搬遅延に差が生じ、
その結果、高速動作が困難）に鑑みて改善したも
ので、Al配線をたとえば第５図のlA11，lA12，lA13
に示すようにブロツク内で横方向に配線したた
め、縦方向にはAl配線を設置することができな
い。しかるに、ｐチヤンネル領域およびｎチヤン
ネル領域の上部および下部に電源電位あるいは接
地電位を規定する拡散層がないために、多結晶シ
リコン配線lS11，lS12，lS13，lS14で上下方向（縦方
向）にセル内およびセル外に連続して構成するこ
とが出来る。このように、ブロツク間を上下方向
に多結晶シリコン配線で構成出来、横方向をAl
配線で構成出来る。従つて、第１図の従来問題点
である信号の伝搬遅延に差が生じ、その結果高速
動作が困難という点は横方向のAl配線に関して
は軽減される。 しかし、この例では以下に示す問題点がある。 (1) 縦方向が多結晶シリコン配線lS11，LS12，
lS13，lS14等で構成されるために、論理ブロツク
が，……と増加すると多結晶シリコン配線
が長くなり、多結晶シリコン配線を通じて行わ
れる信号の伝搬遅延が無視出来なくなる。たと
えば回路ブロツク，……が８段程度に積層
されると多結晶シリコン配線が１mm以上とな
り、信号伝播が遅くなり極めて不都合である。 (2) ｐチヤンネル領域およびｎチヤンネル領域の
上部あるいは下部に電源電位あるいは接地電位
を規定する拡散層が多結晶シリコン配線層の存
在により形成出来ないため、ｎ型半導体基板に
形成されるｐウエルの周囲にガードバンド領域
を設けることが出来ず、ラツチアツプが生ずる
可能性がある。 本発明は上記の問題点に鑑み、これらを除去
し、容易にビルデイングブロツク方式の設計を行
うことが出来るように、電源部、接地部および配
線を構成すること、高速動作を可能にすること、
安定な動作（CMOSLSIの場合のラツチアツプ動
作の軽減）を可能にすることを特徴とする。 以下に、本発明を詳細に説明する。 第６図は本発明の一実施例にかかる論理回路セ
ルを示す図である。第６図は第１図と同じ論理を
示すセルの半導体基板上における平面パターン図
であり、第６図において第１図と同じ部分を示す
部分は同じ番号を附して重複説明は省略する。 第６図において、１０，１１は各々電源線、接
地線を示すAl配線であり、その他のセル内の主
なAl配線は第１図の場合と同様に直角方向に設
けられている。これらの配源線１０、接地線１１
およびこれらに附属するコンタクトはセル内に含
めても含めなくても良い。セルの両外側に位置す
る拡散領域は第１図の場合とは異なつて、セルの
一辺を占有せず、６′，７′に示すごとく部分的に
形成されており、このセルの周辺部分から多結晶
シリコン配線により上下方向に入出力線を導き出
すことを可能にしている。例えば、Ｂの入力線は
多結晶シリコン１２，１３により上下方向に導出
される。なお、セル外への配線の形成方法とし
て、Ｃの入力線に示すようにAl配線１４にコン
タクト部１５にて多結晶シリコン配線１６を接続
し、配線１６にてセル外へ導出することもでき
る。 第６図のセル構造においては、セル内における
上下方向の配線は半導体基板とは絶縁膜を介して
Al配線を用いることができるとともに、セル外
への上下方向の配線の導出に関してはAl配線と
絶縁膜を介して絶縁された多結晶シリコンで形成
している。さらにこの構造はセル外すなわち論理
ブロツク領域間においてAl配線を横方向に形成
しかつこれらと導出された多結晶シリコンを接続
できる構成であることがわかる。 第６図の考え方のセルを使用して複数個のセル
よりなる論理ブロツクを半導体基板に形成すると
第７図のようになる。第７図において、論理回路
セル２０，２１，２２……で論理ブロツクを構
成し、セル２３，２４，２５……で論理ブロツク
が形成される。論理ブロツクおよびは互い
に対向して形成し、さらに各々のブロツクのセル
のｎチヤンネルトランジスタ領域が背中合わせに
形成される。従つて、接地線１１Ａ，１１Ｂもブ
ロツク，相互に対向して配置形成されるよう
になる。第７図ではｎチヤンネルトランジスタ領
域が背中合わせに形成される部分を示しているが
全く同様に，と他のブロツク間ではｐチヤン
ネルトランジスタ領域が対向されることになる。 第７図に示すビルデイングブロツク方式による
論理ブロツクの形成に際して、セル間の相互接続
配線は、ｐ，ｎ各々のトランジスタ領域間で多結
晶シリコン配線２６，２７，２８で行うこともで
きるし、セルから多結晶シリコン配線２９，３０
により導出してAl配線３１にコンタクトし配線
２９，３０，３１により相互接続することもでき
る。３２，３３はブロツク，間の半導体基板
上に横方向に配置されたAl配線で信号伝達のバ
スライン等、相互接続用として用いられる。なお
たとえばブロツク内においてセル間を相互接続
するときのように距離が比較的短い場合には、セ
ル間を多結晶シリコンで配線２６，２７等で相互
接続し、バスなどのように相互接続する距離が比
較的長い場合は、短い多結晶シリコン配線２９，
３０にてセル外に導出し多結晶シリコン２９，３
０をAl配線３１により相互接続すれば、全体的
に信号の伝搬遅延を小さくすることが出来る。３
２は他のAl配線で図示していない領域につなが
るたとえばバスラインである。また、ｐ，ｎ各々
のトランジスタ領域間での多結晶シリコン配線の
本数をあらかじめ定めp.n各々のトランジスタ領
域間隔を決定しておき、この間で収容出来ない相
互接続線をセル外でAl配線で行なうようにすれ
ば、同じ論理のセルに関しては基本的に一ケのセ
ルですむことになり、セル数が従来に比較して減
少する利点がある。 また、セル内での電源電位あるいは接地電位を
保証する必要のある拡散領域３４，３５，３６，
３７に対しては、例えば接地線１１Ａ，１１Ｂか
ら、Al配線３８，３９によりセル内に導入し相
互接続を行なえば良い。この構成では、接地線，
電源線は、各論理ブロツク，に対して独立し
て形成出来るために、論理ブロツクの形成が容易
である。 次に、論理ブロツク間の上下方向の相互接続を
述べる。例えば、論理ブロツク内のセル２２か
らの多結晶シリコン配線４０および論理ブロツク
内のセル２３からの多結晶シリコン配線４１が
Al配線３３により相互接続される。この場合、
セル２２と２３が相対的に離れていても、相互接
続されるAl配線３３の距離が相対的に長くなる
だけであるので、信号の伝搬遅延に対しては大き
な影響を与えず短い伝搬時間を得ることができ
る。また、第７図から明らかなようにブロツク
，間全体には拡散領域が横方向に形成されな
いため、ブロツク，間で対向したセル同志を
相互接続する場合は多結晶シリコン配線４２を用
いることができる。すなわち、Al配線３１，３
２，３３を横切るシリコン配線４２にてたとえば
セル２１と２４の相互接続を行うこともできる。
そして、各セル内の縦方向の配線は４３〜４８で
示すごときAl配線を用いることができる。４９
は他の多結晶シリコン配線である。したがつて論
理回路ブロツクが多数縦方向に積層された場合で
もセル内はAl配線としブロツク間のみを多結晶
シリコンとすればよく、多結晶シリコン配線も用
いねばならないのはブロツク間のみであり縦方向
の相互接続配線が長くなつても抵抗の大幅な増加
を生じることがなく、縦方向の伝搬遅延の増大を
防ぐことができる。第４図の場合は前述したよう
に縦方向はすべて多結晶シリコンの配線となり縦
方向の配線が長くなると信号遅延が問題となつ
た。 また、相補型MOS集積回路においては通常ｎ
型シリコン基板にｐウエル領域を形成しこの中に
ｎチヤンネルトランジスタを形成する構造が用い
られる。このときラツチアツプを防止するために
ｐウエル領域の周辺にガードバンド拡散領域を形
成することが望ましい。ところで、第７図のごと
くブロツク，はｎチヤンネル領域が対向して
おり、これらのｎチヤンネル領域を共通のｐウエ
ル内に形成し矢印５０，５１の位置に矢印方向に
横方向にガードバンド領域を形成することができ
る。すなわち、第７図におけるセル内の拡散領域
３５，３６をガードバンド領域として形成するこ
とができるので、ラツチアツプ対策も何ら不都合
なく施すことができ、安定な動作を維持すること
ができる。 以上、第１図、第２図、第３図、第４図、第
５図と本発明の実施例の第６図、第７図の構
造の利害得失をまとめると次表のようになる。
路）、LSI（大規模集積回路）における回路ブロツ
ク間の相互接続構造に関するものである。 近年のLSIの高集積度化は、マイクロコンピユ
ータを始めとするランダムロジツクLSI等におい
て多大の設計期間を要している。この設計期間の
短縮を図るための方式が提案されている。 本発明はビルデイングブロツク方式を用いた構
造に関連し、数トランジスタから十数トランジス
タで構成されるゲートレベルのパターン（セル）
から大きな回路ブロツクを構成する場合に、容易
に大規模な回路を構成することが出来るように電
源部、接地部、配線等を構成し、かつ高速動作を
可能にすること、安定な動作（CMOSLSIの場合
のラツチアツプ動作の軽減）を可能にすることを
目的とする。 第１図に大規模集積回路における従来の
CMOS（相補型MOS）回路のセルのパターン図の
一例を論理図と共に示す。第１図において、ａは
平面概略パターン図、ｂは等価回路図、ｃは具体
回路図である。上部の領域がｐチヤンネルトラン
ジスタ領域、下部の領域がｎチヤンネルトランジ
スタ領域であり、一点鎖線で囲つた領域１がｃの
回路の形成された回路セルである。第１図におい
て、２はAl配線（点々を施した部分）、３は多結
晶シリコンゲート（白部）、４，６，７は拡散領
域（斜線部）、５はコンタクト（黒部）である。
ｐチヤンネルトランジスタの上部および下部の拡
散領域６、ｎチヤンネルトランジスタの上部およ
び下部の拡散領域７は各々電源電位および接地電
位に固定して使用する。 第１図の回路は同ｂに示すごとく、４入力の
AND―OR複合ゲート回路であつて、４個のＰチ
ヤンネルMOSトランジスタ、４個のＮチヤンネ
ルMOSトランジスタを用いてｃのごとく構成さ
れ、実際の集積回路ではａのごとき配置構造とな
る。すなわち、上方のＰで示す領域にＰチヤンネ
ルMOSトランジスタがまとめて配置され、下方
のｎで示す領域にｎチヤンネルMOSトランジス
タがまとめて配置される。そして、通常シリコン
ゲートMOSLSIは、各トランジスタのソース、
ドレイン拡散領域は多結晶シリコンゲート電極の
両側にセルフアラインプロセスで形成されるた
め、ゲート電極部以外の多結晶シリコンよりなる
配線は拡散領域を横切つて導出することはできな
い。すなわち、第１図のａでみると、電源、接地
ラインとなつている端部の拡散領域６，７を横切
つてｐ，ｎで示す領域間で図面の縦方向に多結晶
シリコンよりなる配線を形成することはできな
い。また、現在のシリコンゲートMOSLSIの配
線の基本構造は、半導体基板上に絶縁膜を介して
多結晶シリコン配線が形成され、このシリコン配
線上に絶縁膜を介してAl（アルミ）よりなる２層
目の配線が形成されるものである。したがつて、
第１図ではセル内およびｐ，ｎで示す領域間が上
層の配線であるAl配線２で配線されているため、
第１図のセルから横方向にAl配線２を横切つて
別のAl配線を形成することはできない。したが
つて、第１図では図面横方向にセルから導出する
配線は多結晶シリコンを用いねばならないことに
なる。 第１図の論理回路セルを縦方向、横方向に多数
組合せこれらを相互接続して論理回路をビルデイ
ングブロツク方式により形成すると第２図のよう
になる。 第２図において、L1〜Lo，Ln〜Ln+oはそれぞ
れ第１図に示す回路構成ならびに配置構成を有す
る論理回路セルを示し、複数のセルL1〜Loにて
１つの論理回路ブロツクが形成され、複数のセ
ルLn〜Ln+oにて他の論理回路ブロツクが形成
されている。前述した説明から明らかなように、
各セル内においてはそれぞれAl配線lA1で内部の
ｐ領域とｎ領域相互接続され、ブロツク，の
電気的接続は、ブロツク外に配置されたAl配線
lA2を用いこのlA2に多結晶シリコンよりなる配線
lS1，lS2を接続して達成される。すなわち、たと
えばセルL1から多結晶シリコン配線lS1にて横方
向にlA2まで導出され一方セルLn+1からはlS2にて
lA2まで導出され、lS1，lA2，lS2を介してセルL2と
Ln+1とが接続されることになる。lS3は他の多結
晶シリコン配線、lA3は他のアルミ配線である。 このように、第２図から明らかなごとくブロツ
ク，の接続に際し、Al配線と多結晶シリコ
ン配線を用いるため信号伝達に時間がかかり高速
動作が困難となる。すなわち、実際のマイクロプ
ロセツサー等の論理集積回路ではたとえばブロツ
ク間の接続に用いる横方向のバスライン等の多結
晶シリコン配線はチツプ内で数十μｍから１mm位
の長さに達するものがあり、ＭHz以上の周波数に
て高速動作を行う必要のある高速の論理回路の動
作が不可能になる。 従来、論理回路の規模があまり大きくない場合
は、相補型の回路セルを縦横に多数積み重ねて配
置する必要がなく、第１図ａに示すように動作の
安定化のためにｐ，ｎ領域の周辺にガードバンド
等の拡散領域を形成する構造が用いられていた。
すなわち、あまり大規模でない集積回路では何段
も論理ブロツクを積み重ねる必要がなく、第１図
のごとき回路セルを複数個横方向に配置するので
よく第１図の構造で何ら配線にも問題が生じなか
つた。 しかるに、マイクロコンピユータを代表とする
ランダムロジツク等の大規模集積回路では、所定
の論理回路ブロツクを８段あるいは16段等と多く
積層しこれらを相互接続する必要が生じ、前述の
問題が生ることになる。 第３図は第２図の回路配置を詳細に示したもの
で、論理回路ブロツク領域，はそれぞれｎ領
域部分が対向して配置され、各ブロツク領域間の
接続はブロツク外のAl配線lA2で行われ、lA3，lA4
は他のAl配線で適当に拡散領域６，７とコンタ
クトされている。このように、第１図の構成のセ
ルを用いて複雑な論理回路ブロツクを構成する
と、セルから導出されるバスライン等は多結晶シ
リコンにて横方向に導出する必要があり、信号の
伝搬時間が長く高速動作が不可能となつた。また
バスラインにAl配線lA2を用いたとしてlS1，lS2が
長くなるとともにそれらの長短も様々生じその結
果高速動作が難しくなる。通常Alは20mmΩ／□
程度で、多結晶シリコンは高濃度に不純物をドー
プした場合でも10Ω／□以下とすることは困難で
あり、抵抗に関してはAlと多結晶シリコンでは
数十倍の差が生じる。このことは、信号伝達時間
においても両者では数倍の差が生じることを意味
する。 第４図はこのような実情に鑑み、横方向の配線
にAlを用い信号伝播時間を速くした論理回路セ
ルを示す。 第３図において、第１図と同じ部分を示す部分
は同じ番号を附して重複説明は省略する。電源電
位および接地電位は各々Al配線６Ａおよび７Ａ
を介して拡散領域の所望の場所の電位として設け
られている。 第４図の考え方のセルを使用して複数個のセル
よりなる論理ブロツクを形成すると第５図のよう
になる。第５図において、セルL1n，L2n，L3n…
…で論理ブロツクを構成し、セルL3n+1，L3n+2
……で論理ブロツクが形成される。第４図は第
１図の例の問題点（信号の伝搬遅延に差が生じ、
その結果、高速動作が困難）に鑑みて改善したも
ので、Al配線をたとえば第５図のlA11，lA12，lA13
に示すようにブロツク内で横方向に配線したた
め、縦方向にはAl配線を設置することができな
い。しかるに、ｐチヤンネル領域およびｎチヤン
ネル領域の上部および下部に電源電位あるいは接
地電位を規定する拡散層がないために、多結晶シ
リコン配線lS11，lS12，lS13，lS14で上下方向（縦方
向）にセル内およびセル外に連続して構成するこ
とが出来る。このように、ブロツク間を上下方向
に多結晶シリコン配線で構成出来、横方向をAl
配線で構成出来る。従つて、第１図の従来問題点
である信号の伝搬遅延に差が生じ、その結果高速
動作が困難という点は横方向のAl配線に関して
は軽減される。 しかし、この例では以下に示す問題点がある。 (1) 縦方向が多結晶シリコン配線lS11，LS12，
lS13，lS14等で構成されるために、論理ブロツク
が，……と増加すると多結晶シリコン配線
が長くなり、多結晶シリコン配線を通じて行わ
れる信号の伝搬遅延が無視出来なくなる。たと
えば回路ブロツク，……が８段程度に積層
されると多結晶シリコン配線が１mm以上とな
り、信号伝播が遅くなり極めて不都合である。 (2) ｐチヤンネル領域およびｎチヤンネル領域の
上部あるいは下部に電源電位あるいは接地電位
を規定する拡散層が多結晶シリコン配線層の存
在により形成出来ないため、ｎ型半導体基板に
形成されるｐウエルの周囲にガードバンド領域
を設けることが出来ず、ラツチアツプが生ずる
可能性がある。 本発明は上記の問題点に鑑み、これらを除去
し、容易にビルデイングブロツク方式の設計を行
うことが出来るように、電源部、接地部および配
線を構成すること、高速動作を可能にすること、
安定な動作（CMOSLSIの場合のラツチアツプ動
作の軽減）を可能にすることを特徴とする。 以下に、本発明を詳細に説明する。 第６図は本発明の一実施例にかかる論理回路セ
ルを示す図である。第６図は第１図と同じ論理を
示すセルの半導体基板上における平面パターン図
であり、第６図において第１図と同じ部分を示す
部分は同じ番号を附して重複説明は省略する。 第６図において、１０，１１は各々電源線、接
地線を示すAl配線であり、その他のセル内の主
なAl配線は第１図の場合と同様に直角方向に設
けられている。これらの配源線１０、接地線１１
およびこれらに附属するコンタクトはセル内に含
めても含めなくても良い。セルの両外側に位置す
る拡散領域は第１図の場合とは異なつて、セルの
一辺を占有せず、６′，７′に示すごとく部分的に
形成されており、このセルの周辺部分から多結晶
シリコン配線により上下方向に入出力線を導き出
すことを可能にしている。例えば、Ｂの入力線は
多結晶シリコン１２，１３により上下方向に導出
される。なお、セル外への配線の形成方法とし
て、Ｃの入力線に示すようにAl配線１４にコン
タクト部１５にて多結晶シリコン配線１６を接続
し、配線１６にてセル外へ導出することもでき
る。 第６図のセル構造においては、セル内における
上下方向の配線は半導体基板とは絶縁膜を介して
Al配線を用いることができるとともに、セル外
への上下方向の配線の導出に関してはAl配線と
絶縁膜を介して絶縁された多結晶シリコンで形成
している。さらにこの構造はセル外すなわち論理
ブロツク領域間においてAl配線を横方向に形成
しかつこれらと導出された多結晶シリコンを接続
できる構成であることがわかる。 第６図の考え方のセルを使用して複数個のセル
よりなる論理ブロツクを半導体基板に形成すると
第７図のようになる。第７図において、論理回路
セル２０，２１，２２……で論理ブロツクを構
成し、セル２３，２４，２５……で論理ブロツク
が形成される。論理ブロツクおよびは互い
に対向して形成し、さらに各々のブロツクのセル
のｎチヤンネルトランジスタ領域が背中合わせに
形成される。従つて、接地線１１Ａ，１１Ｂもブ
ロツク，相互に対向して配置形成されるよう
になる。第７図ではｎチヤンネルトランジスタ領
域が背中合わせに形成される部分を示しているが
全く同様に，と他のブロツク間ではｐチヤン
ネルトランジスタ領域が対向されることになる。 第７図に示すビルデイングブロツク方式による
論理ブロツクの形成に際して、セル間の相互接続
配線は、ｐ，ｎ各々のトランジスタ領域間で多結
晶シリコン配線２６，２７，２８で行うこともで
きるし、セルから多結晶シリコン配線２９，３０
により導出してAl配線３１にコンタクトし配線
２９，３０，３１により相互接続することもでき
る。３２，３３はブロツク，間の半導体基板
上に横方向に配置されたAl配線で信号伝達のバ
スライン等、相互接続用として用いられる。なお
たとえばブロツク内においてセル間を相互接続
するときのように距離が比較的短い場合には、セ
ル間を多結晶シリコンで配線２６，２７等で相互
接続し、バスなどのように相互接続する距離が比
較的長い場合は、短い多結晶シリコン配線２９，
３０にてセル外に導出し多結晶シリコン２９，３
０をAl配線３１により相互接続すれば、全体的
に信号の伝搬遅延を小さくすることが出来る。３
２は他のAl配線で図示していない領域につなが
るたとえばバスラインである。また、ｐ，ｎ各々
のトランジスタ領域間での多結晶シリコン配線の
本数をあらかじめ定めp.n各々のトランジスタ領
域間隔を決定しておき、この間で収容出来ない相
互接続線をセル外でAl配線で行なうようにすれ
ば、同じ論理のセルに関しては基本的に一ケのセ
ルですむことになり、セル数が従来に比較して減
少する利点がある。 また、セル内での電源電位あるいは接地電位を
保証する必要のある拡散領域３４，３５，３６，
３７に対しては、例えば接地線１１Ａ，１１Ｂか
ら、Al配線３８，３９によりセル内に導入し相
互接続を行なえば良い。この構成では、接地線，
電源線は、各論理ブロツク，に対して独立し
て形成出来るために、論理ブロツクの形成が容易
である。 次に、論理ブロツク間の上下方向の相互接続を
述べる。例えば、論理ブロツク内のセル２２か
らの多結晶シリコン配線４０および論理ブロツク
内のセル２３からの多結晶シリコン配線４１が
Al配線３３により相互接続される。この場合、
セル２２と２３が相対的に離れていても、相互接
続されるAl配線３３の距離が相対的に長くなる
だけであるので、信号の伝搬遅延に対しては大き
な影響を与えず短い伝搬時間を得ることができ
る。また、第７図から明らかなようにブロツク
，間全体には拡散領域が横方向に形成されな
いため、ブロツク，間で対向したセル同志を
相互接続する場合は多結晶シリコン配線４２を用
いることができる。すなわち、Al配線３１，３
２，３３を横切るシリコン配線４２にてたとえば
セル２１と２４の相互接続を行うこともできる。
そして、各セル内の縦方向の配線は４３〜４８で
示すごときAl配線を用いることができる。４９
は他の多結晶シリコン配線である。したがつて論
理回路ブロツクが多数縦方向に積層された場合で
もセル内はAl配線としブロツク間のみを多結晶
シリコンとすればよく、多結晶シリコン配線も用
いねばならないのはブロツク間のみであり縦方向
の相互接続配線が長くなつても抵抗の大幅な増加
を生じることがなく、縦方向の伝搬遅延の増大を
防ぐことができる。第４図の場合は前述したよう
に縦方向はすべて多結晶シリコンの配線となり縦
方向の配線が長くなると信号遅延が問題となつ
た。 また、相補型MOS集積回路においては通常ｎ
型シリコン基板にｐウエル領域を形成しこの中に
ｎチヤンネルトランジスタを形成する構造が用い
られる。このときラツチアツプを防止するために
ｐウエル領域の周辺にガードバンド拡散領域を形
成することが望ましい。ところで、第７図のごと
くブロツク，はｎチヤンネル領域が対向して
おり、これらのｎチヤンネル領域を共通のｐウエ
ル内に形成し矢印５０，５１の位置に矢印方向に
横方向にガードバンド領域を形成することができ
る。すなわち、第７図におけるセル内の拡散領域
３５，３６をガードバンド領域として形成するこ
とができるので、ラツチアツプ対策も何ら不都合
なく施すことができ、安定な動作を維持すること
ができる。 以上、第１図、第２図、第３図、第４図、第
５図と本発明の実施例の第６図、第７図の構
造の利害得失をまとめると次表のようになる。
【表】
すなわち、の場合はブロツク内の横方向なら
びにブロツク間の縦方向の相互接続において比較
的長い多結晶シリコン配線を用いる必要があり伝
搬遅延が問題となり、の場合は縦方向がすべて
多結晶シリコンとなる問題がある。一方は、縦
方向の短い部分を多結晶シリコンとすればよく、
縦、横両方とも速い信号伝搬を行うことができ
る。マイクロコンピユータ等の大規模LSIにおけ
る演算部分等ではたとえば８ビツトのLSIであれ
ば論理回路ブロツクが８段積層されこれらを縦横
に接続する必要がありしかも近年高速動作が要求
されるためできるだけ低抵抗な配線にて相互接続
する必要があり、本発明の構成はかかる場合に極
めて有効である。 次に、１チツプマイクロコンピユータの論理演
算およびレジスタ部に第６図、第７図の考えを用
いて構成した様子を第８図に示す。この場合８ビ
ツト構成であり、８段の論理回路ブロツク領域
〜が積層されている。そして第８図の部分は半
導体チツプ全体の1/3程度の大きな面積をしめ、
縦方向の全体寸法が1.6mm、横方向は2.5mmであ
る。３１，３２，３３はブロツク間で横方向に配
置されたバスライン等のAl配線で60はブロツク
，間の他のAl配線である。このように、2.5
mmもの長さで配線を形成してもAlであれば極め
て低抵抗であるため４チツプ内を長い距離にわた
つて信号を伝搬するバララインとして最適であ
り、10MHz以上の高速動作も充分可能となる。ま
た、縦方向は、ブロツク間のみに多結晶シリコン
配線６１〜６８等を用いればよく、セル内では縦
方向にAl配線（破線で示す部分）を使用できる。
したがつて、たとえば制御ラインとしてのブロツ
クからにわたる1.6mmもの長さの縦方向配線
を形成してもAl部分1.2mm、多結晶シリコン部分
は0.4mm程度となり、多結晶シリコンの伝搬遅延
はAlの４倍あるがこの第８図では縦方向の伝搬
遅延も大きくならない。また、16ビツトのマイク
ロコンピユータではブロツクが16段も積層される
ことになり、さらに本発明が有利となる。 以上のように、本発明は高密度で高速動作を必
要とする大規模集積回路の設計の容易さ、高性能
化にとつて大きく寄与するものである。
びにブロツク間の縦方向の相互接続において比較
的長い多結晶シリコン配線を用いる必要があり伝
搬遅延が問題となり、の場合は縦方向がすべて
多結晶シリコンとなる問題がある。一方は、縦
方向の短い部分を多結晶シリコンとすればよく、
縦、横両方とも速い信号伝搬を行うことができ
る。マイクロコンピユータ等の大規模LSIにおけ
る演算部分等ではたとえば８ビツトのLSIであれ
ば論理回路ブロツクが８段積層されこれらを縦横
に接続する必要がありしかも近年高速動作が要求
されるためできるだけ低抵抗な配線にて相互接続
する必要があり、本発明の構成はかかる場合に極
めて有効である。 次に、１チツプマイクロコンピユータの論理演
算およびレジスタ部に第６図、第７図の考えを用
いて構成した様子を第８図に示す。この場合８ビ
ツト構成であり、８段の論理回路ブロツク領域
〜が積層されている。そして第８図の部分は半
導体チツプ全体の1/3程度の大きな面積をしめ、
縦方向の全体寸法が1.6mm、横方向は2.5mmであ
る。３１，３２，３３はブロツク間で横方向に配
置されたバスライン等のAl配線で60はブロツク
，間の他のAl配線である。このように、2.5
mmもの長さで配線を形成してもAlであれば極め
て低抵抗であるため４チツプ内を長い距離にわた
つて信号を伝搬するバララインとして最適であ
り、10MHz以上の高速動作も充分可能となる。ま
た、縦方向は、ブロツク間のみに多結晶シリコン
配線６１〜６８等を用いればよく、セル内では縦
方向にAl配線（破線で示す部分）を使用できる。
したがつて、たとえば制御ラインとしてのブロツ
クからにわたる1.6mmもの長さの縦方向配線
を形成してもAl部分1.2mm、多結晶シリコン部分
は0.4mm程度となり、多結晶シリコンの伝搬遅延
はAlの４倍あるがこの第８図では縦方向の伝搬
遅延も大きくならない。また、16ビツトのマイク
ロコンピユータではブロツクが16段も積層される
ことになり、さらに本発明が有利となる。 以上のように、本発明は高密度で高速動作を必
要とする大規模集積回路の設計の容易さ、高性能
化にとつて大きく寄与するものである。
第１図ａは従来の論理セルの概略平面パターン
図、同ｂ，ｃはａの回路ブロツク図、具体回路
図、第２図は第１図のセルを用いて論理ブロツク
を形成した場合の概略図、第３図は第２図の部分
詳細図、第４図は従来の他の論理セルの概略平面
パターン図、第５図は第４図を用いた論理ブロツ
クの要部平面図、第６図は本発明の一実施例にか
かる論理回路セルの概略平面パターン図、第７図
は第６図を用いた論理回路の部分平面図、第８図
は第６図を用いた論理回路の概略平面配置図であ
る。 〜……論理回路ブロツク、２……Al配線、
４，６，７……拡散領域、１０，１１，１１Ａ，
１１Ｂ，３１，３２，３３，３８，３９，４３，
４４，４５，４６，４７，４８，６０……Al配
線、３，１２，１３，１６，２６，２７，２８，
４０，４１，４２，４９，６１〜６８……多結晶
シリコン配線、２０〜２５……論理回路セル。
図、同ｂ，ｃはａの回路ブロツク図、具体回路
図、第２図は第１図のセルを用いて論理ブロツク
を形成した場合の概略図、第３図は第２図の部分
詳細図、第４図は従来の他の論理セルの概略平面
パターン図、第５図は第４図を用いた論理ブロツ
クの要部平面図、第６図は本発明の一実施例にか
かる論理回路セルの概略平面パターン図、第７図
は第６図を用いた論理回路の部分平面図、第８図
は第６図を用いた論理回路の概略平面配置図であ
る。 〜……論理回路ブロツク、２……Al配線、
４，６，７……拡散領域、１０，１１，１１Ａ，
１１Ｂ，３１，３２，３３，３８，３９，４３，
４４，４５，４６，４７，４８，６０……Al配
線、３，１２，１３，１６，２６，２７，２８，
４０，４１，４２，４９，６１〜６８……多結晶
シリコン配線、２０〜２５……論理回路セル。
Claims (1)
- 【特許請求の範囲】 １ 第１、第２の論理回路ブロツク領域が第１の
方向に並置され、これらの各論理回路ブロツク領
域は、前記第１の方向を軸として互いに相対する
ｐおよびｎ型半導体素子領域からなる複数の相補
型論理回路セルから構成され、前記半導体素子領
域は、前記第１の方向に添つて電源および接地線
となる拡散領域を有し、前記相補型論理回路セル
内の半導体素子領域間は、前記拡散領域と絶縁さ
れ前記拡散領域を横切り前記第１の方向に直交す
る第２の方向に第１の配線で接続され、前記第
１、第２の論理回路ブロツク領域間に前記第１の
配線と同一の配線材による第２の配線が前記第１
の方向に設置され、前記第１、第２の配線材と異
なり前記第１の配線と絶縁された第３の配線を前
記半導体素子領域間で前記第１の方向に配置する
と共に、前記第３の配線材と同一の第４の配線を
前記第２の方向に配置し、前記相補型論理回路セ
ルの前記半導体素子領域から前記論理回路ブロツ
ク領域間に延在して配置することを特徴とするビ
ルデイングブロツク方式を用いた半導体装置。 ２ 第１、第２の配線がアルミニウムよりなり、
第３、第４の配線がｐおよびｎ型半導体素子領域
のゲート電極と同じ多結晶シリコンよりなること
を特徴とする特許請求の範囲第１項に記載の半導
体装置。 ３ 電源および接地線となる拡散領域は、それぞ
れｐおよびｎ型半導体素子領域の対抗する端部側
に形成されていることを特徴とする特許請求の範
囲第１項に記載の半導体装置。 ４ 第２の方向に導出された第４の配線にて論理
回路ブロツク間を相互接続し、さらに第１の方向
に配置された第３の配線と第１の配線を選択的に
接続することを特徴とする特許請求の範囲第１項
に記載の半導体装置。 ５ 第１、第２の論理回路ブロツク領域はそれぞ
れｐあるいはｎ型の一方の導電型半導体素子領域
が対抗して配置されていることを特徴とする特許
請求の範囲第１項に記載の半導体装置。 ６ 一方の導電型半導体素子領域の周辺にガード
バンド領域が形成されていることを特徴とする特
許請求の範囲第５項に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215229A JPS58111347A (ja) | 1981-12-24 | 1981-12-24 | 半導体装置 |
| US06/799,556 US4750026A (en) | 1981-12-24 | 1985-11-19 | C MOS IC and method of making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215229A JPS58111347A (ja) | 1981-12-24 | 1981-12-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58111347A JPS58111347A (ja) | 1983-07-02 |
| JPH0127578B2 true JPH0127578B2 (ja) | 1989-05-30 |
Family
ID=16668840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56215229A Granted JPS58111347A (ja) | 1981-12-24 | 1981-12-24 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4750026A (ja) |
| JP (1) | JPS58111347A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2599349B2 (ja) * | 1984-08-23 | 1997-04-09 | 富士通株式会社 | 半導体装置 |
| US5165086A (en) * | 1985-02-20 | 1992-11-17 | Hitachi, Ltd. | Microprocessor chip using two-level metal lines technology |
| JPS63239674A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPH01251738A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | スタンダードセル |
| IL109491A (en) * | 1994-05-01 | 1999-11-30 | Quick Tech Ltd | Customizable logic array device |
| KR100280772B1 (ko) * | 1994-08-31 | 2001-02-01 | 히가시 데쓰로 | 처리장치 |
| US5581098A (en) * | 1995-05-05 | 1996-12-03 | Circuit Integration Technology, Inc. | Circuit routing structure using fewer variable masks |
| US5907254A (en) * | 1996-02-05 | 1999-05-25 | Chang; Theodore H. | Reshaping periodic waveforms to a selected duty cycle |
| JPH10335613A (ja) * | 1997-05-27 | 1998-12-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP3110422B2 (ja) | 1998-06-18 | 2000-11-20 | エイ・アイ・エル株式会社 | 論理ゲートセル |
| US6399972B1 (en) * | 2000-03-13 | 2002-06-04 | Oki Electric Industry Co., Ltd. | Cell based integrated circuit and unit cell architecture therefor |
| TWI434405B (zh) * | 2011-06-07 | 2014-04-11 | Univ Nat Chiao Tung | 具有積體電路與發光二極體之異質整合結構及其製作方法 |
Citations (2)
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|---|---|---|---|---|
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1981
- 1981-12-24 JP JP56215229A patent/JPS58111347A/ja active Granted
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1985
- 1985-11-19 US US06/799,556 patent/US4750026A/en not_active Expired - Fee Related
Patent Citations (2)
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| JPS55120148A (en) * | 1979-03-09 | 1980-09-16 | Sanyo Electric Co Ltd | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58111347A (ja) | 1983-07-02 |
| US4750026A (en) | 1988-06-07 |
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