JP2000223575A - 半導体装置の設計方法、半導体装置および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 信号配線の配置を制限することなく効率的に
電源配線を補強する。 【解決手段】 第１層電源配線３ＶDD1,３ＶSS1 および
これに平行な第３層電源配線３ＶDD3,３ＶSS3 、第２層
信号配線３Ｓ2 を配置配線してセル間を配線した後、第
２層信号配線の空きチャネルに第１層電源配線３ＶDD1,
３ＶSS1 および第３層電源配線３ＶDD3,３ＶSS3 を電気
的に接続する接続孔ＴＨ2 を配置する。これにより、第
２層信号配線３Ｓ2 の配置に制限を生じさせることな
く、第１層電源配線３ＶDD1,３ＶSS1 を第３層電源配線
３ＶDD3,３ＶSS3 で補強することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法および半導体装置技術に関し、特に、ＡＳＩＣ（Ap
plication Specific Integrated Circuit ：特定用途向
けのＩＣ）の製造技術に適用して有効な技術に関するも
のである。

【０００２】

【従来の技術】ＡＳＩＣを代表する半導体装置に、例え
ばゲートアレイ（Gate array）がある。このゲートアレ
イは、複数の基本セルが形成された半導体基板を予め用
意しておき、その基本セル間の配線の仕方を変えること
により、半導体基板に所望の論理回路を構成し、全体と
して所望の論理機能を有する半導体装置を構成するもの
である。ＡＳＩＣでは、半導体装置における素子集積度
の向上と動作速度の向上等に伴い回路動作時の電源ノイ
ズの低減や電源配線のマイグレーションを防止するため
の電源補強技術が重要になっている。この種の技術につ
いては、例えば特開平２−１６５６５２号公報に記載さ
れている。この文献は、スタンダードセル方式のＬＳＩ
（Large Scale Integrated Circuit）において、複数の
セルを並べてスタンダードセル列を形成する場合に、そ
のセル列の中央部に、電源用の第１層配線と電源用の第
３層配線とを電気的に接続する貫通スルーホールを備え
たダミーのセルを設けることにより、セル列中央部で、
電源用の第３層配線から貫通スルーホールを通じて電源
用の第１層配線への電源補強を行う構造を開示してい
る。

【０００３】

【発明が解決しようとする課題】ところが、上記公報に
開示された技術においては、以下の課題があることを本
発明者は見出した。

【０００４】すなわち、上記技術においては、スタンダ
ードセルの配置配線に際して、電源用の第１層配線と電
源用の第３層配線とを電気的に接続する貫通スルーホー
ルを有するダミーのセルを配置するので、そのダミーの
セルが配置された領域は信号用の第２層配線を配置する
ことができず、電源補強を充分に行うためダミーのセル
の数を多くすると、第２配線層中の信号配線の配置を制
限してしまう課題がある。

【０００５】また、スタンダードセル列の中央部にしか
貫通スルーホールを有するダミーのセルを設けない上記
技術では、貫通スルーホールから一番遠い領域に消費電
力の大きなセルが配置された場合などは電源を充分に補
強することができず、電源の補強という観点から考えて
も課題がある。

【０００６】また、上記技術の他に電源補強の方法とし
て、電源用の第２層配線を予め多く配置しておくことが
考えられるが、第２層配線は基本セルから取り出した信
号配線を配置する配線層でもあることから電源用の第２
層配線を多く配置してしまうと、基本セル間を接続する
信号用の第２層配線を配置するのに必要な領域が極端に
少なくなってしまう課題がある。

【０００７】本発明の目的は、信号配線の配置を制限す
ることなく効率的に電源配線を補強することのできる技
術を提供することにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１０】本発明の半導体装置の設計方法は、多層配
線を有する半導体装置の設計方法であって、（ａ）基本
セルを複数配置する工程と、（ｂ）チャネルに配線を配
置し、論理回路を形成する工程と、（ｃ）前記（ｂ）工
程後、空きチャネルに、異なる配線層間を電気的に接続
する電源補強用の接続孔を配置する工程とを有するもの
である。

【００１１】本発明の半導体装置は、多層配線を有する
半導体装置であって、複数の基本セルの電界効果トタン
ジスタが、半導体基板の第１の領域に形成され、前記第
１の領域に所定の電位を供給する第１の給電配線が、第
１方向に延在して配置され、前記複数の基本セルの電界
効果トタンジスタのソースに電気的に接続される第１の
電源配線が、前記第１方向に延在して配置され、前記第
１の給電配線及び第１の電源配線の上層の第２の配線層
に、第２の電源配線及び第１の配線が、前記第１方向に
延在して配置され、前記第２の電源配線は、前記第１の
電源配線の上方に形成され、かつ前記第１の電源配線に
電気的に接続され、前記第１の給電配線の上方は、配線
チャネル領域となっており、その配線チャネル領域に
は、前記第１の給電配線とは電気的に接続されない前記
第１の配線が配置されているものである。

【００１２】また、本発明の半導体装置は、前記第２の
電源配線の断面積が、前記第１の電源配線の断面積より
も大きいものである。

【００１３】また、本発明の半導体装置は、前記給電領
域の表層にシリサイド層を設けたものである。

【００１４】また、本発明の半導体装置は、前記給電領
域上に、それに直接接触され、その延在方向に沿って延
在された金属膜を設けたものである。

【００１５】さらに、本発明の他の概要を簡単に説明す
れば、次のとおりである。

【００１６】本発明の半導体装置は、前記ゲート幅の異
なる２種類の電界効果トランジスタのうち、相対的にゲ
ート幅の小さい電界効果トランジスタが、複数のｐチャ
ネル型の電解効果トランジスタと、複数のｎチャネル型
の電界効果トランジスタとで構成され、その各々のゲー
ト電極が、前記複数のｐチャネル型の電界効果トランジ
スタと前記複数のｎチャネル型の電界効果トランジスタ
との間の領域に配置された幅広パターンと一体的に形成
され互いに電気的に接続されているものである。

【００１７】また、本発明の半導体装置は、前記基本セ
ル内のゲート幅が異なる２種類の電界効果トランジスタ
の各々の同一チャネル導電型の電界効果トランジスタを
平面的に隣接させて、前記半導体基板の同一の半導体領
域内に配置したものである。

【００１８】本発明の半導体装置は、前記半導体領域に
印加する電圧を動作電圧または基板電圧に切り換える切
換え手段を設けたものである。

【００１９】本発明の半導体装置の製造方法は、多層配
線を有する半導体装置の製造方法であって、（ａ）半導
体基板の主面に基本セルを複数配置する工程と、（ｂ）
第１方向のチャネルに第１の配線層で構成される第１の
電源配線を配置する工程と、（ｃ）前記第１の配線層の
上層の第２の配線層において、前記第１方向に対して平
行なチャネルに、前記第１の電源配線を補強するための
第２の電源配線を配置する工程と、（ｄ）前記第１の配
線層と第２の配線層との間の第３の配線層において、前
記第１の方向に対して交差する第２の方向のチャネルに
信号配線を配置する工程と、（ｅ）前記（ｄ）工程後、
前記第１の電源配線と第２の電源配線とを電気的に接続
する接続孔を配置する工程とを有するものである。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。また、本実
施の形態においては、ｎチャネル型のＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r ）をｎＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴを
ｐＭＩＳと略す。また、電源電圧を供給するための配線
を電源配線、電気信号を伝達する配線を信号配線とい
う。また、配線におけるチャネルとは、配線が配置され
る配線経路である。また、チャネル方向とは、配線が延
在される方向である。さらに、空きチャネルとは、配線
が配置されていない配線経路を言う。

【００２１】（実施の形態１）本実施の形態１において
は、例えばゲートアレイに本発明を適用した場合につい
て説明する。図１（ａ）、（ｂ）は本発明の半導体集積
回路装置を構成する半導体チップ１の平面図を示してい
る。図１（ａ）は半導体チップ１における基本セル２の
配置を模式的に示しており、図１（ｂ）は配置・配線工
程後の半導体チップ１の平面図を模式的に示している。
なお、図１（ａ）、（ｂ）は同一の半導体チップ１であ
るが、図面を見易くするために分けて示している。

【００２２】半導体チップ１は、例えば平面四角形状の
シリコン単結晶の小片を素子形成部材として構成され、
その主面中央（内部回路領域）には複数個の基本セル２
が規則的に敷き詰められている。すなわち、本実施の形
態のゲートアレイは、いわゆる全面敷き詰め型（Sea Of
Gate ）あるいはチャネルレス型と称するゲートアレイ
である。ただし、これに限定されるものではなく、複数
の基本セル２が直線上に並んで設けられてなる基本セル
列を複数設け、その間に配線チャネルを設ける一般的な
ゲートアレイに本発明を適用することも可能である。

【００２３】基本セル２は、基本的な論理回路（例えば
ＯＲ回路、ＮＯＲ回路、ＡＮＤ回路、ＮＡＮＤ回路また
はインバータ回路）を構成することが可能な１個または
複数個の素子を有する単位領域である。半導体チップ１
には、基本的な論理回路または比較的大型の論理回路
（図１の網掛けハッチングで示す領域）が１個または複
数個の基本セル２で形成され、さらに、それらの論理回
路間が配線３（図１（ｂ）の斜線のハッチング）によっ
て電気的に接続されて、例えばマイクロプロセッサ等、
所定の論理機能を持った半導体集積回路装置が構成され
ている。基本セル２は、主に、ｎ型ウエル領域ＮＷＬに
形成されたｐＭＩＳと、ｐ型ウエル領域ＰＷＬに形成さ
れたｎＭＩＳとで構成される。なお、以下、ウエル領域
を単にウエルともいう。基本セル２の具体的な構成例に
ついては後述する。

【００２４】半導体チップ１の主面外周（内部回路領域
の外周）には、複数のＩ／Ｏ（Input/Output）セル４お
よびボンディングパッド５が半導体チップ１の各辺に沿
って配置されている。このＩ／Ｏセル４は、例えば入力
回路、出力回路または入出力双方向回路等のような入出
力回路を構成するための単位領域である。なお、入力回
路は、半導体チップ１の外部からの電源電圧や電気信号
を半導体チップ１の内部の回路に見合った状態にする機
能を有し、出力回路は半導体チップ１の内部で形成され
た電気信号を減衰させないように半導体チップ１の外部
の伝送線路を通じて目的とする電子装置に伝送する機能
を有している。また、ボンディングパッド５は、ボンデ
ィングワイヤが接合される部分で、ここを通じて半導体
チップ１の内外間での電源電圧および電気信号の入出力
が行われる。なお、ボンディングパッド５は、例えば平
面四角形状のアルミニウム、アルミニウム合金または銅
からなり、Ｉ／Ｏセル４毎に配置されている。

【００２５】次に、本実施の形態１の半導体集積回路装
置の電源供給構成を図２〜図４によって説明する。

【００２６】本実施の形態１の半導体集積回路装置にお
いては、半導体チップ１に形成されたＭＩＳＦＥＴのし
きい値電圧を制御するために、半導体基板またはウエル
に対して半導体集積回路装置の動作電源電圧ＶDD, ＶSS
とは異なる電位の基板電位制御用の電源電圧VDBB, ＶSB
B を供給することが可能な構造となっている。

【００２７】図２はその構造を示す回路図である。半導
体集積回路装置の動作電圧である電源電圧ＶDD、ＶSSを
供給するための電源配線３ＶD1、３ＶS1は、基本セル２
のｎＭＩＳＱｎ、ｐＭＩＳＱｐのソース領域に電気的に
接続されるとともに、それぞれスイッチ用のＭＩＳＦＥ
ＴＱｓｐ2 、Ｑｓｎ2 を介して電源配線３ＶD2、３ＶS2
と電気的に接続可能な構造となっている。電源電圧ＶDD
は、例えば１. ５Ｖ程度であり、電源配線ＶSSは、例え
ば０Ｖ程度である。電源発生回路６は、上記基板電位制
御用の電源電圧ＶDBB 、ＶSBB を発生する回路であり、
スイッチ用のＭＩＳＦＥＴＱｓｐ1 、Ｑｓｎ1 を介して
それぞれ電源配線３ＶD2、３ＶS2と電気的に接続可能な
構造となっている。この電源配線３ＶD2、３ＶS2は、例
えば半導体集積回路装置の検査時やスタンバイ時には半
導体基板またはウエル（後述のＰＷＬ，ＮＷＬ；基本セ
ル２のｎＭＩＳＱｎおよびｐＭＩＳＱｐの基板またはウ
エル給電電極の接続状態を参照）に対して上記基板電位
制御用の電源電圧ＶDBB 、ＶSBB を供給し、かつ、通常
動作時には動作電源電圧ＶDD, ＶSSを供給するための給
電配線である。この電源電圧ＶDBB は、例えば3.0 Ｖ程
度であり、電源電圧ＶSBB は、例え−1.5 Ｖ程度であ
る。このように、電源電圧ＶDBB は、電源電圧ＶDDより
も高い電位であり、電源電圧ＶSBB は、電源電圧ＶSSよ
りも低い電位である。このように、スイッチ用のＭＩＳ
ＦＥＴＱｓｐ1 、Ｑｓｎ1 、Ｑｓｐ2 、Ｑｓｎ2 は、電
源配線３ＶD2、３ＶS2の電位を切り換える回路である。
例えばスイッチ用のＭＩＳＦＥＴＱｓｐ1 、Ｑｓｎ1 を
オンとし、スイッチ用のＭＩＳＦＥＴをＱｓｐ2 、Ｑｓ
ｎ2 をオフとすることで、電源配線３ＶD2、３ＶS2に、
それぞれ電源電圧ＶDBB 、ＶSBB を印加し、電源配線３
ＶＤ1,３ＶＳ1 にそれぞれ電源電圧ＶDD, ＶSSを印加で
きる。また、例えばスイッチ用のＭＩＳＦＥＴＱｓｐ1
、Ｑｓｎ1 をオフとし、スイッチ用のＭＩＳＦＥＴを
Ｑｓｐ2 、Ｑｓｎ2 をオンとすることで、電源配線３Ｖ
Ｄ1 、３ＶD2に電源電圧ＶDDを印加し、電源配線３ＶS
1、３ＶS2に、電源電圧ＶSSを印加できる。このよう
に、電源電圧ＶDBB,ＶSBB は、スタンバイ時や検査工程
時に電源配線３ＶＤ2 、３ＶＳ2 を介してウエルまたは
半導体基板に印加される。スイッチ用セルＳＷ1 は、ス
イッチ用のＭＩＳＦＥＴＱsp1,Ｑsn1 を有し、基本セル
２で構成される。すなわち、基本セル２内のＭＩＳＦＥ
Ｔを用いてスイッチ用のＭＩＳＦＥＴＱｓｐ1 、Ｑｓｎ
1 が構成される。また、スイッチ用セルＳＷ2 は、スイ
ッチ用ＭＩＳＦＥＴＱｓｐ２，Ｑｓｎ2 を有し、基本セ
ル２で構成される。すなわち、基本セル２内のＭＩＳＦ
ＥＴを用いてスイッチ用のＭＩＳＦＥＴＱｓｐ2 、Ｑｓ
ｎ2 が構成される。

【００２８】また、図３（ａ）、（ｂ）は図２の基本セ
ル２のｎＭＩＳＱｎおよびｐＭＩＳＱＰで構成された基
本的な論理回路の一例を示しており、図３（ａ）はイン
バータ回路ＩＮＶを示し、図３（ｂ）はＮＡＮＤ回路Ｎ
を示している。ただし、基本セル２に構成される基本的
な論理回路は、これらに限定されるものではなく種々変
更可能であり、例えばＮＯＲ回路やＡＮＤ回路も形成で
きる。なお、ここではＭＩＳＦＥＴが、ゲート電極と、
第１電極と、第２電極と、基板またはウエル給電電極
（以下、単に基板電極という）との４つの電極を有して
いるものとして説明する。この第１電極はＭＩＳＦＥＴ
のソース・ドレイン電極のうちの一方に対応する電極
で、図３においてＭＩＳＦＥＴの上部側の電極とする。
また、第２電極はＭＩＳＦＥＴのソース・ドレイン電極
のうちの他方に対応する電極で、図３においてＭＩＳＦ
ＥＴの下部側の電極とする。

【００２９】図３（ａ）のインバータ回路ＩＮＶは、１
個のｐＭＩＳＱｐと１個のｎＭＩＳＱｎとが電源配線３
ＶD1、３ＶS1間に直列に接続されて構成されている。ｐ
ＭＩＳＱｐおよびｎＭＩＳＱｎのゲート電極は互いに電
気的に接続され、その各々のゲート電極を結ぶ配線から
入力端子ＩＮが引き出されている。ｐＭＩＳＱｐの第１
電極は電源配線３ＶD1と電気的に接続されている。ｐＭ
ＩＳＱｐの第２電極はｎＭＩＳＱｎの第１電極に電気的
に接続され、その第２電極と第１電極とを結ぶ配線から
出力端子ＯＵＴが引き出されている。さらに、ｐＭＩＳ
ＱｐおよびｎＭＩＳＱｎの基板電極は、それぞれ電源配
線３ＶD2、３ＶS2と電気的に接続されている。

【００３０】図３（ｂ）のＮＡＮＤ回路Ｎは、互いに並
列に接続された２個のｐＭＩＳＱｐと、互いに直列に接
続された２個のｎＭＩＳＱｎとで構成されている。ｐＭ
ＩＳＱｐ、Ｑｐのゲート電極は、それぞれｎＭＩＳＱ
ｎ、Ｑｎのゲート電極と互いに電気的に接続されて、そ
れぞれから入力端子ＩＮ、ＩＮが引き出されている。す
なわち、２入力のＮＡＮＤ回路となっている。ｐＭＩＳ
Ｑｐ、Ｑｐの各々の第１電極は電源配線３ＶD1と電気的
に接続されている。また、ｐＭＩＳＱｐ、Ｑｐの各々の
基板電極は電源配線３ＶD2と電気的に接続されている。
さらに、ｐＭＩＳＱｐ、Ｑｐの各々の第２電極は互いに
電気的に接続され、かつ、一方のｎＭＩＳＱｎの第１電
極と電気的に接続されている。そして、そのｐＭＩＳＱ
ｐの第２電極とｎＭＩＳＱｎの第１電極とを結ぶ配線か
ら出力端子ＯＵＴが引き出されている。ｎＭＩＳＱｎの
第２電極とその下方（図３）のｎＭＩＳＱｎの第１電極
とは互いに電気的に接続されている。その下方側のｎＭ
ＩＳＱｎの第２電極は電源配線３ＶS1と電気的に接続さ
れている。さらに、ｎＭＩＳＱｎ、Ｑｎの各々の基板電
極は電源配線３ＶS2と電気的に接続されている。

【００３１】次に、図４は図２の電源発生回路６の具体
的な一例を示している。ＣＴは電源発生回路６の動作を
制御する制御端子を示している。制御端子ＣＴは、イン
バータ回路ＩＮＶ1 、ＩＮＶ2 を介してそれぞれｐＭＩ
ＳＱｐ1 およびｎＭＩＳＱｎ1 のゲート電極に電気的に
接続され、かつ、インバータ回路ＩＮＶ1 、ＩＮＶ2を
介さずにｐＭＩＳＱｐ2 およびｎＭＩＳＱｎ2 のゲート
電極に電気的に接続されている。これにより、ｐＭＩＳ
Ｑｐ1 、Ｑｐ2 およびｎＭＩＳＱｎ1 、Ｑｎ2が完全に
オン・オフ動作（それぞれのＭＩＳＦＥＴのゲート電位
がソース・ドレイン電位の中間電位にならない）でき
る。制御端子ＣＴの電位が、基準電位（例えば０Ｖ）の
時、ｐＭＩＳＱｐ2 およびｎＭＩＳＱｎ2 がオンし、そ
のＭＩＳＦＥＴの基板電極にはそれぞれＶDD（例えば
１.5Ｖ）、ＶSS（例えば０Ｖ）がそれぞれ電源配線３Ｖ
D1, ３ＶS1を通じて印加される。一方、制御端子ＣＴに
電源電圧ＶDD（例えば１.5Ｖ）の電位の時、ｐＭＩＳＱ
ｐ1 およびｎＭＩＳＱｎ1 がオンし、そのＭＩＳＦＥＴ
の基板電極にはそれぞれ電源電圧ＶDDQ （例えば３.0
Ｖ）、ＶSSQ （例えば−1.5 Ｖ）がそれぞれ電源配線３
ＶDDQ,３ＶSSQ を通じて印加される。電源回路は、例え
ば複数の基本セル２を用いて構成される。

【００３２】次に、本実施の形態１の半導体集積回路装
置の構造を図５〜図１７によって説明する。

【００３３】図５〜図８は半導体チップ１を構成する半
導体基板１ｓの主面の要部平面図であり、第２層目の配
線層で構成される電源電圧ＶDD、ＶSS用の第２層電源配
線３ＶDD2 、３ＶSS2 の１ペアおよび電源電圧ＶDBB 、
ＶSBB 用の第２層電源配線（第３、第４の給電配線）３
ＶDBB2、３ＶSBB2の１ペア分の領域が示されている。な
お、図５〜図８は、同一の半導体集積回路装置の同一領
域の平面図であるが、各層を見易くするために分けて示
してある。また、図５〜図８の横方向をＸ方向、縦方向
をＹ方向とする。また、符号ＣＨX 、ＣＨY は配線ピッ
チ線（すなわち、チャネル）を示すもので、実際の製品
に形成されているものではない。その配線ピッチ線ＣＨ
X,ＣＨY の交点に十字状の印が付されている。すなわ
ち、ＣＨXは、Ｘ方向（第１方向）のチャネルを示し、
Ｘ方向に延在する配線がＣＨX 上に配置される。また、
ＣＨY は、Ｙ方向のチャネルを示し、Ｙ方向に延在する
配線が配置される。例えば第１層目の配線で構成され
る、電源電圧ＶDD用の第１層電源配線３ＶDD1 、電源電
圧ＶSS1 用の第１層電源配線３ＶSS1 、第３層目の配線
（第３層電源配線３ＶDD3 、３ＶSS3 および信号配線）
は、Ｘ方向のチャネルに配置され、第２層目の配線（第
２層電源配線３ＶDD2 、３ＶSS2 、３ＶBB2 、３ＳBB2
および信号配線）がＹ方向のチャネルに配置される。な
お、第１層目の配線は、基本セル内配線としても用いら
れ、Ｘ方向およびＹ方向に延在して基本セル内のＭＩＳ
ＦＥＴ間を電気的に接続する。また、ＣＨX,ＣＨY の交
点の十字状の印の所に接続孔が配置される。この接続孔
により配線層間が電気的に接続されるとともに、半導体
基板と配線層とが電気的に接続される。

【００３４】半導体チップ１を構成する半導体基板１ｓ
は、例えばｐ型のシリコン単結晶からなり、その主面に
は、例えば平面長方形状に規定される複数の基本セル２
が、その幅方向（Ｘ方向；第１方向）に沿って並んで配
置されている。図５〜図８には示されていないが、図１
で示したように、基本セル２は、その長手方向（Ｙ方
向；第２方向）にも並んで配置されている。この場合、
図５〜図８の基本セル２の隣接する上下（Ｙ方向）の他
の基本セル２内のパターンは、図５〜図８の基本セル２
内のパターンに対して各々の基本セル２の隣接境界線を
境として対称となるように配置されている。各基本セル
２は、例えば１８×３ピッチ（ＤＡ（Design Automatio
n ）での配線ピッチ）程度の大きさで形成されている。
なお、１ピッチは、例えば0.５μｍ程度である。また、
電源電圧ＶDD、ＶSS用の第２層電源配線３ＶDD2 、３Ｖ
SS2 のペアおよび電源電圧ＶDBB 、ＶSBB 用の第２層電
源配線３ＶDBB2、３ＶSBB2のペアは、例えば１５０ピッ
チに１ペアの割合で配置されている。

【００３５】各基本セル２には、例えばゲート幅の異な
る２種類のＭＩＳＦＥＴが配置されている。すなわち、
ゲート幅が相対的に大きなＭＩＳＦＥＴＱＡと、ゲート
幅が相対的に小さなＭＩＳＦＥＴＱＢとが配置されてい
る。このうち、ゲート幅が相対的に大きなＭＩＳＦＥＴ
ＱＡは、例えば２個のｐＭＩＳＱＡｐおよび２個のｎＭ
ＩＳＱＡｎを有している。また、ゲート幅が相対的に小
さなＭＩＳＦＥＴＱＢは、例えば２個のｐＭＩＳＱＢｐ
および２個のｎＭＩＳＱＢｎを有している。ゲート幅の
小さいＭＩＳＦＥＴＱＢを１つの基本セル２内に配置し
たのは、これを異なる基本セルとして別に設けるとする
と配線長が長くなり配線遅延の問題が生じること、ゲー
ト幅の大きなＭＩＳＦＥＴＱＡをＹ方向に重ねた場合、
基本セル２の長手方向寸法が大きくなること、同一基本
セル２内にゲート幅の異なるＭＩＳＦＥＴＱＡ、ＱＢを
設けることで回路設計上の自由度を向上させることがで
きること等の点を考慮したためである。ゲート幅の小さ
なＭＩＳＦＥＴＱＢは、駆動力の小さい（大電流を流せ
ない）、負荷が軽い回路を形成するのに適している。Ｍ
ＩＳＦＥＴＱＡ、ＱＢは、ｎ型ウエルＮＷＬおよびＰ型
ウエルＰＷＬに形成される。基本セル２内は、主に第１
層目の配線で結線され、基本セル２間は主に第１〜第３
層目の配線で結線され論理が構成される。なお、基本セ
ル２については後ほど詳細に説明する。

【００３６】また、半導体基板１ｓの主面には電源配線
３ＶＤ2 、３ＶＳ2 用のウエル給電領域（第１、第２の
給電配線）７ＰＷＡ、７ＰＷＢ、７ＮＷが基本セル２の
幅方向（Ｘ方向：第１方向）に沿って延在されている。
ウエル給電領域７ＰＷＡ、７ＰＷＢ、７ＮＷは、上記基
板電極に相当する箇所で、後述するウエルＮＷＬ、ＰＷ
Ｌに所定の電圧を供給する領域である。すなわち、ウエ
ル給電領域７ＰＷＡ、７ＰＷＢは、電源配線３ＶＳ2 と
して作用するとともに、ｐ型ウエルＰＷＬに電気的に接
続されるｐ型半導体領域で構成される。ウエル給電領域
７ＮＷは、電源配線３ＶＤ2 として作用するとともに、
ｎ型ウエルＮＷＬに電気的に接続されるｎ型半導体領域
で構成される。ウエル給電領域７ＰＷＡ、７ＰＷＢ、７
ＮＷは、半導体基板１のウエルＮＷＬ、ＰＷＬに所定の
不純物が導入されて形成され、その不純物濃度は、ウエ
ルの不純物濃度よりも高く設定されている。すなわち、
ウエル給電領域７ＰＷＡ、７ＰＷＢ、７ＮＷは、ＭＩＳ
ＦＥＴＱＡ、ＱＢのソース・ドレイン領域形成工程と同
一の工程で形成される。したがって、ウエル給電領域７
ＰＷＡ、７ＰＷＢ、７ＮＷの抵抗は、ウエルの抵抗（以
下、単にウエル抵抗）よりも低くなっている。また、後
述するように、ウエル給電領域７ＰＷＡ、７ＰＷＢ、７
ＮＷの表層には、例えばタングステンシリサイド等のよ
うなシリサイド層が形成されており、その抵抗値がさら
に低くなるように構成され、配線抵抗を低くするように
構成されている。なお、上記説明のようにスタンバイ時
や検査時等に際しては、図５〜図８で平面最上および最
下に位置するウエル給電領域７ＰＷＡ、７ＰＷＢに電源
電圧ＶSBB が印加され、また、ＭＩＳＦＥＴＱＡ、ＱＢ
間に配置されたウエル給電領域７ＮＷに電源電圧ＶDBB
が印加される。

【００３７】このように電源配線３ＶＤ2 、３ＶＳ2 用
のウエル給電領域７ＰＷＡ、７ＰＷＢ、７ＮＷを配置し
たのは、以下の理由からである。すなわち、上述のよう
に本実施の形態１の半導体集積回路装置では、それを構
成するＭＩＳＦＥＴの微細化および動作速度の高速化等
により、そのＭＩＳＦＥＴのしきい値電圧が低下し漏れ
電流が増加したため、半導体集積回路装置のスタンバイ
時や、検査工程（テスト）時に基板電位（ウエル電位）
を通常の動作時よりもｎＭＩＳは低く、ｐＭＩＳは高く
設定できるようにしなければならず、基板電位を通常の
電源電圧とは独立に制御する必要がある。本発明者が本
発明をするのに検討した半導体集積回路装置では、ウエ
ル給電領域をＸ方向に延在して形成しないで、Ｘ方向に
おいて所定数の基本セル毎に間隔をおいて配置されてい
る。この構造では、第２層電源配線でウエルに給電を行
うが、ウエル抵抗がｋΩオーダーと非常に高いので、基
本セルの幅方向の給電間隔を狭くする、すなわち、ウエ
ル給電用の第２層電源配線の数を増加させる（上記ピッ
チで言うと電源電圧ＶDD、ＶSS用の第２層電源配線が８
ピッチに１ペアの割合、電源電圧ＶDBB 、ＶSBB 用の第
２層電源配線が５０ピッチに２ペアの割合）必要が生じ
る。そのようにしないとウエル電位が不安定になるた
め、第２配線層中に配置できる信号配線の本数が少なく
なってしまう問題およびそれにより高集積化ができない
問題がある。

【００３８】そこで、電源電圧ＶDBB 、ＶSBB 用の第２
層電源配線の本数を減らすべく、本実施の形態１では、
電源配線３ＶＤ2 、３ＶＳ2 用のウエル給電領域７ＰＷ
Ａ、７ＰＷＢ、７ＮＷを、図５〜図８の横方向（Ｘ方
向）に隣接する基本セル２間で繋がるように同図のＸ方
向（第１層配線および第３層配線の延在方向と同一方
向）に延在させている。ウエル給電領域７ＰＷＡ、７Ｐ
ＷＢ、７ＮＷの拡散抵抗はウエルの抵抗よりも２桁程度
低いので、ウエル給電領域を基本セルの長手方向に点在
配置させる構造に比べてウエル給電用の第２層電源配線
の配置間隔を大きくすることができる（ピッチで言うと
電源電圧ＶDD、ＶSS用の電源配線のペアおよび電源電圧
ＶDBB 、ＶSBB 用の第２層電源配線のペアが共に１５０
ピッチに１ペアの割合）。したがって、ウエル給電用の
第２層電源配線の本数を低減することができる。電源電
圧ＶDBB 、ＶSBB 用第２層電源配線の使用率を約３％に
低減できる。このため、第２配線層に配置できる信号配
線の本数を増加させることができる。ウエル抵抗とウエ
ル給電領域の抵抗との抵抗値の大きさの差から考慮する
と電源電圧ＶDBB 、ＶSBB 用の第２層電源配線のペア間
隔は相当大きくできるが、本実施の形態１では電源電圧
電源電圧ＶDD、ＶSS用の第２層電源配線のペア間隔に合
わせて配置している。また、電源配線３ＶＤ2 、３ＶＳ
2 用のウエル給電領域７ＰＷＡ、７ＰＷＢ、７ＮＷを半
導体領域で形成することにより、ウエル給電領域７ＰＷ
Ａ、７ＰＷＢ、７ＮＷ上を第１層目配線形成領域（第１
層配線のチャネル）または第３層目配線形成領域（第３
層配線のチャネル）として使用することができ、第１層
信号配線や第３層信号配線の配置の自由度を向上させる
ことができる。

【００３９】このような半導体基板１ｓの主面上には、
図６、図７および図８に示すように、電源電圧ＶSS、Ｖ
DD用の第１層電源配線（第１の電源配線）３ＶDD1 （３
ＶＤ1 ）、３ＶSS1 （３ＶＳ1 ）が配置されている。こ
の第１層電源配線３ＶDD1 、３ＶSS1 は、第１層目の配
線層で構成され、例えばアルミニウム、アルミニウム合
金または銅からなり、その配線幅は、例えば０. ２５μ
ｍ（最小線幅）程度で、Ｘ方向に延在されている。図
６、図７および図８の平面最上（図の最上部）の第１層
電源配線３ＶSS1 は、ウエル給電領域７ＰＷＢ上にそれ
に沿って、それに平面的に重なるように配置されてい
る。ただし、図７に示すように、図７の平面最上右端側
の第１層電源配線３ＶSS1 の一部は、下層のウエル給電
領域７ＰＷＢの一部を覗かせるように曲がって形成され
ている。これは後述の第２層配線とウエル給電領域７Ｗ
ＰＢとの接続を可能とするためである。それ以外の第１
層電源配線３ＶDD1 、３ＶSS1 は、ゲート幅の大きなＭ
ＩＳＦＥＴＱＡのｐＭＩＳおよびｎＭＩＳのそれぞれを
横切るようにＸ方向に延在されている。

【００４０】また、半導体基板１ｓの主面上において第
１層電源配線３ＶDD1 、３ＶSS1 の上層には、図７に示
すように、電源電圧ＶDD、ＶSS用の第２層電源配線３Ｖ
DD2、３ＶSS2 および電源電圧ＶDBB 、ＶSBB 用の第２
層電源配線３ＶDBB2、３ＶSBB2が形成されている。第２
層電源配線３ＶDD2 、３ＶSS2 、３ＶDBB2、３ＶSBB2
は、第２層目の配線で構成され、例えばアルミニウム、
アルミニウム合金または銅からなり、その配線幅は、例
えば第１層電源配線３ＶDD1 、３ＶSS1 、３ＶDBB1、３
ＶSBB1と同じ程度である。この第２層電源配線３ＶDD2
、３ＶSS2 、３ＶDBB2、３ＶSBB2は、第１層電源配線
３ＶDD1 、３ＶSS1 、３ＶDBB1、３ＶSBB1の延在方向
（Ｘ方向）に対して交差する方向（Ｙ方向）に延在形成
されている。各第２層電源配線３ＶDD2 、３ＶSS2 、３
ＶDBB2、３ＶSBB2は、各基本セル２の幅方向中央の線上
に配置されている。第２層配線３ＶDD2 は、接続孔ＴＨ
を通じて第１層電源配線３ＶDD1 と電気的に接続されて
いる。第２層電源配線３ＶSS2 は、接続孔ＴＨを通じて
２本の第１層電源配線３ＶSS1 、３ＶSS1 の各々と電気
的に接続されている。第２層電源配線３ＶＤBB2 は、接
続孔ＴＨを通じて電源配線３ＶＤ2 用のウエル給電領域
７ＮＷに電気的に接続され、第２層電源配線３ＶＳBB2
は、接続孔ＴＨを通じて、２本の電源配線３ＶS2用のウ
エル給電領域７ＰＷＡ、７ＰＷＢに電気的に接続されて
いる。この第２層電源配線３ＶＳBB2 、３ＶＤBB2 の下
層の基本セル２は、上記したスイッチ用セルＳＷ1 、Ｓ
Ｗ2 として使用されている。図５〜図８ではスイッチ用
セルＳＷ2 のみを示す。通常、第２電源配線３ＶＳBB2
、３ＶＤBB2 下層の基本セル２は論理回路を構成する
セルとしては使用できないので無駄になってしまうが、
本実施の形態１では、その基本セル２をスイッチ用セル
ＳＷ1 、ＳＷ2 として使用することで基本セル２の有効
利用が可能となる。

【００４１】さらに、半導体基板１ｓの主面上において
第２層電源配線３ＶDD2 、３ＶSS2の上層には、電源電
圧ＶSS、ＶDD用の第３層電源配線３ＶDD3 、３ＶSS3
（第２の電源配線）が形成されている。第３層電源配線
３ＶDD3 、３ＶSS3 は、第１層電源配線３ＶDD1 、３Ｖ
SS1 を補強する配線で、第３層目の配線層で構成され、
例えばアルミニウム、アルミニウム合金または銅からな
り、その線幅は、第１層電源配線の３倍程度以上、すな
わち、例えば0.７５μｍ程度以上である。なお、第３層
電源配線の厚さは第１層電源配線と同じまたはそれより
も厚い。したがって、第３層電源配線は、配線抵抗が低
く、第１層電源配線３ＶDD1 、３ＶSS1 の電源を充分に
補強することができる。この第３層電源配線３ＶDD3 ３
ＶSS3 は、第１層電源配線３ＶDD1 、３ＶSS1 と同方向
（Ｘ方向）に延在されている。第３層電源配線３ＶDD3
、３ＶSS3 は、第２層目の配線層で信号配線が形成さ
れていない各チャネルに形成される接続孔ＴＨａを介し
て、第１層電源配線３ＶDD1,３ＶSS1 に電気的に接続さ
れる。また、第３層電源配線３ＶDD3 、３ＶSS3 は、第
２層電源配線３ＶDD2,３ＶSS2 にそれぞれ接続孔ＴＨａ
を介して電気的に接続されるようにしても良い。第３層
目の配線層で、電源配線３ＶＤ2 、３ＶＳ2 用のウエル
給電領域７ＰＷＡ、７ＰＷＢ、７ＮＷ上に電源配線を設
ける補強は行っていない。それは、基本セル内のＭＩＳ
ＦＥＴに比べてウエルは電流の消費がない（少ない）の
で、第２層電源配線３ＶDD2,３ＶSS2 の補強で充分であ
る。これにより、第２層目の配線層の信号配線のチャネ
ルを確保でき、信号配線の配置の設計自由度を向上させ
ることができる。この第３層電源配線については後ほど
具体的な回路例を用いて詳細に説明する。

【００４２】次に、本実施の形態１の基本セル２につい
て詳細に説明する。図９および図１０は上記基本セル２
の拡大平面図を示している。また、図１１〜図１３はそ
れぞれ図１０のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線の断
面図を示している。なお、図１０は同一の半導体集積回
路装置の同一箇所の１つの基本セル２であるが、各層を
見易くするために図を分けて示している。

【００４３】半導体基板１ｓには、ｐウエルＰＷＬＡ、
ＰＷＬＢ、ｎウエルＮＷＬが形成されている。ｐウエル
ＰＷＬＡ、ＰＷＬＢは、例えばホウ素（Ｂ）または２フ
ッ化ホウ素（ＢＦ２）が同工程時に導入されてなり、ま
た、ｎウエルＮＷＬは、例えばリン（Ｐ）またはヒ素
（Ａｓ）が導入されてなる。特に限定されないが、ｐウ
エルＰＷＬＡ、ＰＷＬＢの下層には埋込ｎウエルＤＮＷ
ＬＡ、ＤＷＬＢが形成されている。埋込ｎウエルＤＮＷ
Ｌは、例えばリンまたはヒ素が導入されてなる。ｐウエ
ルＰＷＬＡ、ＰＷＬＢはこの埋込ｎウエルＤＮＷＬＡ、
ＤＷＬＢと側部のｎウエルＮＷＬによって取り囲まれて
半導体基板１ｓから電気的に分離されている。

【００４４】このような半導体基板１ｓには、溝型の分
離部（トレンチアイソレーション）８が形成されてい
る。この溝型の分離部８は、半導体基板１ｓの厚さ方向
に掘られた分離溝８ａ内に、例えばシリコン酸化膜から
なる分離用絶縁膜８ｂが埋め込まれて形成されており、
平面的には活性領域Ｌを規定している。そして、上記ｐ
ウエルＰＷＬＢに形成された活性領域Ｌには、ｎＭＩＳ
ＱＢｎが形成されている。ここで、このｐウエルＰＷＬ
Ｂの領域には、１つの基本セル２内の２個のｎＭＩＳＱ
Ｂｎの他に、図９および図１０の上段に配置された他の
基本セル２の２個のｎＭＩＳＱＢｎ、ＱＢｎが配置され
ている。すなわち、このｐウエルＰＷＬＢは、Ｙ方向に
隣接する基本セル２のｎＭＩＳＱＢｎ、ＱＢｎに共有の
領域となっている。これにより、そのｎＭＩＳＱＢｎ、
ＱＢｎ毎にｐウエルＰＷＬＢを設ける場合に比べて、図
９および図１０のＹ方向に隣接する基本セル２、２間の
寸法を縮小させることができる。そして、その上下（Ｙ
方向）に互いに隣接する異なる基本セル２、２のｎＭＩ
ＳＱＢｎ、ＱＢｎの隣接間には、溝型分離部８で規定さ
れた上記したウエル給電領域７ＰＷＢが配置されてお
り、ここからｐウエルＰＷＬＢに所定の電位が供給さ
れ、異なる基本セル２、２の双方のｎＭＩＳＱＢｎ、Ｑ
Ｂｎのしきい値電圧が調整される構造になっている。こ
のウエル給電領域７ＰＷＢには、例えばホウ素または２
フッ化ホウ素が導入されている。このように、ｐウエル
ＰＷＬＢの中央部に電源配線３ＶＳ2 用のウエル給電領
域７ＰＷＢを配置しているので、ｐウエルＰＷＬＢの基
板電位の安定性を向上させることができる。

【００４５】また、上記ｎウエルＮＷＬの領域に形成さ
れた活性領域Ｌには、同一基本セル２内のｐＭＩＳＱＢ
ｐ、ＱＡｐが形成されている。すなわち、ｎウエルＮＷ
Ｌは、ゲート幅の小さいｐＭＩＳＱＢｐと、ゲート幅の
大きいｐＭＩＳＱＡｐとの共有の領域となっている。こ
れにより、ｐＭＩＳＱＢｐ、ＱＡｐ毎にｎウエルＮＷＬ
を設ける場合に比べて、基本セル２のＹ方向の寸法を縮
小させることができる。そして、この双方のｐＭＩＳＱ
Ｂｐ、ＱＡｐの隣接間には、溝型の分離部８で規定され
た上記したウエル給電領域７ＮＷが配置されており、こ
こからｎウエルＮＷＬに所定の電位が供給され、同一基
本セル２内における双方のｐＭＩＳＱＢｐ、ＱＡｐのし
きい値電圧が調整される構造になっている。このウエル
給電領域７ＮＷには、例えばリンまたはヒ素が導入され
ている。

【００４６】さらに、上記ｐウエルＰＷＬＡに形成され
た活性領域Ｌには、ｎＭＩＳＱＡｎが形成されている。
ここで、このｐウエルＰＷＬＡの領域には、１つの基本
セル２内の２個のｎＭＩＳＱＡｎ、ＱＡｎの他に、図９
および図１０の下段に配置された他の基本セル２の２個
のｎＭＩＳＱＡｎ、ＱＡｎが配置されている。すなわ
ち、このｐウエルＰＷＬＡは、異なる基本セル２のｎＭ
ＩＳＱＡｎ、ＱＡｎに共有の領域となっている。これに
より、そのｎＭＩＳＱＡｎ、ＱＡｎ毎にｐウエルＰＷＬ
Ｂを設ける場合に比べて、図９および図１０のＹ方向に
隣接する基本セル２、２間の寸法を縮小させることがで
きる。そして、その上下（Ｙ方向）に互いに隣接する異
なる基本セル２、２のｎＭＩＳＱＡｎ、ＱＡｎの隣接間
には、溝型の分離部８で規定された上記したウエル給電
領域７ＰＷＡが配置されており、ここからｐウエルＰＷ
ＬＡに所定の電位が供給され、異なる基本セル２の双方
のｎＭＩＳＱＡｎ、ＱＡｎのしきい値電圧が調整される
構造になっている。このウエル給電領域７ＰＷＡには、
例えばホウ素または２フッ化ホウ素が導入されている。
このように、ｐウエルＰＷＬＡの中央部に電源配線３Ｖ
Ｓ2 用のウエル給電領域７ＰＷＡを配置しているので、
ｐウエルＰＷＬＡの基板電位の安定性を向上することが
できる。

【００４７】上記ゲート幅の小さいｎＭＩＳＱＢｎおよ
びｐＭＩＳＱＢｐは、ソース、ドレイン用の半導体領域
９Ｂａ、９Ｂｂ、１０Ｂａ、１０Ｂｂと、半導体基板１
の主面上に形成されたゲート絶縁膜１１ｉと、その上に
形成されたゲート電極１２Ｂｇとを有している。ｎＭＩ
ＳＱＢｎの半導体領域９Ｂａ、９Ｂｂは、ｐウエルＰＷ
ＬＢの領域内に、例えばリンまたはヒ素が導入されてな
る。中央の半導体領域９Ｂｂが２個のｎＭＩＳＱＢｎに
共有の領域となっている。また、ｐＭＩＳＱＢｐの半導
体領域は、ｎウエルＮＷＬの領域内に、例えばホウ素や
２フッ化ホウ素（ＢＦ₂ ）が導入されてなる。この場合
も中央の半導体領域１０Ｂｂが２個のｐＭＩＳＱＢｐに
共有の領域となっている。半導体領域９Ｂａ、９Ｂｂ、
１０Ｂａ、１０Ｂｂおよびウエル給電領域７ＰＷＢ、７
ＮＷ、７ＰＷＡの上部（半導体基板１ｓの表層）には、
例えばタングステンシリサイド（ＷＳｉ）等からなるシ
リサイド層１３が形成されている。これにより、半導体
領域９Ｂａ、９Ｂｂ、１０Ｂａ、１０Ｂｂと配線との接
触抵抗を低減することができるので、半導体集積回路装
置の動作速度を向上させることが可能となっている。ま
た、電源配線３ＶＤ2 、３ＶＳ2 としての配線抵抗を低
減できるとともに、ウエルＮＷＬ、ＰＷＬ、ＰＷＬＢの
抵抗を低減することができ、基板電位の安定性を向上す
ることができる。

【００４８】ゲート絶縁膜１１ｉは、例えばシリコン酸
化膜からなる。また、このゲート絶縁膜１１ｉを酸窒化
膜（ＳｉＯＮ膜）によって形成しても良い。これによ
り、ゲート絶縁膜１１ｉ中における界面準位の発生を抑
制することができ、また、同時にゲート絶縁膜１１ｉ中
の電子トラップも低減することができるので、ゲート絶
縁膜１１ｉにおけるホットキャリア耐性を向上させるこ
とが可能となる。したがって、ｎＭＩＳおよびｐＭＩＳ
の動作信頼性を向上させることが可能となる。

【００４９】ゲート電極１２Ｂｇは、例えばｎ形の低抵
抗ポリシリコン膜上に、窒化チタン（ＴｉＮ）や窒化タ
ングステン（ＷＮ）等のようなバリア金属膜を介してタ
ングステン（Ｗ）等のような金属膜が下層から順に堆積
されて形成されている（いわゆるポリメタル構造）。こ
のバリア金属膜は、低抵抗ポリシリコン膜上にタングス
テン膜を直接積み重ねた場合に、その接触部に製造プロ
セス中の熱処理によりシリサイドが形成されてしまうの
を防止する等のための膜である。ゲート電極１２Ｂｇの
一部に金属膜を設けたことでゲート電極の抵抗を低減さ
せることができ、半導体集積回路装置の動作速度を向上
させることが可能となる。ただし、ゲート電極１２Ｂｇ
はポリメタル構造に限定されるものではなく、例えば低
抵抗ポリシリコンの単体膜で形成することもできるし、
低抵抗ポリシリコン膜上にタングステンシリサイド等の
ようなシリサイド膜を堆積させて形成した、いわゆるポ
リサイド構造とすることもできる。ゲート電極１２Ｂｇ
のゲート長は、例えば0.14μｍ程度、ゲート幅は、例え
ば0.30μｍ程度である。

【００５０】これらのゲート電極１２Ｂｇは、ｎＭＩＳ
ＱＢｎとｐＭＩＳＱＢｐとの境界領域上（分離部上）に
おいて幅広パターン１２Ｂｇ1 として一体的になって繋
がっている。このように一体構造とした理由を説明する
図が図１４および図１５である。図１４は、本実施の形
態１を示す図で、（ａ）はインバータ回路ＩＮＶを例と
した回路図であり、（ｂ）は（ａ）のレイアウト図であ
る。また、図１５は比較のためゲート電極５０、５０を
分離した場合のレイアウト図である。図１５では、ｐＭ
ＩＳＱＢｐの半導体領域５１とｎＭＩＳＱＢｎの半導体
領域５２とを結ぶ直線上に、入力用の信号配線５３とゲ
ート電極５０とを接続する接続孔５４を配置しなければ
ならないので、その接続孔５４を避けるように出力用の
信号配線５５を迂回させなければならず、信号配線５５
が基本セル２の領域からはみ出すので基本セル２の占有
面積が増大する課題がある。これに対して、本実施の形
態１においては、図１４（ｂ）に示すように、入力用の
第１層信号配線３Ｓ1aとゲート電極１２Ｂｇ1 とを接続
する接続孔ＣＯＮＴの配置位置の自由度が高く、ｐＭＩ
ＳＱＢｐの半導体領域１０ＢａとｎＭＩＳＱＢｎの半導
体領域９Ｂａとを結ぶ直線上以外の領域に、その接続孔
ＴＨを配置することができるので、出力用の第１層信号
配線３Ｓ1bを迂回させず直線状に配置することができ
る。したがって、基本セル２の占有面積を縮小させるこ
とが可能となる。

【００５１】一方、図９、図１０および図１３におい
て、上記ゲート幅の大きいｎＭＩＳＱＡｎおよびｐＭＩ
ＳＱＡｐは、ソース、ドレイン用の半導体領域９Ａａ、
９Ａｂ、１０Ａａ、１０Ａｂと、半導体基板１ｓの主面
上に形成されたゲート絶縁膜１１ｉと、その上に形成さ
れたゲート電極１２Ａｇとを有している。ｎＭＩＳＱＡ
ｎの半導体領域９Ａａ、９Ａｂは、ｐウエルＰＷＬＡの
領域内に、例えばリンまたはヒ素が導入されてなり、中
央の半導体領域９Ａｂが２個のｎＭＩＳＱＡｎに共有の
領域となっている。また、ｐＭＩＳＱＡｐの半導体領域
１０Ａａ、１０Ａｂは、ｎウエルＮＷＬの領域内に、例
えばホウ素や２フッ化ホウ素（ＢＦ₂ ）が導入されてな
り、この場合も中央の半導体領域１０Ａｂが２個のｐＭ
ＩＳＱＡｐに共有の領域となっている。半導体領域９Ａ
ａ、９Ａｂ、１０Ａａ、１０Ａｂの上部（半導体基板１
ｓの表層）にも、上記ｎＭＩＳＱＢｎおよびｐＭＩＳＱ
Ｂｐと同様に、例えばタングステンシリサイド等からな
るシリサイド層１３が形成されている。これにより、半
導体領域９Ａａ、９Ａｂ、１０Ａａ、１０Ａｂと配線と
の接触抵抗を低減することができるので、半導体集積回
路装置の動作速度を向上させることが可能となってい
る。ゲート絶縁膜１１ｉおよびゲート電極１２Ａｇ材料
については、上記したｎＭＩＳＱＢｎおよびｐＭＩＳＱ
Ｂｐと同様なので説明を省略する。ただし、ｎＭＩＳＱ
Ａｎ、ＱＡｎおよびｐＭＩＳＱＡｐ、Ｑａｐの各々のゲ
ート電極１２Ａｇは、それぞれ平面的に分かれている
（すなわち、分離して形成されている）。このｎＭＩＳ
ＱＡｎおよびｐＭＩＳＱＡｐのゲート電極１２Ａｇのゲ
ート長は、例えば0.14μｍ程度、ゲート幅は、例えば1.
8 μｍ程度である。なお、図１１〜図１３の符号１４ａ
は、層間絶縁膜を示しており、例えばシリコン酸化膜か
らなる。

【００５２】次に、このような基本セル２を用いて形成
した基本的な論理回路の具体的な一例を図１６に示す。
図１６の（ａ）は論理回路図、（ｂ）はそのレイアウト
平面図を示している。図１６（ａ）に示すように、入力
ＩＮ１は、ＮＡＮＤ回路Ｎの入力に電気的に接続され、
入力ＩＮ２は、インバータ回路ＩＮＶを介してＮＡＮＤ
回路Ｎの入力に電気的に接続されている。このインバー
タ回路ＩＮＶは、上記したゲート幅の小さいｎＭＩＳＱ
ＢｎおよびｐＭＩＳＱＢｐによって構成されている。ま
た、ＮＡＮＤ回路Ｎは、上記したゲート幅の大きいｎＭ
ＩＳＱＡｎおよびｐＭＩＳＱＡｐによって構成されてい
る。このように、インバータ回路ＩＮＶと、２入力ＮＡ
ＮＤ回路Ｎとを１つの基本セル２で構成できるので、セ
ル面積を縮小でき、端子ＩＮ２の入力容量低減によるデ
ィレイの低減を実現することができる。

【００５３】図１６（ｂ）に示すように、上方側の第１
層電源配線３ＶSS1 は接続孔ＣＯＮＴを通じてｎＭＩＳ
ＱＢｎの半導体領域９Ｂａと電気的に接続されている。
ｎＭＩＳＱＢｎの共有の半導体領域９Ｂｂは接続孔ＣＯ
ＮＴを通じて第１層信号配線３Ｓ1cと電気的に接続され
ている。この第１層信号配線３Ｓ1cは、ｐＭＩＳＱＢｐ
の半導体領域１０Ｂａおよびゲート幅の大きいｐＭＩＳ
ＱＡｐのゲート電極１２Ａｇとも電気的に接続されてい
る。ｐＭＩＳＱＢｐの共有の半導体領域１０Ｂｂは接続
孔ＣＯＮＴを通じて第１層信号配線３Ｓ1dと電気的に接
続されている。第１層電源配線３ＶDD1 は接続孔ＣＯＮ
Ｔを通じてゲート幅の大きいｐＭＩＳＱＡｐの半導体領
域１０Ａａと電気的に接続されている。このｐＭＩＳＱ
Ａｐの共有の半導体領域１０Ａｂは第１層信号配線３Ｓ
1eを通じてｎＭＩＳＱＡｎの半導体領域９Ａａと電気的
に接続されている。また、このｐＭＩＳＱＡｐのゲート
電極１２Ａｇは第１層信号配線３Ｓ1fを通じてｎＭＩＳ
ＱＡｎのゲート電極１２Ａｇと電気的に接続されてい
る。また、第１層電源配線３ＶSS1 は接続孔ＣＯＮＴを
通じてゲート幅の大きいｎＭＩＳＱＡｎの半導体領域９
Ａａと電気的に接続されている。

【００５４】次に、図１７は所定の基本セル２に形成さ
れた論理回路と他の所定の基本セル２に形成された論理
回路とを信号配線３Ｓを通じて電気的に接続した状態が
示されている。ＭＩＳＦＥＴＱは、それぞれの論理回路
の出力および入力部のＭＩＳＦＥＴを模式的に示してい
る。３Ｓ2 は第２層信号配線、これに交差する３Ｓ1、
３Ｓ3 はそれぞれ第１層信号配線、第３層信号配線を示
している。ここで、ＣＨXAは上記電源電圧ＶSBB 用の配
線を配置する配線ピッチ線（チャネル）となっている
が、本実施の形態１においては、前述のような構造とし
たことで、その配線ピッチ線（チャネル）ＣＨXA上に
も、上記信号配線３Ｓの一部である第１層信号配線３Ｓ
1 または第３層信号配線３Ｓ3 を配置することが可能と
なっている。なお、×印は異なる配線層間を電気的に接
続する接続孔を示している。

【００５５】次に、本発明の半導体集積回路装置の電源
補強技術の具体例および図１７の具体例を図１８〜図２
０を用いて説明する。なお、図１８は平面図ではある
が、図面を見易くするため同一層のものに同じハッチン
グを付す。また、図１９および図２０は図１８のＡ−Ａ
線およびＢ−Ｂ線の断面図である。さらに、第２層配線
は、第１層配線および第３層配線の延在方向（Ｘ方向）
に対して交差する方向（Ｙ方向）に延在されている。

【００５６】図１８は前記図１６（ａ）のレイアウト平
面を一例として説明したものである。ｐＭＩＳＱＡｐお
よびｎＭＩＳＱＡｎのゲート電極１２Ａｇは、第１層信
号配線３Ｓ1gおよび接続孔ＴＨ1 を通じて第２層信号配
線（第３の配線層の信号配線）３Ｓ2aと電気的に接続さ
れている。この第２層信号配線３Ｓ2aの他端は接続孔Ｔ
Ｈ1 を介してゲート幅が相対的に小さいｐＭＩＳＱＢｐ
およびｎＭＩＳＱＢｎにより構成されたインバータ回路
ＩＮＶの出力用の第１層信号配線３Ｓ1 ｂと電気的に接
続されている。ｐＭＩＳＱＡｐの共有の半導体領域１０
Ａｂは接続孔ＣＯＮＴを通じて第１層信号配線３Ｓ1hと
電気的に接続され、さらに接続孔ＴＨ1を通じて第２層
信号配線（第３の配線層の信号配線）３Ｓ2bと電気的に
接続されている。この第２層信号配線３Ｓ2bの他端は、
接続孔ＴＨ2 を通じて第３層信号配線３Ｓ3 と電気的に
接続されている。この第３層信号配線３Ｓ3 は、上記の
ように電源電圧ＶSBB 供給用のｐウエル供給領域７ＰＷ
Ａの直上に配置されている。その第３層信号配線３Ｓ3
の他端は、接続孔ＴＨ2 を通じて他の第２層信号配線３
Ｓ2cと電気的に接続されている。そして、その第３層信
号配線３Ｓ3 の下層の第２配線層には空きがあるので、
第３層信号配線３Ｓ23のチャネル方向に対して交差する
第２層信号配線３Ｓ2 が配置されている。

【００５７】電源電圧VDD 供給用の第１層電源配線３Ｖ
DD1 および電源電圧ＶSS供給用の第１層電源配線３ＶSS
1 は、それぞれｐＭＩＳＱＡｐおよびｎＭＩＳＱＡｎ上
に、その各々のゲート電極１２Ａｇの延在方向（Ｙ方
向）に対して交差する方向（Ｘ方向）に延在されてい
る。この第１層電源配線３ＶDD1 は、接続孔ＣＯＮＴを
通じてｐＭＩＳＱＡｐおよびｐＭＩＳＱＢｐの共有の半
導体領域１０Ａｂ、１０Ｂａと電気的に接続されてい
る。また、第１層電源配線３ＶSS1 は、接続孔ＣＯＮＴ
を通じてｎＭＩＳＱＡｎの半導体領域９Ａａと電気的に
接続されている。

【００５８】この第１層電源配線３ＶDD1 、３ＶSS1 の
直上には、第１層電源配線３ＶDD1、３ＶSS1 に平面的
に重なるように、かつ、第１層電源配線３ＶDD1 、３Ｖ
SS1に対して平行にそれぞれ第３層電源配線（第２の電
源配線）３ＶDD3 、３ＶSS3が配置されている。第３層
電源配線３ＶDD3 、３ＶSS3 は、図１８の横方向の電源
供給（すなわち、Ｘ方向に隣接する基本セル２または基
本的な論理回路等への電源供給）を補強する配線で、例
えばアルミニウム、アルミニウム合金または銅からな
り、その幅は、例えば第１層電源配線の３倍程度以上、
すなわち、0.７５μｍ程度以上である。なお、第３層電
源配線はその厚さが第１層電源配線と同じかそれより厚
い。したがって、第３層電源配線３ＶDD3 、３ＶSS3 は
第１層電源配線３ＶDD1 、３ＶSS1 よりも低抵抗であ
る。第３層電源配線３ＶDD3 、３ＶSS3 は、接続孔ＴＨ
2 を通じて第３層電源配線３ＶDD3 、３ＶSS3 の直下の
第２層電源配線（ここでは図１９に示す第２層電源配線
３ＶSS2 のみが示されているが、実際には第３層電源配
線３ＶDD3 下層にも第２層電源配線が配置されている）
に接続され、さらに接続孔ＴＨ1 を通じて第１層電源配
線３ＶDD1 、３ＶSS1 と電気的に接続されている。この
場合、その接続孔ＴＨ2 、その下の第２層電源配線は、
第２配線層中の第２層信号配線（第３の配線層の信号配
線）３Ｓ2 の配置を遮らないように配置されている。後
述するように、その接続孔ＴＨ2 および第２層電源配線
は、第２層信号配線３Ｓ2 が配置されない領域（第２層
目の配線の空きチャネル）に配置される。なお、図１９
および図２０の符号１４ｂ，１４ｃは、層間絶縁膜を示
している。この層間絶縁膜１４ｂ，１４ｃは、例えばシ
リコン酸化膜からなる。また、図１９では、電源電圧Ｖ
SS側の電源配線接続の断面構造だけを示しているが、電
源電圧ＶDD側の第３層電源配線３ＶDD3 と第１層電源配
線3VDD1 との間の接続断面構造も同じである。

【００５９】このような第３層電源配線３ＶDD3,３ＶSS
3 は、第１層電源配線３ＶDD1,３ＶSS1 に対して平行で
あれば良く、必ずしも第１層電源配線３ＶDD1,３ＶSS1
に平面的に重なるようにその直上に配置しなくても良
い。これを示したのが、図２１および図２２である。な
お、図２１において上記図１８のｐＭＩＳＱＢｐおよび
ｎＭＩＳＱＢｎは図１８と同じなので省略されている。
また、図２２は図２１のＢ−Ｂ線の断面図である。ま
た、図２１のＡ−Ａ線の断面は図１９と同じなので図示
および説明を省略する。

【００６０】ここでは、第３層電源配線３ＶDD3,３ＶSS
3 が、第１層電源配線３ＶDD1,３ＶSS1 に対して１ピッ
チ分だけ内側（互いに接近する方向）に平面的に平行移
動された状態で配置されている。そして、その第３層電
源配線３ＶDD3,３ＶSS3 と第１層電源配線３ＶDD1,３Ｖ
SS1 とは、第２層電源配線３ＶDD2,３ＶSS2 を通じて電
気的に接続されている。すなわち、次のような構造とな
っている。第３層電源配線３ＶDD3,３ＶSS3 は、接続孔
ＴＨ2 を通じて第２層電源配線３ＶDD2,３ＶSS2 の一端
側に接続されている。この第２層電源配線３ＶDD2,３Ｖ
SS2 の他端は、その一部が第１層電源配線３ＶDD1,３Ｖ
SS1 に平面的に重なるように延び（図２１ではＹ方向、
図２２では左方向）、その平面的に重なった領域におい
て接続孔ＴＨ1 を通じて第１層電源配線３ＶDD1,３ＶSS
1 と電気的に接続されている。第３層電源配線３ＶDD3,
３ＶSS3 のずらし方としては、１／２配線ピッチ分だけ
ずらしても良い。また、第１層電源配線３ＶDD1,３ＶSS
1 の外側（第３層電源配線３ＶDD3,３ＶSS3 が互いに離
間する方向）にずらすこともできるし、また、第３層電
源配線３ＶDD3,３ＶSS3 を同じ方向に平行移動させるこ
ともできる。

【００６１】本実施の形態１の半導体集積回路装置にお
いては、第１層電源配線３ＶDD1,３ＶSS1 よりも低抵抗
な第３層電源配線３ＶDD3,３ＶSS3 で電源を補強するこ
とにより、第２層電源配線３ＶDD2,３ＶSS2 の間隔を広
くとったとしても、直流（ＤＣ）的な電源電圧ドロップ
を抑制することができる上、局所的な交流（ＡＣ）ドロ
ップをも大幅に低減させることができる。また、電源電
圧が安定することにより、ゲートのディレイも低減させ
ることができる。図２３および図２４は、それぞれ電源
補強をした場合（図２３）としない場合（図２４）とで
インバータ（ブロック間バッファ）を動作させた時の電
源電圧の変化とインバータディレイ（ゲートディレイ）
とを示したものである。本実施の形態１の半導体集積回
路装置では、ＡＣ的な電源ドロップ△ＶDDを約９０％程
度低減させることができ、ゲートディレイＴｐｄを約１
０％程度低減させることができる。したがって、セルが
動作した際にセルに流れる電流に起因する電源（ＡＣ）
ノイズによる半導体集積回路装置の誤動作を防止するこ
とができる。また、ゲートディレイＴｐｄを低減できる
ので、半導体集積回路装置の最大動作周波数を向上させ
ることができ、半導体集積回路装置の動作速度を向上さ
せることが可能となる。また、電源補強によりエレクト
ロマイグレーションに対する耐性を大幅に向上させるこ
とができる。したがって、半導体集積回路装置の歩留ま
りおよび信頼性を向上させることが可能となる。

【００６２】次に、本実施の形態１の半導体集積回路装
置の製造方法を図２５のフローに沿って図２６〜図２８
によって説明する。

【００６３】まず、図２５に示すように、半導体集積回
路装置に搭載する論理機能を設計し、論理回路図を作成
した後（工程１００）、前記論理回路図に基づき、コン
ピュータを用いた自動配置配線システム（上記ＤＡ）で
論理回路の配置および結線を自動的に行う（工程１０
１）。この自動配置配線システムでは、初めに、前記論
理回路図に基づき、自動配置配線システムで扱える結線
情報（ネットファイル）を作成し、その結線情報を自動
配置配線システムに入力する（工程１０１Ａ）。前記自
動配置配線システムのベースデータは、仮想的に表現さ
れる半導体集積回路装置上の基本セル２のパターンが配
列された情報を有する。この段階を模式的に示したのが
図２６である。

【００６４】図２６には、複数の基本セル２が縦横方向
に敷き詰められて配置されている。そして、第１層電源
配線３ＶDD1,３ＶSS1 および第３層電源配線３ＶDD3,３
ＶSS3 が複数の基本セル２の各行毎に、その行上の複数
の基本セル２を横切るようにＸ方向（基本セル２の幅方
向）に延在されて配置されている。第１層電源配線３Ｖ
DD1,３ＶSS1 と第３層電源配線３ＶDD3,３ＶSS3 とは同
一チャネル上に平面的に重なって配置されている。ただ
し、上記したようにそれらが互いに重ならないようにず
らして配置することもできる。この段階では第３層電源
配線３ＶDD3,３ＶSS3 と第１層電源配線３ＶDD1,３ＶSS
1 とを結ぶ接続孔は配置されていない。なお、図２６に
おいて２段目の基本セル２の行は配線領域として使用す
る領域を例示している。したがって、その領域には電源
配線は配置されていない。

【００６５】次いで、自動配置配線システムに入力され
た結線情報に基づき、設計された論理回路の自動配置を
行う（工程１０１Ｂ）。論理回路の自動配置は、自動配
置配線システムに記憶されているモジュール（論理機能
パターン）を基本セルパターンに沿って自動的に配置す
ることにより行われている。これにより、結線される基
本セル２を含む列に、第１層電源配線３ＶDD1 、３ＶSS
1 および第３層電源配線３ＶDD3 、３ＶSS3 が配置され
る。続いて、上記結線情報に基づいいて、自動的に配置
された論理回路（モジュール）間を自動的に結線し、論
理回路情報を完成させる（工程１０１Ｃ）。この際、本
実施の形態１では、まず、図１８等に示す配線ピッチ線
（チャネル）ＣＨに、第１層配線、第２層配線、第３層
配線およびこれらを接続する接続孔を配置する。これに
より、基本セル２内および基本セル２間が結線され論理
回路が構成される。この工程後を模式的に示したのが図
２７である。図２７には、論理回路（網掛けハッチング
で示す）、第１層信号配線（図示されない）、第２層信
号配線３Ｓ2 と、第３層信号配線３Ｓ3 と、それらの第
２、第３信号配線を電気的に接続する接続孔ＴＨ２との
配置工程後が示されている。この場合の第１層信号配線
と第３層信号配線３Ｓ3 とはセルとしてＤＡ上１つのも
のとして取り扱っても良い。なお、特に限定されない
が、第１層電源配線３ＶSS1 、３ＶDD1 および第３層電
源配線３ＶSS3 、３ＶDD３は、半導体チップの端から端
まで延在されている。

【００６６】その後、第２層配線の無い空きチャネル
に、第３層電源配線と第１層電源配線とを接続する接続
孔を配置する。これを模式的に示したのが図２８であ
る。この図２８には、第３層電源配線３ＶDD3,３ＶSS3
と第１層電源配線３ＶDD1,３ＶSS1 とを接続する電源電
圧用の接続孔ＴＨの配置工程後が示されている。この電
源電圧用の接続孔ＴＨは、第２配線層において第２層信
号配線３Ｓ2 が配置されていない空きチャネルに配置す
る。このため、その接続孔ＴＨが第２層信号配線３Ｓ2
の配置を制限しないようにできる。すなわち、信号配線
の配置の自由度を向上させることが可能となる。また、
この接続孔ＴＨは固定ではなく半導体チップ内に分散さ
れてほぼ均等に配置されている。このため、電源電圧を
半導体チップ内においてほぼ均等に補強することができ
る。したがって、半導体集積回路装置の動作安定性を向
上させることが可能となる。なお、図２８には空きチャ
ネル領域全てに接続孔ＴＨを配置しているが、全部に配
置する必要はない。

【００６７】次いで、自動配置配線システムで完成され
た論理回路情報は、この自動配置配線システムにおいて
デザインルールに基づきマスク作成用データに変換され
る（工程１０１Ｄ）。上記の結線情報を入力する工程１
０１Ａからこのマスク作成用データに変換する工程１０
１Ｄまでは自動配置配線システムで自動的に処理されて
いる。その後、前記マスク作成用データに基づき、例え
ばエレクトロビーム（ＥＢ）描画装置で結線用マスクを
形成する（工程１０２）。続いて、結線用マスクを用い
て、デバイスプロセスを施すことにより（工程１０
３）、所定の論理機能を有する半導体集積回路装置が完
成する（工程１０４）。

【００６８】図２９は本発明者が本発明をするのに検討
した技術を示す図である。この技術では、第１層電源配
線６０ＶDD1 、６０ＶSS1 と第３層電源配線６０ＶDD3
、６０ＶSS3 とを接続する接続孔６１ＴＨが、第２層
信号配線６０Ｓ2 を配置する前に既に配置されている。
また、その接続孔６１ＴＨの平面位置も予め決まってお
り、ほぼ半導体チップの中央となっている。また、その
接続孔６１ＴＨの配置位置の基本セル６２ａは使用しな
いようにしている。この技術の場合、第２層信号配線６
０Ｓ2 を配置する前に、接続孔６１ＴＨを配置してしま
うので、第２層信号配線６０Ｓ2 を配置する場合には、
その接続孔６１ＴＨを避けて配置しなければならない。
すなわち、図２８の中央に示すように、第２層信号配線
６０Ｓ2 を第１層信号配線６０Ｓ1 に接続した後、第２
層信号配線６０Ｓ2 に接続し、さらに、第１層信号配線
６０Ｓ1 に接続した後、再び第２層信号配線６０Ｓ2 に
接続するというようになってしまう。

【００６９】そこで、本実施の形態１では、第２層信号
配線３Ｓ2 を配置した後に、第１層電源配線３ＶDD1,３
ＶSS1 と第３層電源配線３ＶDD3,３ＶSS3 とを接続する
接続孔ＴＨを配置する。これにより、第２層信号配線３
Ｓ2 の経路を複雑にすることなく容易にすることがで
き、また、配線経路の複雑化に起因するサイズの増大を
抑えることができる。

【００７０】また、図３０および図３１は、第２配線層
中に空きチャネルが無い第１層電源配線の電源線長ＭＬ
1 を説明する図である。配置配線後でも４０ピッチに１
個は上記電源電圧用の接続孔ＴＨを配置することがで
き、第３層電源配線３ＶDD3,３ＶSS3 による電源補強が
可能であることが判る。また、配置配線後でも第２配線
層の空きチャネルは半導体チップ内にほぼ均等に存在
し、電源電圧用の接続孔ＴＨの配置位置も固定ではなく
分散されて半導体チップ内に均等に存在するので、第１
層電源配線３ＶDD1,３ＶSS1 を第３層電源配線３ＶDD3,
３ＶSS3 で充分にほぼ均等に補強することができる。

【００７１】（実施の形態２）図３２は本発明の他の実
施の形態である半導体集積回路装置の要部平面図、図３
３は図３２のＡ−Ａ線の断面図である。

【００７２】本実施の形態２においては、図３２および
図３３に示すように、ウエル給電領域７ＰＷＡ、７Ｎ
Ｗ、７ＰＷＢと平行に、かつ、その上面に接触した状態
（電気的に接続された状態）で電源配線３ＶSBBL、３Ｖ
DBBLが形成されている。この電源配線３ＶSBBL、３ＶDB
BLは、層間絶縁膜１４ａの形成前に通常のフォトリソグ
ラフィ技術を用いて、堆積した導体膜をエッチングする
ことで形成することができる。また、ウエル給電領域７
ＰＷＡ、７ＮＷ、７ＰＷＢだけが露出するようにフォト
レジスト膜を形成した後、タングステン膜等を被着し、
さらにそのフォトレジスト膜を除去することで配線を形
成するリフトオフ法を用いても形成できる。さらに、次
のようにすることもできる。まず、層間絶縁膜１４ａを
形成した後、その層間絶縁膜１４ａにウエル給電領域７
ＰＷＡ、７ＮＷ、７ＰＷＢが露出するような溝を形成す
る。続いて、その溝内および層間絶縁膜１４ａ上にタン
グステン膜等を被着した後、それをＣＭＰ（Chemical M
echanical Polishing ）法でエッチバックし、溝内に電
源配線３ＶSBBL、３ＶDBBLを形成する。その後、層間絶
縁膜１４ａ上に絶縁膜を堆積する。これ以外の構造、例
えば第１層電源配線ＶDD1,ＶSS1 を第３層電源配線で補
強する等は、前記実施の形態１と同じなので説明を省略
する。

【００７３】上記電源配線３ＶSBBL、３ＶDBBLは、例え
ばタングステン等のような高融点金属からなる。このた
め、本実施の形態２においては、ウエル給電領域７ＰＷ
Ａ、７ＮＷ、７ＰＷＢの抵抗をさらに低下させることが
できるので、前記実施の形態１と同様に、電源電圧ＶDB
B 、ＶSBB 用の第２層電源配線のペア間隔をさらに広く
でき、第２配線層中の電源配線の本数を低減できる。

【００７４】（実施の形態３）図３４は本発明のさらに
他の実施の形態である半導体集積回路装置の要部平面
図、図３５は図３４のＡ−Ａ線の断面図である。

【００７５】本実施の形態３においては、図３４および
図３５に示すように、基本セル２がゲート幅の大きいＭ
ＩＳＦＥＴＱＡだけで構成されている。そして、前記実
施の形態２と同様に、ウエル給電領域７ＰＷＡ、７Ｎ
Ｗ、７ＰＷＢと平行に、かつ、その上面に接触した状態
で電源配線３ＶSBBL、３ＶDBBLが形成されている。この
電源配線３ＶSBBL、３ＶDBBLは、例えば第１層目の配線
層で形成される。なお、電源配線３ＶSBBL、３ＶDBBLを
前記実施の形態２と同様な方法で形成しても良いのはむ
ろんである。また、これ以外の構造、例えば第１層電源
配線ＶDD1,ＶSS1を第３層電源配線で補強する等は、前
記実施の形態１と同じなので説明を省略する。

【００７６】本実施の形態３においても前記実施の形態
１、２と同様の効果を得ることが可能となる。

【００７７】（実施の形態４）図３６は本発明のさらに
他の実施の形態である半導体集積回路装置の要部平面
図、図３７は図３６のＡ−Ａ線の断面図である。

【００７８】本実施の形態４は、電源配線３ＶSBBL、３
ＶDBBLが第１層目の配線層に形成されている点が、前記
実施の形態３と異なる。

【００７９】本実施の形態４においては、図３６および
図３７に示すように、基本セル２が前記実施の形態３と
同様にゲート幅の大きいＭＩＳＦＥＴＱＡだけで構成さ
れ、ウエル給電領域７ＰＷＡ、７ＮＷ、７ＰＷＢと平行
に形成された電源配線３ＶSBBL、３ＶDBBLが、例えば第
１層目の配線層で形成されている。そして、この電源配
線３ＶSBBL、３ＶDBBLは、層間絶縁膜１４ａに穿孔され
た接続孔１５を通じてウエル給電領域７ＰＷＡ、７Ｎ
Ｗ、７ＰＷＢに直接接触され電気的に接続されている。
すなわち、ウエル給電領域７ＰＷＡ、７ＮＷ、７ＰＷＢ
には、第１層目の配線層に形成された電源配線３ＶSBB
L、３ＶDBBLを通じて所定の電源電圧が供給される。な
お、第１層目の配線は、前記実施の形態１等で説明した
ように、例えばアルミニウム、アルミニウム合金、銅ま
たは銅合金等のような低抵抗な材料で構成されている。
これ以外の構造、例えば第１層電源配線ＶDD1,ＶSS1 を
第３層電源配線で補強する等は、前記実施の形態１と同
じなので説明を省略する。

【００８０】このような本実施の形態４においても前記
実施の形態１、２、３と同様の効果を得ることが可能と
なる。

【００８１】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００８２】例えば前記実施の形態１〜３においては、
第１層電源配線を第３層電源配線で補強した場合につい
て説明したが、これに限定されるものではなく、電源補
強は配線の方向が同じであれば良く、例えば第１層電源
配線を第５層電源配線で補強することもできる。また、
第２層電源配線を第４層電源配線で補強することや第３
層電源配線を第５層電源配線で補強することもできる。
第２層および第４層電源配線は、例えば上記Ｙ方向に延
在して構成され、第３層および第５層電源配線はそれに
交差するＸ方向に延在して構成される。

【００８３】また、前記実施の形態１〜３においては、
ボンディングワイヤを通じて半導体チップの外部端子を
引き出す構造としたが、これに限定されるものではな
く、例えば突起電極（いわゆるバンプ電極）を通じて半
導体チップの外部端子を引き出す構造としても良い。

【００８４】また、ＡＳＩＣとしてゲートアレイを用い
て説明したが、セルベースＩＣ等、ゲートアレイ方式を
採用したマクロセルを有するＡＳＩＣやＤＲＡＭ（Dyna
micRandom Access Memory）、ＳＲＡＭ（Static Random
Access Memory ）等のメモリ付きロジックに適用でき
るのはむろんである。

【００８５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＩＳ
ＦＥＴを有する半導体集積回路装置技術に適用した場合
について説明したが、それに限定されるものではなく、
例えばバイポーラトランジスタ等のような他の半導体集
積回路素子を有する半導体集積回路装置技術等に適用で
きる。もちろん、ＤＲＡＭまたはフラッシュメモリ（Ｅ
ＥＰＲＯＭ（Electrically Erasable Programmable RO
M））等のような半導体メモリ製品にも適用できる。

【００８６】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００８７】(1) ．本発明によれば、チャネルに配線を
配置し、論理回路を形成した後、空きチャネルに、異な
る配線層間を電気的に接続する電源補強用の接続孔を配
置することにより、論理回路形成用の配線の配置が電源
補強用の接続孔によって制限されることなく、異なる配
線層の電源配線を効率的に補強することが可能となる。

【００８８】(2).本発明によれば、チャネルに配線を配
置し、論理回路を形成した後、空きチャネルに、異なる
配線層間を電気的に接続する電源補強用の接続孔を配置
することにより、その接続孔の箇所が固定ではないの
で、半導体基板の主面内でほぼ均等に電源補強を行うこ
とが可能となる。

【００８９】(3).本発明によれば、第３の配線層の信号
配線を配置した後に、第１の電源配線と第２の電源配線
とを電気的に接続する電源供給用の接続孔を配置するこ
とにより、その信号配線の配置がその接続孔によって制
限されることなく、第１の電源配線を第２の電源配線に
よって効率的に補強することが可能となる。

【００９０】(4).本発明によれば、第２の電源配線の断
面積を第１の電源配線の断面積よりも大きくすることに
より、直流的な電源電圧ドロップを抑制できる。また、
局所的な交流ドロップも大幅に低減できる。このため、
電源電圧を安定化することができるので、論理回路の遅
延時間を低減することができる。

【００９１】(5).本発明によれば、給電領域の表層にシ
リサイド層を設けたことにより、給電領域の抵抗を低減
することができるので、給電領域に交差する配線であっ
て基板電位を供給するための基板電位供給用の配線の本
数を低減させることができ、その分、信号配線を配置可
能なチャネルの数を増加させることが可能となる。

【００９２】(6).本発明によれば、給電領域上に金属膜
を設けたことにより、給電領域の抵抗をさらに低減する
ことができるので、給電領域に交差する配線であって基
板電位を供給するための基板電位供給用の配線の本数を
低減させることができ、その分、信号配線を配置可能な
チャネルの数を増加させることが可能となる。

【００９３】(7).本発明によれば、基本セルを構成する
複数のｐチャネル型の電界効果トランジスタと複数のｎ
チャネル型の電界効果トランジスタとの各々のゲート電
極を幅広パターンと一体的に形成して互いに電気的に接
続したことにより、基本セル内配線の配置の際にその配
線が基本セルの領域からはみ出さずに配置できるので、
基本セル内配線に起因する基本セル寸法の増大を抑制で
きる。

【００９４】(8).本発明によれば、基本セル内のゲート
幅が異なる２種類の電界効果トランジスタの各々の同一
チャネル導電型の電界効果トランジスタを平面的に隣接
させて、半導体基板の同一の半導体領域内に配置したこ
とにより、その半導体領域およびその半導体領域への給
電領域を共有させることができるので、基本セル寸法を
縮小することが可能となる。

【図面の簡単な説明】

【図１】（ａ）および（ｂ）は本発明の一実施の形態で
ある半導体集積回路装置を構成する半導体チップの平面
図である。

【図２】図１の半導体集積回路装置の要部の回路図であ
る。

【図３】（ａ）および（ｂ）は図１の半導体集積回路装
置に形成された基本的な論理回路の回路図である。

【図４】図１の半導体集積回路装置の電源発生回路の回
路図である。

【図５】図１の半導体集積回路装置の要部拡大平面図で
ある。

【図６】図１の半導体集積回路装置の要部拡大平面図で
ある。

【図７】図１の半導体集積回路装置の要部拡大平面図で
ある。

【図８】図１の半導体集積回路装置の要部拡大平面図で
ある。

【図９】図１の半導体集積回路装置の基本セルの拡大平
面図である。

【図１０】図１の半導体集積回路装置の基本セルの拡大
平面図である。

【図１１】図１０のＡ−Ａ線の断面図である。

【図１２】図１０のＢ−Ｂ線の断面図である。

【図１３】図１０のＣ−Ｃ線の断面図である。

【図１４】（ａ）は図１の半導体集積回路装置の論理回
路図、（ｂ）は（ａ）の素子配置を示す平面図である。

【図１５】本発明者が本発明と比較検討した技術であっ
て図１４と比較するための素子配置を示す平面図であ
る。

【図１６】（ａ）は図１の半導体集積回路装置の論理回
路図、（ｂ）は（ａ）の素子配置を示す平面図である。

【図１７】図１の半導体集積回路装置の要部平面を模式
的に示した平面図である。

【図１８】図１の半導体集積回路装置の要部のレイアウ
ト平面を示す平面図である。

【図１９】図１８のＡ−Ａ線の断面図である。

【図２０】図１８のＢ−Ｂ線の断面図である。

【図２１】図１８の変形例を示す平面図である。

【図２２】図２１のＢ−Ｂ線の断面図である。

【図２３】（ａ）はブロック間バッファ動作を検査する
際のシミュレーション回路図、（ｂ）はブロック間バッ
ファ動作時の電源電圧揺れ幅の結果を示す説明図であ
る。

【図２４】本発明者が本発明と比較検討した技術におけ
るブロック間バッファ動作時の電源電圧揺れ幅の結果を
示す説明図である。

【図２５】図１の半導体集積回路装置の製造工程を示す
フロー図である。

【図２６】図１の半導体集積回路装置の自動配置配線工
程時の説明図である。

【図２７】図２６に続く自動配置配線工程であって図１
の半導体集積回路装置の自動配置配線工程時の説明図で
ある。

【図２８】図２７に続く自動配置配線工程であって図１
の半導体集積回路装置の自動配置配線工程時の説明図で
ある。

【図２９】本発明者が本発明と比較検討した技術であっ
て半導体集積回路装置の部分平面図である。

【図３０】図１の半導体集積回路装置における電源線長
と信号配線配置の関係を説明するための説明図である。

【図３１】図１の半導体集積回路装置における電源線長
と信号配線配置の関係を説明するための説明図である。

【図３２】本発明の他の実施の形態である半導体集積回
路装置の基本セルにおける平面図である。

【図３３】図３２のＡ−Ａ線の断面図である。

【図３４】本発明のさらに他の実施の形態である半導体
集積回路装置の基本セルにおける平面図である。

【図３５】図３４のＡ−Ａ線の断面図である。

【図３６】本発明のさらに他の実施の形態である半導体
集積回路装置の基本セルにおける平面図である。

【図３７】図３６のＡ−Ａ線の断面図である。

【符号の説明】

１ 半導体チップ １ｓ 半導体基板 ２ 基本セル ３ 配線 ３ＶD1 電源配線 ３ＶD2 電源配線 ３ＶDD1 第１層電源配線（第１の電源配線） ３ＶDD2 第２層電源配線 ３ＶDD3 第３層電源配線（第２の電源配線） ３ＶS1 電源配線 ３ＶS2 電源配線 ３ＶSS1 第１層電源配線 ３ＶSS2 第２層電源配線 ３ＶSS3 第３層電源配線 ３ＶDDQ 電源配線 ３ＶSSQ 電源配線 ３ＶDBBL 電源配線 ３ＶSBBL 電源配線 ３Ｓ1a, ３Ｓ1b, ３Ｓ1c, ３Ｓ1d, ３Ｓ1e, ３Ｓ1f, ３
Ｓ1g, ３Ｓ1h 第１層信号配線 ３Ｓ2,３Ｓ2a, ３Ｓ2b 第２層信号配線（第３の配線層
の信号配線） ４ Ｉ／Ｏセル ５ ボンディングパッド ６ 電源発生回路 ７ＰＷＡ、７ＰＷＢ、７ＮＷ ウエル給電領域 ８ 分離部 ８ａ 分離溝 ８ｂ 分離用絶縁膜 ９ｎａ、９ｎｂ、９ｐａ、９ｐｂ 半導体領域 １１ｉ ゲート絶縁膜 １２Ａｇ、１２Ｂｇ ゲート電極 １３ シリサイド層 １４ａ〜１４ｃ 層間絶縁膜 １５ 接続孔 ＶDD 電源電圧 ＶSS 電源電圧 ＶDBB 電源電圧 ＶSBB 電源電圧 Ｑsp1 、Ｑsn1 、Ｑsp2 、Ｑsn2 スイッチ用のＭＩＳＦ
ＥＴ ＩＮＶ インバータ回路 Ｎ ＮＡＮＤ回路 ＴＨ, ＴＨ1,ＴＨ2 接続孔 ＣＯＮＴ 接続孔 Ｌ 活性領域 ＳＷ1 、ＳＷ2 スイッチ用セル ５０ ゲート電極 ５１、５２ 半導体領域 ５３ 信号配線 ５４ 接続孔 ５５ 信号配線 ６０ＶDD1 、６０ＶSS1 第１層電源配線 ６０ＶDD3 、６０ＶSS3 第３層電源配線 ６０Ｓ1 第１層信号配線 ６０Ｓ2 第２層信号配線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長島 和人 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F033 HH08 HH09 HH11 KK08 KK09 KK11 KK28 NN38 QQ48 VV04 VV05 XX08 XX36 5F064 AA03 BB13 BB14 BB15 DD10 DD12 EE03 EE06 EE09 EE16 EE23 EE26 EE27 EE35 EE47 EE52 FF36

Claims (29)

【特許請求の範囲】
1. 【請求項１】 多層配線を有する半導体装置の設計方法
   であって、 （ａ）基本セルを複数配置する工程と、 （ｂ）チャネルに配線を配置し、論理回路を形成する工
   程と、 （ｃ）前記（ｂ）工程後、空きチャネルに、異なる配線
   間を電気的に接続する電源補強用の接続孔を配置する工
   程とを有することを特徴とする半導体装置の設計方法。
2. 【請求項２】 多層配線を有する半導体装置の設計方法
   であって、 （ａ）基本セルを複数配置する工程と、 （ｂ）第１の配線層において、第１方向のチャネルに、
   第１の電源配線を配置し、前記第１の配線層の上層の第
   ２の配線層において、前記第１方向に対して交差する第
   ２方向のチャネルに、前記基本セル内及び基本セル間を
   接続する配線を配置し、前記第２の配線層の上層の第３
   の配線層において、前記第１方向のチャネルに、前記第
   １の電源配線を補強する第２の電源配線を配置する工程
   と、 （ｃ）前記（ｂ）工程の後に、前記第２の電源配線と第
   １の電源配線とを電気的に接続する接続孔を配置する工
   程とを有することを特徴とする半導体装置の設計方法。
3. 【請求項３】 請求項２記載の半導体装置の設計方法で
   あって、 前記（ｃ）の工程において、前記接続孔は、前記基本セ
   ル内及び基本セル間を接続する配線が配置されない空き
   チャネルに配置されることを特徴とする半導体装置の設
   計方法。
4. 【請求項４】 多層配線を有する半導体装置であって、 複数の基本セルの電界効果トタンジスタが、半導体基板
   の第１の領域に形成され、 前記第１の領域に所定の電位を供給する第１の給電配線
   が、第１方向に延在して配置され、 前記複数の基本セルの電界効果トタンジスタのソースに
   電気的に接続される第１の電源配線が、前記第１方向に
   延在して配置され、 前記第１の給電配線及び第１の電源配線の上層の第２の
   配線層に、第２の電源配線及び第１の配線が、前記第１
   方向に延在して配置され、 前記第２の電源配線は、前記第１の電源配線の上方に形
   成され、かつ前記第１の電源配線に電気的に接続され、 前記第１の給電配線の上方は、配線チャネル領域となっ
   ており、その配線チャネル領域には、前記第１の給電配
   線とは電気的に接続されない前記第１の配線が配置され
   ていることを特徴とする半導体装置。
5. 【請求項５】 多層配線を有する半導体装置であって、 複数の基本セルの電界効果トタンジスタが、半導体基板
   の第１の領域に形成され、 前記第１の領域に所定の電位を供給する第１の給電配線
   が、第１方向に延在して配置され、 前記複数の基本セルの電界効果トタンジスタのソースに
   電気的に接続される第１の電源配線が配置され、 前記第１の給電配線及び第１の電源配線の上層の第２の
   配線層において、前記第１の給電配線の上方は、配線チ
   ャネル領域となっており、その配線チャネル領域には、
   前記第１の給電配線とは電気的に接続されない第１の配
   線が前記第１方向に延在して配置されていることを特徴
   とする半導体装置。
6. 【請求項６】 請求項４または５記載の半導体装置にお
   いて、前記第１の配線は、異なる基本セル間を電気的に
   接続する配線であることを特徴とする半導体装置。
7. 【請求項７】 請求項４、５または６記載の半導体装置
   において、前記第１の給電配線及び前記第１の電源配線
   と、前記第２の配線層との間の第３の配線層に、前記第
   １方向に対して交差する第２方向に延在する第２の配線
   が形成され、前記第１及び第２の配線により、異なる基
   本セル間が電気的に接続されることを特徴とする半導体
   装置。
8. 【請求項８】 請求項４、５または６記載の半導体装置
   において、前記第１の給電配線及び第１の電源配線と、
   前記第２の配線層との間の第３の配線層に、前記第１の
   給電配線に電気的に接続する第２の給電配線と前記第１
   の電源配線に電気的に接続する第２の電源配線とが、前
   記第１方向に対して交差する第２方向に延在して配置さ
   れることを特徴とする半導体装置。
9. 【請求項９】 請求項８記載の半導体装置において、前
   記第２の給電配線又は第２の電源配線の下部配置される
   基本セルを、前記第１の領域に供給する電位を変換する
   ためのスイッチ素子形成用のセルとして用いることを特
   徴とする半導体装置。
10. 【請求項１０】 請求項４、５、６、７、８または９記
    載の半導体装置において、前記第１の給電配線は、半導
    体基板の表面に形成されたシリサイド層で構成されるこ
    とを特徴とする半導体装置。
11. 【請求項１１】 請求項４、５、６、７、８、９または
    １０記載の半導体装置において、前記第１の給電配線
    と、前記第１の電源配線とは同層の配線層で構成される
    ことを特徴とする半導体装置。
12. 【請求項１２】 請求項５記載の半導体装置において、
    前記第１の電源配線は、前記第１方向に延在して配置さ
    れることを特徴とする半導体装置。
13. 【請求項１３】 多層配線を有する半導体装置であっ
    て、 複数の基本セルの電界効果トタンジスタが、半導体基板
    の第１の領域に形成され、 前記第１の領域に所定の電位を供給する第１の給電配線
    が、第１方向に延在して配置され、 前記複数の基本セルの電界効果トタンジスタのソースに
    電気的に接続される第１の電源配線が、前記第１方向に
    延在して配置され、 前記第１の給電配線及び第１の電源配線の上層の第２の
    配線層に、前記第１の給電配線に電気的に接続する第２
    の給電配線又は前記第１の電源配線に電気的に接続する
    第２の電源配線が、前記第１方向に対して交差する第２
    方向に延在して配置され、 前記第２の給電配線又は第２の電源配線の下部配置され
    る基本セルを、前記第１の領域に供給する電位を変換す
    るためのスイッチ素子形成用のセルとして用いることを
    特徴とする半導体装置。
14. 【請求項１４】 請求項１３記載の半導体装置におい
    て、前記第２の配線層の上層の第３の配線層において、
    前記第１の給電配線の上方は、配線チャネル領域となっ
    ており、その配線チャネル領域には、前記第１の給電配
    線とは電気的に接続されない第１の配線が前記第１方向
    に延在して配置されていることを特徴とする半導体装
    置。
15. 【請求項１５】 請求項１３または１４記載の半導体装
    置において、 前記第２の配線層の上層の第３の配線層に、前記第２の
    電源配線及び第１の配線が、前記第１方向に延在して配
    置され、 前記第２の電源配線は、前記第１の電源配線の上方に形
    成され、かつ前記第１の電源配線に電気的に接続され、 前記第１の給電配線の上方は、配線チャネル領域となっ
    ており、その配線チャネル領域には、前記第１の給電配
    線とは電気的に接続されない前記第１の配線が配置され
    ていることを特徴とする半導体装置。
16. 【請求項１６】 請求項１４または１５記載の半導体装
    置において、前記第１の配線は、異なる基本セル間を電
    気的に接続する配線であることを特徴とする半導体装
    置。
17. 【請求項１７】 請求項１３、１４、１５または１６記
    載の半導体装置において、前記第１の給電配線は、半導
    体基板の表面に形成されたシリサイド層で構成されるこ
    とを特徴とする半導体装置。
18. 【請求項１８】 請求項１３、１４、１５または１６記
    載の半導体装置において、前記第１の給電配線と、前記
    第１の電源配線とは同層の配線層で構成されることを特
    徴とする半導体装置。
19. 【請求項１９】 請求項４〜１８のうちのいずれか一項
    に記載の半導体装置において、前記基本セルは、前記第
    １方向に交差する第２方向に並んで配置されたゲート幅
    の異なる２種類の電界効果トランジスタで構成され、 前記ゲート幅の異なる２種類の電界効果トランジスタの
    うち、相対的にゲート幅の小さい電界効果トランジスタ
    が、複数のｐチャネル型の電界効果トランジスタと、複
    数のｎチャネル型の電界効果トランジスタとで構成さ
    れ、その各々のゲート電極が、前記複数のｐチャネル型
    の電界効果トランジスタと複数のｎチャネル型の電界効
    果トランジスタとの間の領域に配置された幅広パターン
    と一体的に形成され互いに電気的に接続されていること
    を特徴とする半導体装置。
20. 【請求項２０】 半導体装置において、複数の基本セル
    は、第１方向に並んで配置されたゲート幅の異なる２種
    類の電界効果トランジスタで構成され、 前記ゲート幅の異なる２種類の電界効果トランジスタの
    うち、相対的にゲート幅の小さい電界効果トランジスタ
    が、複数のｐチャネル型の電界効果トランジスタと、複
    数のｎチャネル型の電界効果トランジスタとで構成さ
    れ、その各々のゲート電極が、前記複数のｐチャネル型
    の電界効果トランジスタと複数のｎチャネル型の電界効
    果トランジスタとの間の領域に配置された幅広パターン
    と一体的に形成され互いに電気的に接続されていること
    を特徴とする半導体装置。
21. 【請求項２１】 多層配線を有する半導体装置であっ
    て、 半導体基板に形成された複数の基本セルと、 前記半導体基板に形成され、前記複数の基本セルの電界
    効果トランジスタが配置される第１の領域と、 前記第１の領域に所定の電位を供給する第１の給電配線
    と、 前記電界効果トランジスタのソースに電気的に接続する
    第１の電源配線と、 前記第１の給電配線および電源配線の上層の配線層にお
    いて、前記第１の給電配線の上方は、配線チャネル領域
    となっており、その配線チャネル領域には、前記第１の
    給電配線とは電気的に接続されず、異なる基本セル間を
    電気的に接続する第１の配線が配置されていることを特
    徴とする半導体装置。
22. 【請求項２２】 多層配線を有する半導体装置であっ
    て、 半導体基板に形成された複数の基本セルと、 前記半導体基板に形成され、前記基本セルの第１の電界
    効果トランジスタが配置された第１導電型の第１の領域
    と、 前記半導体基板に形成され、前記基本セルの第２の電界
    効果トランジスタが配置された第２導電型の第２の領域
    と、 前記第１の領域に所定の電位を供給する給電配線であっ
    て、前記複数の基本セルが並んで配置される第１方向に
    沿って延在された第１の給電配線と、 前記第２の領域に所定の電位を供給する給電配線であっ
    て、前記複数の基本セルが並んで配置される前記第１方
    向に沿って延在された第２の給電配線と、 前記基本セルに形成された素子の第１の動作電圧を供給
    する電源配線であって、前記第１方向に沿って延在され
    た電源配線と、 前記基本セルに形成された素子の第２の動作電圧を供給
    する電源配線であって、前記第１方向に沿って延在され
    た電源配線と、 前記第１の給電配線に所定の電位を供給する給電配線で
    あって、前記第１の給電配線よりも上層に形成され、前
    記第１方向に対して交差する第２方向に延在する第３の
    給電配線と、 前記第２の給電配線に所定の電位を供給する給電配線で
    あって、前記第２の給電配線よりも上層に形成され、前
    記第１方向に対して交差する前記第２方向に延在する第
    ４の給電配線と、 前記第３の給電配線または第４の給電配線の少なくとも
    一方の直下に配置されている基本セルを、前記第１の領
    域または第２の領域に供給する電位を変換するためのス
    イッチ素子形成用のセルとして用いることを特徴とする
    半導体装置。
23. 【請求項２３】 多層配線を有する半導体装置であっ
    て、 半導体基板に形成された複数の基本セルと、 前記半導体基板に形成された半導体領域と、 前記半導体領域に所定電位の電圧を供給する領域であっ
    て、前記半導体領域と同一導電型で、かつ、前記半導体
    領域の不純物濃度よりも高い不純物濃度で形成され、前
    記基本セルの第１方向に沿って延在された給電領域と、 前記基本セルに形成された素子の動作電圧を供給する電
    源配線であって、前記半導体基板の上層の第１の配線層
    に配置され、前記基本セルの第１方向に沿って延在され
    た第１の電源配線と、 前記基本セルに形成された素子の動作電圧を供給する電
    源配線であって、前記第１の配線層の上層の第２の配線
    層に配置され、前記基本セルの第１方向に沿って延在さ
    れた第２の電源配線と、 前記第１の電源配線と第２の電源配線とを電気的に接続
    する接続孔と、 前記第１の配線層と第２の配線層との間の配線層であっ
    て前記第１方向に交差する第２方向をチャネル方向とし
    て持つ第３の配線層に配置された信号配線とを有するこ
    とを特徴とする半導体装置。
24. 【請求項２４】 請求項４〜２３のいずれか一項に記載
    の半導体装置において、前記半導体領域に印加する電圧
    を動作電圧または基板電圧に切り換える切換え手段を設
    けたことを特徴とする半導体装置。
25. 【請求項２５】 多層配線を有する半導体装置の製造方
    法であって、（ａ）半導体基板の主面に基本セルを複数
    配置する工程と、（ｂ）第１方向のチャネルに第１の配
    線層で構成される第１の電源配線を配置する工程と、
    （ｃ）前記第１の配線層の上層の第２の配線層におい
    て、前記第１方向に対して平行なチャネルに、前記第１
    の電源配線を補強するための第２の電源配線を配置する
    工程と、（ｄ）前記第１の配線層と第２の配線層との間
    の第３の配線層において、前記第１方向に対して交差す
    る第２方向のチャネルに信号配線を配置する工程と、
    （ｅ）前記（ｄ）工程後、前記第１の電源配線と第２の
    電源配線とを電気的に接続する接続孔を配置する工程と
    を有することを特徴とする半導体装置の製造方法。
26. 【請求項２６】 請求項２５記載の半導体装置の製造方
    法において、前記第２の電源配線の断面積が、前記第１
    の電源配線の断面積よりも大きいことを特徴とする半導
    体装置の製造方法。
27. 【請求項２７】 請求項２５記載の半導体装置の製造方
    法において、前記半導体基板に形成された半導体領域
    に、前記基本セルが構成され、前記半導体領域に前記基
    本セルの第１方向に沿って延在され、前記半導体領域と
    同一導電型で形成され、前記半導体領域の不純物濃度よ
    りも高い不純物濃度で形成された給電領域を配置する工
    程を有することを特徴とする半導体装置の製造方法。
28. 【請求項２８】 請求項２７記載の半導体装置の製造方
    法において、前記給電領域の表層にシリサイド層を形成
    する工程を有することを特徴とする半導体装置の製造方
    法。
29. 【請求項２９】 請求項２７記載の半導体装置の製造方
    法において、前記給電領域上に、それに直接接触され、
    その延在方向に沿って延在された金属膜を形成する工程
    を有することを特徴とする半導体装置の製造方法。