JP3236745B2 - Ｌｓｉチップのレイアウト方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、標準セル方式を用いた
高集積なＬＳＩチップのレイアウト方法に関するもので
ある。

【０００２】

【従来の技術】ＬＳＩのレイアウト方式は、マクロセル
方式、標準セル方式、ゲートアレイ方式に大別できる。
このうち標準セル方式は、マクロセル方式とゲートアレ
イ方式の中間の集積度、設計工数であり、チャネル配線
（文献 T.Yoshimura and E.S.Kuh,"Efficient Algorit
hms for Channel Router",IEEE Tans.on Computer-Aide
d Design,Vol.CAD-1,No.1,pp.25-35,1986 ）により１０
０％配線が保証されているので、ＬＳＩ設計に広く使用
されている。

【０００３】図８は従来の複数の標準セル１からなるセ
ル列とそのセル列間のアルミニウム等からなるメタル第
１層のチャネル配線２、メタル第２層のチャネル引込配
線３等からなる論理回路のＬＳＩチップのレイアウトの
一部を抜き出した図である。なお、上段のセル列には１
個の標準セル１を、下段のセル列には２個の標準セル１
を表した。

【０００４】ポリシリコン又はポリサイドからなるゲー
ト電極４の長手方向の向きは標準セル１の並びの方向
（図８では左右方向）と垂直な方向に、またトランジス
タ列の集まりである拡散島５は水平な方向に配置されて
いる。つまり、ＭＯＳトランジスタのゲート長の方向が
標準セル１の並びと同じ方向である。

【０００５】ＰＭＯＳトランジスタ列（ゲート長方向に
複数のＰＭＯＳトランジスタが列状に並べられたもの
で、図８では左右方向に並べられている）６は、拡散島
５を囲むように設けられたウエル７（Ｎウエル）内に形
成され、このウエル７と電源線（第１電源線：ＶＤＤ）
８は基板コンタクト９で接続されてウエル７に基板バイ
アスが印加されるようになっている。

【０００６】ＮＭＯＳトランジスタ列（複数のＮＭＯＳ
トランジスタがＰＭＯＳトランジスタ列６と同一方向に
並べられている）１０は、基板（Ｐ基板）内に形成さ
れ、この基板とグランド線（第２電源線：ＶＳＳ）１１
が基板コンタクト９で接続されて基板バイアスが印加さ
れるようになっている。

【０００７】上記電源線８とグランド線１１はアルミニ
ウム等のメタル第１層からなり、ＰＭＯＳトランジスタ
列６の拡散島５やＮＭＯＳトランジスタ列１０の拡散島
５を図８において上下方向から挟み込むように水平方向
（図８において左右方向）に直線形状に形成されてい
て、ここからＭＯＳトランジスタの電源ノードやグラン
ドノードに対して、同じメタル第１層からなる電源補給
線１２、グランド補給線１３が垂直方向に配線されてい
る。

【０００８】標準セル１内での配線層は、外部端子１４
はポリシリコン層、ポリサイド層又はメタル第２層によ
り形成され、垂直方向通過配線（１個の標準セルを垂直
方向に通過して配線される配線であり、図８では図示し
ていない。）も同じである。また、この標準セル１内で
配線しきれない場合には、内部から垂直方向に引き出し
た垂直配線１５の先端を標準セル１の外側の領域に引出
し、そこに設けたメタル第１層のはみ出し配線１６によ
って結線されている。

【０００９】１７はソースやドレインとしての拡散領域
とポリシリコン層、ポリサイド層、又はメタル第１層と
を接続するための拡散コンタクト、１８はポリシリコン
層、ポリサイド層、メタル第１層又はメタル第２層の相
互間を接続するためのスルホールである。

【００１０】

【発明が解決しようとする課題】ところが、上記従来の
レイアウト方式では、標準セル１の相互間の接続のため
の電源線８とグランド線１１との間の間隔Ｌを、ドライ
バー等のゲート幅の大きなＭＯＳトランジスタに合わせ
て規格化する必要がある。このため、消費電力、ファン
インロードの低減を目指してゲート幅の小さなＭＯＳト
ランジスタを用いても、これらがゲート幅の大きな他の
ＭＯＳトランジスタと同一の列に配置されるため、それ
らＭＯＳトランジスタと電源線８やグランド線１１との
間に無駄な領域１９が発生してしまうという問題があっ
た。

【００１１】また、標準セル１内の配線は、メタル第１
層による電源補給線１２やグランド補給線１３が妨げと
なって、メタル第１層による配線が効果的に使用できな
いために、標準セル１の内部からこのメタル第１層と異
なる配線、つまりポリシリコン、ポリサイド又はメタル
第２層による垂直配線１５を使用して電源線８、グラン
ド線１１の外側に引出してから、メタル第１層による水
平方向のはみ出し配線１６で接続する方法をとらざるを
得ない場合があった。このため、配線チャネル領域の増
加、メタル第２層による配線の通過可能領域の減少等を
きたし、集積度向上の障害となる問題があった。

【００１２】本発明の目的は、上記無駄領域の削減を図
るとともにはみ出し配線を無くして集積度を向上させた
ＬＳＩチップのレイアウト方法を提供することである。

【００１３】

【課題を解決するための手段】このために、本発明のＬ
ＳＩチップのレイアウト方法は、標準的なゲート幅の標
準ゲート幅トランジスタ列およびそれより小さなゲート
幅の小ゲート幅トランジスタ列を有する標準セルをレイ
アウトする際に、上記小ゲート幅トランジスタ列のゲー
ト電極の長手方向に対して垂直な方向の横幅の総計が上
記小ゲート幅トランジスタ列の上記ゲート電極の長手方
向に平行な方向の最大高さと第１又は第２電源線までの
距離との合計よりも大きな場合に、上記小ゲート幅トラ
ンジスタ列を複数の標準セルからなるセル列の並びの方
向と平行な方向が長手方向となるようにゲート電極を形
成した倒置ＭＯＳトランジスタ列とし、上記と逆の場合
に、上記セル列の並びの方向と垂直な方向が長手方向と
なるようにゲート電極を形成した非倒置ＭＯＳトランジ
スタ列とするものである。

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【作用】本発明では、小ゲート幅のＭＯＳトランジスタ
列部分が所定の条件下で倒置ＭＯＳトランジスタ列とし
て扱われるので、これらがスペース的に効率的に配置さ
れる。

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【００２５】

【実施例】以下、本発明の実施例を説明する。以下の説
明で使用する図面において、前述の図８に示したものと
同一又は類似のものには同一の符号を付した。本発明で
は標準セルとして、標準セル列の方向と垂直な方向が長
手方向となるようにゲート電極を形成した非倒置ＭＯＳ
トランジスタ列（標準セル列と平行な方向に複数のＭＯ
Ｓトランジスタを列状に配置したもの）のみからなる非
倒置型標準セル（図８に示した従来例の標準セル）と、
標準セル列と平行な方向が長手方向となるようにゲート
電極を形成した倒置ＭＯＳトランジスタ列（標準セル列
と垂直な方向に複数のＭＯＳトランジスタを列状に配置
したもの）のみからなる倒置型標準セルと、非倒置ＭＯ
Ｓトランジスタ列と倒置ＭＯＳトランジスタ列の両方か
らなる混合型標準セルの３種の標準セルを使用する。以
下では、非倒置型標準セルをＡタイプの標準セル１Ａ、
倒置型標準セルをＢタイプの標準セル１Ｂ、混合型標準
セルをＣタイプの標準セル１Ｃと呼ぶ。

【００２６】［第１実施例］図２はこのようなＡ、Ｂ、
Ｃの３タイプの標準セル１Ａ、１Ｂ、１Ｃを組み合せて
構成したセル列２１の３列分および配線チャネル領域に
配線したチャネル配線２やチャネル引込配線３からなる
論理回路と、標準セルを用いないで構成したマクロセル
２２と、周辺に設けたＩ／Ｏパッド２３とから構成した
ＬＳＩチップのレイアウトを示す図である。なお、図２
ではセル列２１に３タイプの標準セル１Ａ、１Ｂ、１Ｃ
の全部を使用しているが、そのうちの２つのタイプのセ
ルで構成することもできる。

【００２７】図１は論理回路を示す図であって、下段に
標準セル１Ａ，１Ｂをセル列方向に配置し、上段に標準
セル１Ｃを配置し、それらを配線チャネル領域のチャネ
ル配線２やチャネル引込配線３によって結線したもので
ある。２０は垂直方向通過配線である。ここでは、所定
の条件下で標準より小さなゲート幅のＭＯＳトランジス
タ列をまとめて倒置する、つまりそのＭＯＳトランジス
タ列をそのゲート電極４の長手方向（ＭＯＳトランジス
タ単体ではゲート幅方向）がセル列の方向と平行となる
方向（図１では左右方向）に配置する。これによって、
セル内における無駄な隙間の発生が最小限に抑えられ、
その分だけセルサイズを低減できる。

【００２８】本実施例では、ＭＯＳトランジスタ列をこ
のように倒置する条件として、面積削減につながる場合
とする。面積の削減の基準として、本実施例では、電源
線８やグランド線１１とＭＯＳトランジスタ列との間に
できる無駄な隙間を小さくできる条件を表す次の式を用
いる。 Σｗi ＞ ｓ＋ｈmax （１）

【００２９】ここで、ｗi は倒置対象の拡散島５の横幅
（つまり、ＭＯＳトランジスタ列の列方向の幅：図８参
照）である。Σｗi は１個の標準セル１内に拡散島５が
図８において左右方向に２以上ある場合（なお、図８で
は１個）の個々の拡散島５の横幅ｗi の合計である。た
だし、Σｗi ＜Ｌである。Ｌは電源線８とグランド線１
１との間の間隔である。ｈは倒置対象のトランジスタ列
の高さ（ゲート幅方向の高さ：図８参照）であって、ｈ
max はその最大値である。ｓは倒置した場合における拡
散島５から電源補給線１２やグランド補給線１３までの
距離である（図１参照）。

【００３０】上記した式（１）は、右辺の加算値よりも
左辺の値が大きいほど、倒置の効果が大きいことを示し
ている。例えば、単位をμｍとして、Σｗi ＝１８、ｓ
＝２の場合は、ｈmax が１５までは倒置とし、それ以上
は非倒置とするような標準セルを作成する。

【００３１】［第２実施例］この第２実施例は特に混合
型標準セル１Ｃについてのものである。図３はその混合
型標準セル１Ｃの平面図、図４はその図３の混合型標準
セル１Ｃのメタル第２層２４とウエル（Ｎウエル）７の
パターンを示す図である。この第２実施例の混合型標準
セル１Ｃでは、その混合型標準セル１Ｃから外部に信号
を出力するインバータ構成部２５のみを非倒置形とし、
他の論理回路を構成する部分２６を倒置形としている。
これによって、ここに示す混合型標準セル１Ｃのセル幅
（セル列方向の長さ）を、同じ機能をもつ図６に示す一
般的なレイアウトによる標準セル１のセル幅（３３ピッ
チ）の３／４にまで削減できた。なお、図７は図６に示
した標準セル１のメタル第２層２４とウエル７のパター
ンを示す図である。

【００３２】ＭＯＳトランジスタはゲート幅を縮小する
と低電力、低ファンインロードを実現できるという利点
がある反面、駆動能力が不足する恐れがある。そこで、
本実施例では、セル内部のみで接続されるＭＯＳトラン
ジスタはそのゲート幅を縮小させ、セルの外部に対して
信号出力するよう接続されるドライバ（インバータ）と
してのＭＯＳトランジスタはゲート幅を大きくした非倒
置のトランジスタで構成する。これによって、駆動能力
の低下は起こらない。

【００３３】また、この第２実施例の混合型標準セル１
Ｃでは、倒置したトランジスタ列のＰＭＯＳトランジス
タ列６同志、ＮＭＯＳトランジスタ列１０同志をペアに
して隣り合うように配置している。つまり、図３に示す
ように、長手方向の左側からＰＭＯＳトランジスタ列
６、ＮＭＯＳトランジスタ列１０、ＮＭＯＳトランジス
タ列１０、ＰＭＯＳトランジスタ列６、ＰＭＯＳトラン
ジスタ列６、ＮＭＯＳトランジスタ列１０の順で並べて
配置している。

【００３４】これによって、隣り合う倒置したペアのＰ
ＭＯＳトランジスタ列６同志で、又はペアのＮＭＯＳト
ランジスタ列１０同志で電源補給線１２、グランド補給
線１３を共有させることが可能となり、セル面積低減が
可能となる。また、ウエル７を必要とするＰＭＯＳトラ
ンジスタ列６については、その隣り合うペアのＰＭＯＳ
トランジスタ列６同志でそのウエル７を共有させてい
る。このように本実施例では、倒置したトランジスタ列
毎にウエル７を分離させる必要がなくなり、そのウエル
７からの基板コンタクト９が取りやすくなる。この結
果、電源、グランドの安定化にもつながる。これらの効
果は混合型標準セル１Ｃに限られるものではなく、倒置
型標準セル１Ｂでも同様の効果が得られる。

【００３５】さらに、この第２実施例の混合型標準セル
１Ｃでは、倒置したＭＯＳトランジスタ列の間の領域を
利用して、上記した電源補給線１２やグランド補給線１
３ばかりでなく、セル内配線も行なっている。通常の非
倒置ＭＯＳトランジスタ列のトランジスタでは隣接した
ノード以外は内部での配線を行なうことができないが、
倒置形では電源線８やグランド線１１の配線方向と垂直
な方向に隙間領域が形成されるので、その領域でポリシ
リコン、ポリサイド、メタル第１層による内部配線を通
すことで結線を行なうことができる。この結果、図６の
従来の標準セル１に比べてセル外のはみ出し配線１６の
列数は図７に示す６列から図４に示す０列に削減され、
またメタル第２層２４の使用率は図７に示す１６列から
図４に示すように６列に削減された。このような作用効
果は、倒置型標準セル１Ｂについても同様である。

【００３６】［第３実施例］この第３実施例は、電源
線、グランド線の配線構造に特徴を持つ実施例である。
図５はその一例を示す図である。ここでは、電源線２
７、グランド線２８をメタル第３層によりトランジスタ
の上に重ねて（当然ながら層間絶縁膜を介して）構成し
ている。図１に示した構造のメタル第１層の電源線８や
グランド線１１が占有していた領域は、非倒置の場合は
トランジスタ列に沿った方向となるので、トランジスタ
上に電源線８やグランド線１１を重ねて配置することが
可能であるが、倒置の場合はトランジスタ列に垂直な方
向となるので信号線と重なるため、トランジスタの上に
その電源線８やグランド線１１を重ねて配置することは
不可能である。

【００３７】そこで本実施例では、倒置型標準セル１Ｂ
や混合型標準セル１Ｃにおいてもセル面積を小さくでき
るよう、電源線とグランド線の配線として、メタル第１
層に代えてメタル第３層を用いることで、トランジスタ
上に電源線２７、グランド線２８を配置できるようにし
た。

【００３８】このとき、チャネル配線２へ接続するチャ
ネル引込線３は、ポリシリコン、ポリサイド、メタル第
２層等で行なわれるので、メタル第３層の電源線２７、
グランド線２８は配線の障害にならず、その電源線２
７、グランド線２８を太幅配線で行なうことができ、電
源線、グランド線の安定化を図ることができる。電源線
２７、グランド線２８からトランジスタの電源ノード、
グランドノードまでの接続は、メタル第２層による電源
補給線１２、グランド補給線１３により行なわれるが、
これらのメタル第２層による配線もトランジスタ上で行
なうことで更にセル面積を削減することも可能である。

【００３９】

【発明の効果】上記の如く、本発明によれば、ＬＳＩの
標準セル方式のレイアウトにおいて、セル面積削減、低
電力化、電源やグランドの安定化に大きな効果がある。
しかも動作速度に悪影響を与えない。そして、所定の条
件を満たす場合にゲート幅の小さいＭＯＳトランジスタ
列をまとめて倒置するので、標準セルの面積を確実に削
減できる。

【図面の簡単な説明】

【図１】 本発明の第１の実施例の非倒置型標準セル、
倒置型標準セル、混合型標準セルからなるセル列の一部
のレイアウトの平面図である。

【図２】 第１実施例の非倒置型標準セル、倒置型標準
セル、混合型標準セルからなるセル列からなる論理回路
とマクロセルとからなるＬＳＩチップのレイアウトの平
面図である。

【図３】 第２の実施例を示す混合型標準セルのレイア
ウトの平面図である。

【図４】 図３の標準セルのメタル第２層とウエル部分
を表す平面図である。

【図５】 第３の実施例を示す図であって、メタル第３
層による電源線とグランド線を配線した非倒置型標準セ
ル、倒置型標準セル、混合型標準セルからなるセル列の
レイアウトの平面図である。

【図６】 従来の標準セルのレイアウトの平面図であ
る。

【図７】 図６の標準セルのメタル第２層とウエル部分
を表す平面図である。

【図８】 従来の標準セルのレイアウトの平面図であ
る。

【符号の説明】

１：従来の標準セル １Ａ：非倒置型標準セル １Ｂ：倒置型標準セル １Ｃ：混合型標準セル ２：チャネル配線（メタル第１層） ３：チャネル引込配線（ポリシリコン、ポリサイド、又
はメタル第２層） ４：ゲート電極（ポリシリコン又はポリサイド） ５：拡散島 ６：ＰＭＯＳトランジスタ列 ７：ウエル ８：電源線（メタル第１層） ９：基板コンタクト １０：ＮＭＯＳトランジスタ列 １１：グランド線（メタル第１層） １２：電源補給線（メタル第１層） １３：グランド補給線（メタル第１層） １４：外部端子（ポリシリコン、ポリサイド、又はメタ
ル第２層） １５：垂直配線（ポリシリコン、ポリサイド、又はメタ
ル第２層） １６：はみ出し配線（メタル第１層） １７：拡散コンタクト １８：スルホール １９：無駄領域 ２０：垂直方向通過配線 ２１：セル列 ２２：マクロセル ２３：Ｉ／Ｏパッド ２４：メタル第２層 ２５：インバータ ２６：他の回路部 ２７：電源線（メタル第３層） ２８：グランド線（メタル第３層）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−314847（ＪＰ，Ａ) 特開 昭60−20532（ＪＰ，Ａ) 特開 平６−69471（ＪＰ，Ａ) 特開 昭60−17931（ＪＰ，Ａ) 特開 平４−212438（ＪＰ，Ａ) 特開 平６−216251（ＪＰ，Ａ) 特開 平４−132255（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 H01L 27/04

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 標準的なゲート幅の標準ゲート幅トラン
   ジスタ列およびそれより小さなゲート幅の小ゲート幅ト
   ランジスタ列を有する標準セルをレイアウトする際に、 上記小ゲート幅トランジスタ列のゲート電極の長手方向
   に対して垂直な方向の横幅の総計が上記小ゲート幅トラ
   ンジスタ列の上記ゲート電極の長手方向に平行な方向の
   最大高さと第１又は第２電源線までの距離との合計より
   も大きな場合に、上記小ゲート幅トランジスタ列を複数
   の標準セルからなるセル列の並びの方向と平行な方向が
   長手方向となるようにゲート電極を形成した倒置ＭＯＳ
   トランジスタ列とし、 上記と逆の場合に、上記セル列の並びの方向と垂直な方
   向が長手方向となるようにゲート電極を形成した非倒置
   ＭＯＳトランジスタ列とすることを特徴とするＬＳＩチ
   ップのレイアウト方法。