JP3236745B2 - Lsiチップのレイアウト方法 - Google Patents
Lsiチップのレイアウト方法Info
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- JP3236745B2 JP3236745B2 JP28618194A JP28618194A JP3236745B2 JP 3236745 B2 JP3236745 B2 JP 3236745B2 JP 28618194 A JP28618194 A JP 28618194A JP 28618194 A JP28618194 A JP 28618194A JP 3236745 B2 JP3236745 B2 JP 3236745B2
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- standard cell
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【0001】
【産業上の利用分野】本発明は、標準セル方式を用いた
高集積なLSIチップのレイアウト方法に関するもので
ある。
高集積なLSIチップのレイアウト方法に関するもので
ある。
【0002】
【従来の技術】LSIのレイアウト方式は、マクロセル
方式、標準セル方式、ゲートアレイ方式に大別できる。
このうち標準セル方式は、マクロセル方式とゲートアレ
イ方式の中間の集積度、設計工数であり、チャネル配線
(文献 T.Yoshimura and E.S.Kuh,"Efficient Algorit
hms for Channel Router",IEEE Tans.on Computer-Aide
d Design,Vol.CAD-1,No.1,pp.25-35,1986 )により10
0%配線が保証されているので、LSI設計に広く使用
されている。
方式、標準セル方式、ゲートアレイ方式に大別できる。
このうち標準セル方式は、マクロセル方式とゲートアレ
イ方式の中間の集積度、設計工数であり、チャネル配線
(文献 T.Yoshimura and E.S.Kuh,"Efficient Algorit
hms for Channel Router",IEEE Tans.on Computer-Aide
d Design,Vol.CAD-1,No.1,pp.25-35,1986 )により10
0%配線が保証されているので、LSI設計に広く使用
されている。
【0003】図8は従来の複数の標準セル1からなるセ
ル列とそのセル列間のアルミニウム等からなるメタル第
1層のチャネル配線2、メタル第2層のチャネル引込配
線3等からなる論理回路のLSIチップのレイアウトの
一部を抜き出した図である。なお、上段のセル列には1
個の標準セル1を、下段のセル列には2個の標準セル1
を表した。
ル列とそのセル列間のアルミニウム等からなるメタル第
1層のチャネル配線2、メタル第2層のチャネル引込配
線3等からなる論理回路のLSIチップのレイアウトの
一部を抜き出した図である。なお、上段のセル列には1
個の標準セル1を、下段のセル列には2個の標準セル1
を表した。
【0004】ポリシリコン又はポリサイドからなるゲー
ト電極4の長手方向の向きは標準セル1の並びの方向
(図8では左右方向)と垂直な方向に、またトランジス
タ列の集まりである拡散島5は水平な方向に配置されて
いる。つまり、MOSトランジスタのゲート長の方向が
標準セル1の並びと同じ方向である。
ト電極4の長手方向の向きは標準セル1の並びの方向
(図8では左右方向)と垂直な方向に、またトランジス
タ列の集まりである拡散島5は水平な方向に配置されて
いる。つまり、MOSトランジスタのゲート長の方向が
標準セル1の並びと同じ方向である。
【0005】PMOSトランジスタ列(ゲート長方向に
複数のPMOSトランジスタが列状に並べられたもの
で、図8では左右方向に並べられている)6は、拡散島
5を囲むように設けられたウエル7(Nウエル)内に形
成され、このウエル7と電源線(第1電源線:VDD)
8は基板コンタクト9で接続されてウエル7に基板バイ
アスが印加されるようになっている。
複数のPMOSトランジスタが列状に並べられたもの
で、図8では左右方向に並べられている)6は、拡散島
5を囲むように設けられたウエル7(Nウエル)内に形
成され、このウエル7と電源線(第1電源線:VDD)
8は基板コンタクト9で接続されてウエル7に基板バイ
アスが印加されるようになっている。
【0006】NMOSトランジスタ列(複数のNMOS
トランジスタがPMOSトランジスタ列6と同一方向に
並べられている)10は、基板(P基板)内に形成さ
れ、この基板とグランド線(第2電源線:VSS)11
が基板コンタクト9で接続されて基板バイアスが印加さ
れるようになっている。
トランジスタがPMOSトランジスタ列6と同一方向に
並べられている)10は、基板(P基板)内に形成さ
れ、この基板とグランド線(第2電源線:VSS)11
が基板コンタクト9で接続されて基板バイアスが印加さ
れるようになっている。
【0007】上記電源線8とグランド線11はアルミニ
ウム等のメタル第1層からなり、PMOSトランジスタ
列6の拡散島5やNMOSトランジスタ列10の拡散島
5を図8において上下方向から挟み込むように水平方向
(図8において左右方向)に直線形状に形成されてい
て、ここからMOSトランジスタの電源ノードやグラン
ドノードに対して、同じメタル第1層からなる電源補給
線12、グランド補給線13が垂直方向に配線されてい
る。
ウム等のメタル第1層からなり、PMOSトランジスタ
列6の拡散島5やNMOSトランジスタ列10の拡散島
5を図8において上下方向から挟み込むように水平方向
(図8において左右方向)に直線形状に形成されてい
て、ここからMOSトランジスタの電源ノードやグラン
ドノードに対して、同じメタル第1層からなる電源補給
線12、グランド補給線13が垂直方向に配線されてい
る。
【0008】標準セル1内での配線層は、外部端子14
はポリシリコン層、ポリサイド層又はメタル第2層によ
り形成され、垂直方向通過配線(1個の標準セルを垂直
方向に通過して配線される配線であり、図8では図示し
ていない。)も同じである。また、この標準セル1内で
配線しきれない場合には、内部から垂直方向に引き出し
た垂直配線15の先端を標準セル1の外側の領域に引出
し、そこに設けたメタル第1層のはみ出し配線16によ
って結線されている。
はポリシリコン層、ポリサイド層又はメタル第2層によ
り形成され、垂直方向通過配線(1個の標準セルを垂直
方向に通過して配線される配線であり、図8では図示し
ていない。)も同じである。また、この標準セル1内で
配線しきれない場合には、内部から垂直方向に引き出し
た垂直配線15の先端を標準セル1の外側の領域に引出
し、そこに設けたメタル第1層のはみ出し配線16によ
って結線されている。
【0009】17はソースやドレインとしての拡散領域
とポリシリコン層、ポリサイド層、又はメタル第1層と
を接続するための拡散コンタクト、18はポリシリコン
層、ポリサイド層、メタル第1層又はメタル第2層の相
互間を接続するためのスルホールである。
とポリシリコン層、ポリサイド層、又はメタル第1層と
を接続するための拡散コンタクト、18はポリシリコン
層、ポリサイド層、メタル第1層又はメタル第2層の相
互間を接続するためのスルホールである。
【0010】
【発明が解決しようとする課題】ところが、上記従来の
レイアウト方式では、標準セル1の相互間の接続のため
の電源線8とグランド線11との間の間隔Lを、ドライ
バー等のゲート幅の大きなMOSトランジスタに合わせ
て規格化する必要がある。このため、消費電力、ファン
インロードの低減を目指してゲート幅の小さなMOSト
ランジスタを用いても、これらがゲート幅の大きな他の
MOSトランジスタと同一の列に配置されるため、それ
らMOSトランジスタと電源線8やグランド線11との
間に無駄な領域19が発生してしまうという問題があっ
た。
レイアウト方式では、標準セル1の相互間の接続のため
の電源線8とグランド線11との間の間隔Lを、ドライ
バー等のゲート幅の大きなMOSトランジスタに合わせ
て規格化する必要がある。このため、消費電力、ファン
インロードの低減を目指してゲート幅の小さなMOSト
ランジスタを用いても、これらがゲート幅の大きな他の
MOSトランジスタと同一の列に配置されるため、それ
らMOSトランジスタと電源線8やグランド線11との
間に無駄な領域19が発生してしまうという問題があっ
た。
【0011】また、標準セル1内の配線は、メタル第1
層による電源補給線12やグランド補給線13が妨げと
なって、メタル第1層による配線が効果的に使用できな
いために、標準セル1の内部からこのメタル第1層と異
なる配線、つまりポリシリコン、ポリサイド又はメタル
第2層による垂直配線15を使用して電源線8、グラン
ド線11の外側に引出してから、メタル第1層による水
平方向のはみ出し配線16で接続する方法をとらざるを
得ない場合があった。このため、配線チャネル領域の増
加、メタル第2層による配線の通過可能領域の減少等を
きたし、集積度向上の障害となる問題があった。
層による電源補給線12やグランド補給線13が妨げと
なって、メタル第1層による配線が効果的に使用できな
いために、標準セル1の内部からこのメタル第1層と異
なる配線、つまりポリシリコン、ポリサイド又はメタル
第2層による垂直配線15を使用して電源線8、グラン
ド線11の外側に引出してから、メタル第1層による水
平方向のはみ出し配線16で接続する方法をとらざるを
得ない場合があった。このため、配線チャネル領域の増
加、メタル第2層による配線の通過可能領域の減少等を
きたし、集積度向上の障害となる問題があった。
【0012】本発明の目的は、上記無駄領域の削減を図
るとともにはみ出し配線を無くして集積度を向上させた
LSIチップのレイアウト方法を提供することである。
るとともにはみ出し配線を無くして集積度を向上させた
LSIチップのレイアウト方法を提供することである。
【0013】
【課題を解決するための手段】このために、本発明のL
SIチップのレイアウト方法は、標準的なゲート幅の標
準ゲート幅トランジスタ列およびそれより小さなゲート
幅の小ゲート幅トランジスタ列を有する標準セルをレイ
アウトする際に、上記小ゲート幅トランジスタ列のゲー
ト電極の長手方向に対して垂直な方向の横幅の総計が上
記小ゲート幅トランジスタ列の上記ゲート電極の長手方
向に平行な方向の最大高さと第1又は第2電源線までの
距離との合計よりも大きな場合に、上記小ゲート幅トラ
ンジスタ列を複数の標準セルからなるセル列の並びの方
向と平行な方向が長手方向となるようにゲート電極を形
成した倒置MOSトランジスタ列とし、上記と逆の場合
に、上記セル列の並びの方向と垂直な方向が長手方向と
なるようにゲート電極を形成した非倒置MOSトランジ
スタ列とするものである。
SIチップのレイアウト方法は、標準的なゲート幅の標
準ゲート幅トランジスタ列およびそれより小さなゲート
幅の小ゲート幅トランジスタ列を有する標準セルをレイ
アウトする際に、上記小ゲート幅トランジスタ列のゲー
ト電極の長手方向に対して垂直な方向の横幅の総計が上
記小ゲート幅トランジスタ列の上記ゲート電極の長手方
向に平行な方向の最大高さと第1又は第2電源線までの
距離との合計よりも大きな場合に、上記小ゲート幅トラ
ンジスタ列を複数の標準セルからなるセル列の並びの方
向と平行な方向が長手方向となるようにゲート電極を形
成した倒置MOSトランジスタ列とし、上記と逆の場合
に、上記セル列の並びの方向と垂直な方向が長手方向と
なるようにゲート電極を形成した非倒置MOSトランジ
スタ列とするものである。
【0014】
【0015】
【0016】
【0017】
【0018】
【0019】
【作用】本発明では、小ゲート幅のMOSトランジスタ
列部分が所定の条件下で倒置MOSトランジスタ列とし
て扱われるので、これらがスペース的に効率的に配置さ
れる。
列部分が所定の条件下で倒置MOSトランジスタ列とし
て扱われるので、これらがスペース的に効率的に配置さ
れる。
【0020】
【0021】
【0022】
【0023】
【0024】
【0025】
【実施例】以下、本発明の実施例を説明する。以下の説
明で使用する図面において、前述の図8に示したものと
同一又は類似のものには同一の符号を付した。本発明で
は標準セルとして、標準セル列の方向と垂直な方向が長
手方向となるようにゲート電極を形成した非倒置MOS
トランジスタ列(標準セル列と平行な方向に複数のMO
Sトランジスタを列状に配置したもの)のみからなる非
倒置型標準セル(図8に示した従来例の標準セル)と、
標準セル列と平行な方向が長手方向となるようにゲート
電極を形成した倒置MOSトランジスタ列(標準セル列
と垂直な方向に複数のMOSトランジスタを列状に配置
したもの)のみからなる倒置型標準セルと、非倒置MO
Sトランジスタ列と倒置MOSトランジスタ列の両方か
らなる混合型標準セルの3種の標準セルを使用する。以
下では、非倒置型標準セルをAタイプの標準セル1A、
倒置型標準セルをBタイプの標準セル1B、混合型標準
セルをCタイプの標準セル1Cと呼ぶ。
明で使用する図面において、前述の図8に示したものと
同一又は類似のものには同一の符号を付した。本発明で
は標準セルとして、標準セル列の方向と垂直な方向が長
手方向となるようにゲート電極を形成した非倒置MOS
トランジスタ列(標準セル列と平行な方向に複数のMO
Sトランジスタを列状に配置したもの)のみからなる非
倒置型標準セル(図8に示した従来例の標準セル)と、
標準セル列と平行な方向が長手方向となるようにゲート
電極を形成した倒置MOSトランジスタ列(標準セル列
と垂直な方向に複数のMOSトランジスタを列状に配置
したもの)のみからなる倒置型標準セルと、非倒置MO
Sトランジスタ列と倒置MOSトランジスタ列の両方か
らなる混合型標準セルの3種の標準セルを使用する。以
下では、非倒置型標準セルをAタイプの標準セル1A、
倒置型標準セルをBタイプの標準セル1B、混合型標準
セルをCタイプの標準セル1Cと呼ぶ。
【0026】[第1実施例]図2はこのようなA、B、
Cの3タイプの標準セル1A、1B、1Cを組み合せて
構成したセル列21の3列分および配線チャネル領域に
配線したチャネル配線2やチャネル引込配線3からなる
論理回路と、標準セルを用いないで構成したマクロセル
22と、周辺に設けたI/Oパッド23とから構成した
LSIチップのレイアウトを示す図である。なお、図2
ではセル列21に3タイプの標準セル1A、1B、1C
の全部を使用しているが、そのうちの2つのタイプのセ
ルで構成することもできる。
Cの3タイプの標準セル1A、1B、1Cを組み合せて
構成したセル列21の3列分および配線チャネル領域に
配線したチャネル配線2やチャネル引込配線3からなる
論理回路と、標準セルを用いないで構成したマクロセル
22と、周辺に設けたI/Oパッド23とから構成した
LSIチップのレイアウトを示す図である。なお、図2
ではセル列21に3タイプの標準セル1A、1B、1C
の全部を使用しているが、そのうちの2つのタイプのセ
ルで構成することもできる。
【0027】図1は論理回路を示す図であって、下段に
標準セル1A,1Bをセル列方向に配置し、上段に標準
セル1Cを配置し、それらを配線チャネル領域のチャネ
ル配線2やチャネル引込配線3によって結線したもので
ある。20は垂直方向通過配線である。ここでは、所定
の条件下で標準より小さなゲート幅のMOSトランジス
タ列をまとめて倒置する、つまりそのMOSトランジス
タ列をそのゲート電極4の長手方向(MOSトランジス
タ単体ではゲート幅方向)がセル列の方向と平行となる
方向(図1では左右方向)に配置する。これによって、
セル内における無駄な隙間の発生が最小限に抑えられ、
その分だけセルサイズを低減できる。
標準セル1A,1Bをセル列方向に配置し、上段に標準
セル1Cを配置し、それらを配線チャネル領域のチャネ
ル配線2やチャネル引込配線3によって結線したもので
ある。20は垂直方向通過配線である。ここでは、所定
の条件下で標準より小さなゲート幅のMOSトランジス
タ列をまとめて倒置する、つまりそのMOSトランジス
タ列をそのゲート電極4の長手方向(MOSトランジス
タ単体ではゲート幅方向)がセル列の方向と平行となる
方向(図1では左右方向)に配置する。これによって、
セル内における無駄な隙間の発生が最小限に抑えられ、
その分だけセルサイズを低減できる。
【0028】本実施例では、MOSトランジスタ列をこ
のように倒置する条件として、面積削減につながる場合
とする。面積の削減の基準として、本実施例では、電源
線8やグランド線11とMOSトランジスタ列との間に
できる無駄な隙間を小さくできる条件を表す次の式を用
いる。 Σwi > s+hmax (1)
のように倒置する条件として、面積削減につながる場合
とする。面積の削減の基準として、本実施例では、電源
線8やグランド線11とMOSトランジスタ列との間に
できる無駄な隙間を小さくできる条件を表す次の式を用
いる。 Σwi > s+hmax (1)
【0029】ここで、wi は倒置対象の拡散島5の横幅
(つまり、MOSトランジスタ列の列方向の幅:図8参
照)である。Σwi は1個の標準セル1内に拡散島5が
図8において左右方向に2以上ある場合(なお、図8で
は1個)の個々の拡散島5の横幅wi の合計である。た
だし、Σwi <Lである。Lは電源線8とグランド線1
1との間の間隔である。hは倒置対象のトランジスタ列
の高さ(ゲート幅方向の高さ:図8参照)であって、h
max はその最大値である。sは倒置した場合における拡
散島5から電源補給線12やグランド補給線13までの
距離である(図1参照)。
(つまり、MOSトランジスタ列の列方向の幅:図8参
照)である。Σwi は1個の標準セル1内に拡散島5が
図8において左右方向に2以上ある場合(なお、図8で
は1個)の個々の拡散島5の横幅wi の合計である。た
だし、Σwi <Lである。Lは電源線8とグランド線1
1との間の間隔である。hは倒置対象のトランジスタ列
の高さ(ゲート幅方向の高さ:図8参照)であって、h
max はその最大値である。sは倒置した場合における拡
散島5から電源補給線12やグランド補給線13までの
距離である(図1参照)。
【0030】上記した式(1)は、右辺の加算値よりも
左辺の値が大きいほど、倒置の効果が大きいことを示し
ている。例えば、単位をμmとして、Σwi =18、s
=2の場合は、hmax が15までは倒置とし、それ以上
は非倒置とするような標準セルを作成する。
左辺の値が大きいほど、倒置の効果が大きいことを示し
ている。例えば、単位をμmとして、Σwi =18、s
=2の場合は、hmax が15までは倒置とし、それ以上
は非倒置とするような標準セルを作成する。
【0031】[第2実施例]この第2実施例は特に混合
型標準セル1Cについてのものである。図3はその混合
型標準セル1Cの平面図、図4はその図3の混合型標準
セル1Cのメタル第2層24とウエル(Nウエル)7の
パターンを示す図である。この第2実施例の混合型標準
セル1Cでは、その混合型標準セル1Cから外部に信号
を出力するインバータ構成部25のみを非倒置形とし、
他の論理回路を構成する部分26を倒置形としている。
これによって、ここに示す混合型標準セル1Cのセル幅
(セル列方向の長さ)を、同じ機能をもつ図6に示す一
般的なレイアウトによる標準セル1のセル幅(33ピッ
チ)の3/4にまで削減できた。なお、図7は図6に示
した標準セル1のメタル第2層24とウエル7のパター
ンを示す図である。
型標準セル1Cについてのものである。図3はその混合
型標準セル1Cの平面図、図4はその図3の混合型標準
セル1Cのメタル第2層24とウエル(Nウエル)7の
パターンを示す図である。この第2実施例の混合型標準
セル1Cでは、その混合型標準セル1Cから外部に信号
を出力するインバータ構成部25のみを非倒置形とし、
他の論理回路を構成する部分26を倒置形としている。
これによって、ここに示す混合型標準セル1Cのセル幅
(セル列方向の長さ)を、同じ機能をもつ図6に示す一
般的なレイアウトによる標準セル1のセル幅(33ピッ
チ)の3/4にまで削減できた。なお、図7は図6に示
した標準セル1のメタル第2層24とウエル7のパター
ンを示す図である。
【0032】MOSトランジスタはゲート幅を縮小する
と低電力、低ファンインロードを実現できるという利点
がある反面、駆動能力が不足する恐れがある。そこで、
本実施例では、セル内部のみで接続されるMOSトラン
ジスタはそのゲート幅を縮小させ、セルの外部に対して
信号出力するよう接続されるドライバ(インバータ)と
してのMOSトランジスタはゲート幅を大きくした非倒
置のトランジスタで構成する。これによって、駆動能力
の低下は起こらない。
と低電力、低ファンインロードを実現できるという利点
がある反面、駆動能力が不足する恐れがある。そこで、
本実施例では、セル内部のみで接続されるMOSトラン
ジスタはそのゲート幅を縮小させ、セルの外部に対して
信号出力するよう接続されるドライバ(インバータ)と
してのMOSトランジスタはゲート幅を大きくした非倒
置のトランジスタで構成する。これによって、駆動能力
の低下は起こらない。
【0033】また、この第2実施例の混合型標準セル1
Cでは、倒置したトランジスタ列のPMOSトランジス
タ列6同志、NMOSトランジスタ列10同志をペアに
して隣り合うように配置している。つまり、図3に示す
ように、長手方向の左側からPMOSトランジスタ列
6、NMOSトランジスタ列10、NMOSトランジス
タ列10、PMOSトランジスタ列6、PMOSトラン
ジスタ列6、NMOSトランジスタ列10の順で並べて
配置している。
Cでは、倒置したトランジスタ列のPMOSトランジス
タ列6同志、NMOSトランジスタ列10同志をペアに
して隣り合うように配置している。つまり、図3に示す
ように、長手方向の左側からPMOSトランジスタ列
6、NMOSトランジスタ列10、NMOSトランジス
タ列10、PMOSトランジスタ列6、PMOSトラン
ジスタ列6、NMOSトランジスタ列10の順で並べて
配置している。
【0034】これによって、隣り合う倒置したペアのP
MOSトランジスタ列6同志で、又はペアのNMOSト
ランジスタ列10同志で電源補給線12、グランド補給
線13を共有させることが可能となり、セル面積低減が
可能となる。また、ウエル7を必要とするPMOSトラ
ンジスタ列6については、その隣り合うペアのPMOS
トランジスタ列6同志でそのウエル7を共有させてい
る。このように本実施例では、倒置したトランジスタ列
毎にウエル7を分離させる必要がなくなり、そのウエル
7からの基板コンタクト9が取りやすくなる。この結
果、電源、グランドの安定化にもつながる。これらの効
果は混合型標準セル1Cに限られるものではなく、倒置
型標準セル1Bでも同様の効果が得られる。
MOSトランジスタ列6同志で、又はペアのNMOSト
ランジスタ列10同志で電源補給線12、グランド補給
線13を共有させることが可能となり、セル面積低減が
可能となる。また、ウエル7を必要とするPMOSトラ
ンジスタ列6については、その隣り合うペアのPMOS
トランジスタ列6同志でそのウエル7を共有させてい
る。このように本実施例では、倒置したトランジスタ列
毎にウエル7を分離させる必要がなくなり、そのウエル
7からの基板コンタクト9が取りやすくなる。この結
果、電源、グランドの安定化にもつながる。これらの効
果は混合型標準セル1Cに限られるものではなく、倒置
型標準セル1Bでも同様の効果が得られる。
【0035】さらに、この第2実施例の混合型標準セル
1Cでは、倒置したMOSトランジスタ列の間の領域を
利用して、上記した電源補給線12やグランド補給線1
3ばかりでなく、セル内配線も行なっている。通常の非
倒置MOSトランジスタ列のトランジスタでは隣接した
ノード以外は内部での配線を行なうことができないが、
倒置形では電源線8やグランド線11の配線方向と垂直
な方向に隙間領域が形成されるので、その領域でポリシ
リコン、ポリサイド、メタル第1層による内部配線を通
すことで結線を行なうことができる。この結果、図6の
従来の標準セル1に比べてセル外のはみ出し配線16の
列数は図7に示す6列から図4に示す0列に削減され、
またメタル第2層24の使用率は図7に示す16列から
図4に示すように6列に削減された。このような作用効
果は、倒置型標準セル1Bについても同様である。
1Cでは、倒置したMOSトランジスタ列の間の領域を
利用して、上記した電源補給線12やグランド補給線1
3ばかりでなく、セル内配線も行なっている。通常の非
倒置MOSトランジスタ列のトランジスタでは隣接した
ノード以外は内部での配線を行なうことができないが、
倒置形では電源線8やグランド線11の配線方向と垂直
な方向に隙間領域が形成されるので、その領域でポリシ
リコン、ポリサイド、メタル第1層による内部配線を通
すことで結線を行なうことができる。この結果、図6の
従来の標準セル1に比べてセル外のはみ出し配線16の
列数は図7に示す6列から図4に示す0列に削減され、
またメタル第2層24の使用率は図7に示す16列から
図4に示すように6列に削減された。このような作用効
果は、倒置型標準セル1Bについても同様である。
【0036】[第3実施例]この第3実施例は、電源
線、グランド線の配線構造に特徴を持つ実施例である。
図5はその一例を示す図である。ここでは、電源線2
7、グランド線28をメタル第3層によりトランジスタ
の上に重ねて(当然ながら層間絶縁膜を介して)構成し
ている。図1に示した構造のメタル第1層の電源線8や
グランド線11が占有していた領域は、非倒置の場合は
トランジスタ列に沿った方向となるので、トランジスタ
上に電源線8やグランド線11を重ねて配置することが
可能であるが、倒置の場合はトランジスタ列に垂直な方
向となるので信号線と重なるため、トランジスタの上に
その電源線8やグランド線11を重ねて配置することは
不可能である。
線、グランド線の配線構造に特徴を持つ実施例である。
図5はその一例を示す図である。ここでは、電源線2
7、グランド線28をメタル第3層によりトランジスタ
の上に重ねて(当然ながら層間絶縁膜を介して)構成し
ている。図1に示した構造のメタル第1層の電源線8や
グランド線11が占有していた領域は、非倒置の場合は
トランジスタ列に沿った方向となるので、トランジスタ
上に電源線8やグランド線11を重ねて配置することが
可能であるが、倒置の場合はトランジスタ列に垂直な方
向となるので信号線と重なるため、トランジスタの上に
その電源線8やグランド線11を重ねて配置することは
不可能である。
【0037】そこで本実施例では、倒置型標準セル1B
や混合型標準セル1Cにおいてもセル面積を小さくでき
るよう、電源線とグランド線の配線として、メタル第1
層に代えてメタル第3層を用いることで、トランジスタ
上に電源線27、グランド線28を配置できるようにし
た。
や混合型標準セル1Cにおいてもセル面積を小さくでき
るよう、電源線とグランド線の配線として、メタル第1
層に代えてメタル第3層を用いることで、トランジスタ
上に電源線27、グランド線28を配置できるようにし
た。
【0038】このとき、チャネル配線2へ接続するチャ
ネル引込線3は、ポリシリコン、ポリサイド、メタル第
2層等で行なわれるので、メタル第3層の電源線27、
グランド線28は配線の障害にならず、その電源線2
7、グランド線28を太幅配線で行なうことができ、電
源線、グランド線の安定化を図ることができる。電源線
27、グランド線28からトランジスタの電源ノード、
グランドノードまでの接続は、メタル第2層による電源
補給線12、グランド補給線13により行なわれるが、
これらのメタル第2層による配線もトランジスタ上で行
なうことで更にセル面積を削減することも可能である。
ネル引込線3は、ポリシリコン、ポリサイド、メタル第
2層等で行なわれるので、メタル第3層の電源線27、
グランド線28は配線の障害にならず、その電源線2
7、グランド線28を太幅配線で行なうことができ、電
源線、グランド線の安定化を図ることができる。電源線
27、グランド線28からトランジスタの電源ノード、
グランドノードまでの接続は、メタル第2層による電源
補給線12、グランド補給線13により行なわれるが、
これらのメタル第2層による配線もトランジスタ上で行
なうことで更にセル面積を削減することも可能である。
【0039】
【発明の効果】上記の如く、本発明によれば、LSIの
標準セル方式のレイアウトにおいて、セル面積削減、低
電力化、電源やグランドの安定化に大きな効果がある。
しかも動作速度に悪影響を与えない。そして、所定の条
件を満たす場合にゲート幅の小さいMOSトランジスタ
列をまとめて倒置するので、標準セルの面積を確実に削
減できる。
標準セル方式のレイアウトにおいて、セル面積削減、低
電力化、電源やグランドの安定化に大きな効果がある。
しかも動作速度に悪影響を与えない。そして、所定の条
件を満たす場合にゲート幅の小さいMOSトランジスタ
列をまとめて倒置するので、標準セルの面積を確実に削
減できる。
【図1】 本発明の第1の実施例の非倒置型標準セル、
倒置型標準セル、混合型標準セルからなるセル列の一部
のレイアウトの平面図である。
倒置型標準セル、混合型標準セルからなるセル列の一部
のレイアウトの平面図である。
【図2】 第1実施例の非倒置型標準セル、倒置型標準
セル、混合型標準セルからなるセル列からなる論理回路
とマクロセルとからなるLSIチップのレイアウトの平
面図である。
セル、混合型標準セルからなるセル列からなる論理回路
とマクロセルとからなるLSIチップのレイアウトの平
面図である。
【図3】 第2の実施例を示す混合型標準セルのレイア
ウトの平面図である。
ウトの平面図である。
【図4】 図3の標準セルのメタル第2層とウエル部分
を表す平面図である。
を表す平面図である。
【図5】 第3の実施例を示す図であって、メタル第3
層による電源線とグランド線を配線した非倒置型標準セ
ル、倒置型標準セル、混合型標準セルからなるセル列の
レイアウトの平面図である。
層による電源線とグランド線を配線した非倒置型標準セ
ル、倒置型標準セル、混合型標準セルからなるセル列の
レイアウトの平面図である。
【図6】 従来の標準セルのレイアウトの平面図であ
る。
る。
【図7】 図6の標準セルのメタル第2層とウエル部分
を表す平面図である。
を表す平面図である。
【図8】 従来の標準セルのレイアウトの平面図であ
る。
る。
1:従来の標準セル 1A:非倒置型標準セル 1B:倒置型標準セル 1C:混合型標準セル 2:チャネル配線(メタル第1層) 3:チャネル引込配線(ポリシリコン、ポリサイド、又
はメタル第2層) 4:ゲート電極(ポリシリコン又はポリサイド) 5:拡散島 6:PMOSトランジスタ列 7:ウエル 8:電源線(メタル第1層) 9:基板コンタクト 10:NMOSトランジスタ列 11:グランド線(メタル第1層) 12:電源補給線(メタル第1層) 13:グランド補給線(メタル第1層) 14:外部端子(ポリシリコン、ポリサイド、又はメタ
ル第2層) 15:垂直配線(ポリシリコン、ポリサイド、又はメタ
ル第2層) 16:はみ出し配線(メタル第1層) 17:拡散コンタクト 18:スルホール 19:無駄領域 20:垂直方向通過配線 21:セル列 22:マクロセル 23:I/Oパッド 24:メタル第2層 25:インバータ 26:他の回路部 27:電源線(メタル第3層) 28:グランド線(メタル第3層)
はメタル第2層) 4:ゲート電極(ポリシリコン又はポリサイド) 5:拡散島 6:PMOSトランジスタ列 7:ウエル 8:電源線(メタル第1層) 9:基板コンタクト 10:NMOSトランジスタ列 11:グランド線(メタル第1層) 12:電源補給線(メタル第1層) 13:グランド補給線(メタル第1層) 14:外部端子(ポリシリコン、ポリサイド、又はメタ
ル第2層) 15:垂直配線(ポリシリコン、ポリサイド、又はメタ
ル第2層) 16:はみ出し配線(メタル第1層) 17:拡散コンタクト 18:スルホール 19:無駄領域 20:垂直方向通過配線 21:セル列 22:マクロセル 23:I/Oパッド 24:メタル第2層 25:インバータ 26:他の回路部 27:電源線(メタル第3層) 28:グランド線(メタル第3層)
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−314847(JP,A) 特開 昭60−20532(JP,A) 特開 平6−69471(JP,A) 特開 昭60−17931(JP,A) 特開 平4−212438(JP,A) 特開 平6−216251(JP,A) 特開 平4−132255(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/82 H01L 27/04
Claims (1)
- 【請求項1】 標準的なゲート幅の標準ゲート幅トラン
ジスタ列およびそれより小さなゲート幅の小ゲート幅ト
ランジスタ列を有する標準セルをレイアウトする際に、 上記小ゲート幅トランジスタ列のゲート電極の長手方向
に対して垂直な方向の横幅の総計が上記小ゲート幅トラ
ンジスタ列の上記ゲート電極の長手方向に平行な方向の
最大高さと第1又は第2電源線までの距離との合計より
も大きな場合に、上記小ゲート幅トランジスタ列を複数
の標準セルからなるセル列の並びの方向と平行な方向が
長手方向となるようにゲート電極を形成した倒置MOS
トランジスタ列とし、 上記と逆の場合に、上記セル列の並びの方向と垂直な方
向が長手方向となるようにゲート電極を形成した非倒置
MOSトランジスタ列とすることを特徴とするLSIチ
ップのレイアウト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28618194A JP3236745B2 (ja) | 1994-10-27 | 1994-10-27 | Lsiチップのレイアウト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28618194A JP3236745B2 (ja) | 1994-10-27 | 1994-10-27 | Lsiチップのレイアウト方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08125150A JPH08125150A (ja) | 1996-05-17 |
JP3236745B2 true JP3236745B2 (ja) | 2001-12-10 |
Family
ID=17701000
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28618194A Expired - Fee Related JP3236745B2 (ja) | 1994-10-27 | 1994-10-27 | Lsiチップのレイアウト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3236745B2 (ja) |
-
1994
- 1994-10-27 JP JP28618194A patent/JP3236745B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08125150A (ja) | 1996-05-17 |
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Legal Events
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