JPS62273751A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS62273751A JPS62273751A JP11776886A JP11776886A JPS62273751A JP S62273751 A JPS62273751 A JP S62273751A JP 11776886 A JP11776886 A JP 11776886A JP 11776886 A JP11776886 A JP 11776886A JP S62273751 A JPS62273751 A JP S62273751A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- functional blocks
- wirings
- integrated circuit
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003491 array Methods 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は集積回路、特に多数の機能ブロックを機能ブロ
ック間配線により接続した集積回路に関する。
ック間配線により接続した集積回路に関する。
従来、ゲートアレイ及びスタンダードセルＬ８工等の集
積回路の基本構成となる機能ブロックはその入出力端子
を機能ブロックの最外部部に設け、その内部では機能ブ
ロック内配線と同一配線層の全てについて機能ブロック
間の配線禁止領域としている。従って機能ブロック間の
配線で、機能ブロック内の配線と同一層の配線は必ず機
能ブロックの外、または機能ブロック間に配置すること
としている。
積回路の基本構成となる機能ブロックはその入出力端子
を機能ブロックの最外部部に設け、その内部では機能ブ
ロック内配線と同一配線層の全てについて機能ブロック
間の配線禁止領域としている。従って機能ブロック間の
配線で、機能ブロック内の配線と同一層の配線は必ず機
能ブロックの外、または機能ブロック間に配置すること
としている。
しかしながら、上述の集積回路では本来機能ブロック内
で配線に使用していない配線可能領域も使用していない
ため、集積度の高いＬＳＩでは機能ブロック間配線のた
めに機能ブロック間に大きなスペースを必要とし、それ
に従ってチップを大きくしなければならないと云う問題
点がある。また、機能ブロック内領域に機能ブロック間
配線を許す場合には、ブロック内禁止情報をきめ細く決
定しなけれけならず、さらに自動配線プログラムで使用
するメモリエリアを多く必要とすること、ならびに自動
配線プログラムの処理量が飛躍的に多くなって実用にな
らないと云う問題点がある。
で配線に使用していない配線可能領域も使用していない
ため、集積度の高いＬＳＩでは機能ブロック間配線のた
めに機能ブロック間に大きなスペースを必要とし、それ
に従ってチップを大きくしなければならないと云う問題
点がある。また、機能ブロック内領域に機能ブロック間
配線を許す場合には、ブロック内禁止情報をきめ細く決
定しなけれけならず、さらに自動配線プログラムで使用
するメモリエリアを多く必要とすること、ならびに自動
配線プログラムの処理量が飛躍的に多くなって実用にな
らないと云う問題点がある。
本発明の目的は上述の問題点を解決し、機能ブロック内
の使用許可領域を単純な指定で設定し、この許可領域内
は機能ブロック上の機能ブロック間配線と直交する方向
のみの配線を設けることにより、配線効率のよい集積回
路を提供することにある。
の使用許可領域を単純な指定で設定し、この許可領域内
は機能ブロック上の機能ブロック間配線と直交する方向
のみの配線を設けることにより、配線効率のよい集積回
路を提供することにある。
本発明は、ゲートアレイおよびスタンダードセルＬＳＩ
の基本構成となる機能ブロック上に、第２層配線による
一定方向の機能ブロック間配線を配量する集積回路にお
いて１機能ブロック内の配線未使用領域に前記一定方向
と直角方向の第１層配線による機能ブロック間配線の一
部を設け、この第１層配線と前記第２層配線とをスルー
ホールにより接続して構成される。
の基本構成となる機能ブロック上に、第２層配線による
一定方向の機能ブロック間配線を配量する集積回路にお
いて１機能ブロック内の配線未使用領域に前記一定方向
と直角方向の第１層配線による機能ブロック間配線の一
部を設け、この第１層配線と前記第２層配線とをスルー
ホールにより接続して構成される。
以上の構成において配線未使用領域は上記一定方向の２
本の平行線とこの一定方向と直角の２本の平行線で囲ま
れる矩形領域を使用許可領域とし、この矩形領域の２つ
の対角点のみを指定すること −により特定される。
本の平行線とこの一定方向と直角の２本の平行線で囲ま
れる矩形領域を使用許可領域とし、この矩形領域の２つ
の対角点のみを指定すること −により特定される。
以下１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の平面図で、機能ブロック１
の内部に機能ブロック内の配線に使用されていなくて、
第１層配線を機能ブロック間の配線に使用してもよい使
用許可領域２が特定されている場合を示している。図に
おいて複数の第２層配線による機能ブロック間の配線可
能通路１００が設定されていて、通常はこれらの通路１
００上の第２層配線１０１と１０４と、ならびに１０２
と１０３との接続は機能ブロック外に設けられたスペー
スに第１層配線を設はスルーホールを介して行なはれる
が１本実施例では使用許可領域２に設けられた第１層配
線２０１ならびに２０２を用いスルーホール２１１〜２
１４を介して接続される。従って使用許可領域２におけ
る第１層配線２０１．２０２を設けることによ＃）、機
能ブロック外のスペースを少なくすることができ集積回
路のチップも有効に使用できる。
の内部に機能ブロック内の配線に使用されていなくて、
第１層配線を機能ブロック間の配線に使用してもよい使
用許可領域２が特定されている場合を示している。図に
おいて複数の第２層配線による機能ブロック間の配線可
能通路１００が設定されていて、通常はこれらの通路１
００上の第２層配線１０１と１０４と、ならびに１０２
と１０３との接続は機能ブロック外に設けられたスペー
スに第１層配線を設はスルーホールを介して行なはれる
が１本実施例では使用許可領域２に設けられた第１層配
線２０１ならびに２０２を用いスルーホール２１１〜２
１４を介して接続される。従って使用許可領域２におけ
る第１層配線２０１．２０２を設けることによ＃）、機
能ブロック外のスペースを少なくすることができ集積回
路のチップも有効に使用できる。
なお使用許可領域２は例えばこの矩形領域の対角点であ
る判キ樅指定点２１および２２の座標を設定するだけで
よく％またこの領域２での第１層配線は機能ブロック間
の配線方向と直角方向に限定すると七により、コンビエ
ータを使用した自動配線設計においても単純な制限用の
データを設定すればよく、処理量に与える影響が少ない
。
る判キ樅指定点２１および２２の座標を設定するだけで
よく％またこの領域２での第１層配線は機能ブロック間
の配線方向と直角方向に限定すると七により、コンビエ
ータを使用した自動配線設計においても単純な制限用の
データを設定すればよく、処理量に与える影響が少ない
。
以上説明したように本発明は配線許可領域内に１層配線
および１層端子を設けることにより、禁止情報を線分ま
たは点として定義する必要がなく領域として定義でき、
自動配線プログラムで使用するメモリエリアをあまシ多
く必要とせず高速化が計れる。また、機能ブロック内部
を配線可能としているため配線性が上げられ、スタンダ
ード・セルの場合にチップ面積を縮少することができ、
さらにゲートアレイの場合は、未配線発生確率を一５＝ 低下できると云う効果がある。
および１層端子を設けることにより、禁止情報を線分ま
たは点として定義する必要がなく領域として定義でき、
自動配線プログラムで使用するメモリエリアをあまシ多
く必要とせず高速化が計れる。また、機能ブロック内部
を配線可能としているため配線性が上げられ、スタンダ
ード・セルの場合にチップ面積を縮少することができ、
さらにゲートアレイの場合は、未配線発生確率を一５＝ 低下できると云う効果がある。
第１図は本発明の一実施例の平面図である。
１・・・・・・機能ブロック、２・・・・・・使用許可
領域、１０１〜１０５・・・・・・第２層配線（機能ブ
ロック間）、２０１．２０２・・・・・・第１層配線（
機能ブロック間）。 ２１１〜２１４・・・・・・スルーホール。 ６一
領域、１０１〜１０５・・・・・・第２層配線（機能ブ
ロック間）、２０１．２０２・・・・・・第１層配線（
機能ブロック間）。 ２１１〜２１４・・・・・・スルーホール。 ６一
Claims (1)
- ゲートアレイおよびスタンダードセルＬＳＩの基本構成
となる機能ブロック上に第２層配線による一定方向の機
能ブロック間配線を配置する集積回路において、機能ブ
ロック内の配線未使用領域に前記一定方向と直角方向の
第１層配線による機能ブロック間配線の一部を設け、こ
の第１層配線と前記第２層配線とをスルーホールにより
接続されたことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11776886A JPS62273751A (ja) | 1986-05-21 | 1986-05-21 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11776886A JPS62273751A (ja) | 1986-05-21 | 1986-05-21 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62273751A true JPS62273751A (ja) | 1987-11-27 |
Family
ID=14719841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11776886A Pending JPS62273751A (ja) | 1986-05-21 | 1986-05-21 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62273751A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324636A (ja) * | 1986-07-17 | 1988-02-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路スタンダ−ドセル |
| JPH0289342A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | スタンダードセル上配線通過位置登録方法 |
| JPH0329342A (ja) * | 1989-06-26 | 1991-02-07 | Toshiba Corp | 半導体装置 |
-
1986
- 1986-05-21 JP JP11776886A patent/JPS62273751A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324636A (ja) * | 1986-07-17 | 1988-02-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路スタンダ−ドセル |
| JPH0289342A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | スタンダードセル上配線通過位置登録方法 |
| JPH0329342A (ja) * | 1989-06-26 | 1991-02-07 | Toshiba Corp | 半導体装置 |
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