JP2000277623A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8228—Complementary devices, e.g. complementary transistors
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Abstract
(57)【要約】
【課題】 同一基板上にＮＰＮおよびＰＮＰ型トランジ
スタのそれぞれにＳＩＣ領域が形成された各トランジス
タを有する半導体装置の製造工程を短縮させ製造コスト
の削減可能な半導体装置の製造方法を提供する。 【解決手段】 半導体基板１上に当該第１のバイポーラ
トランジスタ１００の形成領域５０と当該第２のバイポ
ーラトランジスタ２００の形成領域５１とにコレクタ領
域４、９、ベース引き出し領域５、１０、ベース領域
６、１１及びコレクタ引き出し領域７、１２を個別に作
り込み、第１のバイポーラトランジスタ領域５０にエミ
ッタ電極を形成する工程と同一工程で第２のバイポーラ
トランジスタ領域５１に於てもエミッタ電極形成用のベ
ースコンタクト層２１を形成し、その後に、ベースコン
タクト層２１の上にエミッタ電極２６を形成する様に構
成された半導体装置の製造方法。
スタのそれぞれにＳＩＣ領域が形成された各トランジス
タを有する半導体装置の製造工程を短縮させ製造コスト
の削減可能な半導体装置の製造方法を提供する。 【解決手段】 半導体基板１上に当該第１のバイポーラ
トランジスタ１００の形成領域５０と当該第２のバイポ
ーラトランジスタ２００の形成領域５１とにコレクタ領
域４、９、ベース引き出し領域５、１０、ベース領域
６、１１及びコレクタ引き出し領域７、１２を個別に作
り込み、第１のバイポーラトランジスタ領域５０にエミ
ッタ電極を形成する工程と同一工程で第２のバイポーラ
トランジスタ領域５１に於てもエミッタ電極形成用のベ
ースコンタクト層２１を形成し、その後に、ベースコン
タクト層２１の上にエミッタ電極２６を形成する様に構
成された半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｖ−ＮＰＮタイプ
とＶ−ＰＮＰタイプのバイポーラトランジスタを同一基
板上に形成した半導体装置の製造方法に関するものであ
る。
とＶ−ＰＮＰタイプのバイポーラトランジスタを同一基
板上に形成した半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】従来から、Ｖ−ＮＰＮタイプとＶ−ＰＮ
Ｐタイプのバイポーラトランジスタを同一基板上に形成
した半導体装置はよく知られており、当該バイポーラト
ランジスタのエミッタ領域形成方法として、例えばポリ
シリコン層から単結晶シリコン層へ不純物を固相拡散さ
せて手法がある（以後、ポリシリエミッタタイプと呼
ぶ）。
Ｐタイプのバイポーラトランジスタを同一基板上に形成
した半導体装置はよく知られており、当該バイポーラト
ランジスタのエミッタ領域形成方法として、例えばポリ
シリコン層から単結晶シリコン層へ不純物を固相拡散さ
せて手法がある（以後、ポリシリエミッタタイプと呼
ぶ）。
【０００３】この手法を用いて、Ｖ−ＮＰＮとＶ−ＰＮ
Ｐトランジスタを同一基板上に形成するには、Ｎ型およ
びＰ型の不純物を所定領域のポリシリコン層へ不純物を
導入する２回のマスク工程が必要になる。また、エミッ
タ領域直下のコレクタ不純物濃度を上げてトランジスタ
特性を向上するＳＩＣ（Selectively Implanted Coll
ector）と呼ばれる手法を用いるには、Ｖ−ＮＰＮ領域
とＶ−ＰＮＰ領域へ不純物を導入するためにさらに２回
のマスク工程が必要となり、高性能なＶ−ＮＰＮとＶ−
ＰＮＰトランジスタを同一基板上に形成するにはマスク
工程が多くなるという問題があった。
Ｐトランジスタを同一基板上に形成するには、Ｎ型およ
びＰ型の不純物を所定領域のポリシリコン層へ不純物を
導入する２回のマスク工程が必要になる。また、エミッ
タ領域直下のコレクタ不純物濃度を上げてトランジスタ
特性を向上するＳＩＣ（Selectively Implanted Coll
ector）と呼ばれる手法を用いるには、Ｖ−ＮＰＮ領域
とＶ−ＰＮＰ領域へ不純物を導入するためにさらに２回
のマスク工程が必要となり、高性能なＶ−ＮＰＮとＶ−
ＰＮＰトランジスタを同一基板上に形成するにはマスク
工程が多くなるという問題があった。
【０００４】以下に従来に於けるＳＩＣをエミッタ領域
直下に形成したＶ−ＮＰＮとＶ−ＰＮＰトランジスタを
同一基板上に配置形成する半導体装置の製造方法の一例
を図面を参照しながら説明する。図１７から図２５の製
造工程断面図を用いて従来の製造方法を説明する。ま
ず、図１７に示すように、Ｐ型シリコン基板１上に素子
領域を画定するフィールド酸化膜２を形成した後、基板
１表面を厚さ５０〜２００Åに酸化して酸化膜３を形成
する。
直下に形成したＶ−ＮＰＮとＶ−ＰＮＰトランジスタを
同一基板上に配置形成する半導体装置の製造方法の一例
を図面を参照しながら説明する。図１７から図２５の製
造工程断面図を用いて従来の製造方法を説明する。ま
ず、図１７に示すように、Ｐ型シリコン基板１上に素子
領域を画定するフィールド酸化膜２を形成した後、基板
１表面を厚さ５０〜２００Åに酸化して酸化膜３を形成
する。
【０００５】その後、Ｖ−ＮＰＮバイポーラのＮ型コレ
クタ領域４、高濃度Ｐ型ベース引き出し領域５、Ｐ型ベ
ース領域６、高濃度Ｎ型コレクタ引き出し領域７、Ｖ−
ＰＮＰバイポーラのＮ型素子分離領域８、Ｐ型コレクタ
領域９、高濃度Ｎ型ベース引き出し領域１０、Ｎ型ベー
ス領域１１、高濃度Ｐ型コレクタ引き出し領域１２を形
成する。
クタ領域４、高濃度Ｐ型ベース引き出し領域５、Ｐ型ベ
ース領域６、高濃度Ｎ型コレクタ引き出し領域７、Ｖ−
ＰＮＰバイポーラのＮ型素子分離領域８、Ｐ型コレクタ
領域９、高濃度Ｎ型ベース引き出し領域１０、Ｎ型ベー
ス領域１１、高濃度Ｐ型コレクタ引き出し領域１２を形
成する。
【０００６】次に、図１８に示すように全面に成長した
厚さ５００〜１０００Åの酸化膜１３の上に形成したレ
ジスト３８をマスクとしてエッチングを行い、酸化膜３
および１３を除去してＶ−ＮＰＮのエミッタコンタクト
１５およびＶ−ＰＮＰのエミッタコンタクト３９を形成
する。次に、図１９に示すように、レジスト４０をマス
クにしてリンをエネルギー２００〜４００ＫｅＶ、ドー
ズ量１〜５×１０１２ｃｍ-2でイオン注入してＮ型ＳＩ
Ｃ領域１６を形成する。
厚さ５００〜１０００Åの酸化膜１３の上に形成したレ
ジスト３８をマスクとしてエッチングを行い、酸化膜３
および１３を除去してＶ−ＮＰＮのエミッタコンタクト
１５およびＶ−ＰＮＰのエミッタコンタクト３９を形成
する。次に、図１９に示すように、レジスト４０をマス
クにしてリンをエネルギー２００〜４００ＫｅＶ、ドー
ズ量１〜５×１０１２ｃｍ-2でイオン注入してＮ型ＳＩ
Ｃ領域１６を形成する。
【０００７】次に、図２０に示すように、レジスト４１
をマスクにしてボロンをエネルギー６０〜１５０Ｋｅ
Ｖ、ドーズ量１〜５×１０１２ｃｍ-2でイオン注入して
Ｐ型ＳＩＣ領域３７を形成する。次に、第２１図に示す
ように、エミッタコンタクト１５および３９を含む基板
全面に２０００〜３０００Åのポリシリコン層１７を成
長する。
をマスクにしてボロンをエネルギー６０〜１５０Ｋｅ
Ｖ、ドーズ量１〜５×１０１２ｃｍ-2でイオン注入して
Ｐ型ＳＩＣ領域３７を形成する。次に、第２１図に示す
ように、エミッタコンタクト１５および３９を含む基板
全面に２０００〜３０００Åのポリシリコン層１７を成
長する。
【０００８】次に、図２２に示すようにレジスト４２を
マスクにして、ドーズ量１〜２×１０１６ｃｍ-2でボロ
ンをイオン注入する。次に、図２３に示すようにレジス
ト４１をマスクにして、ドーズ量１〜２×１０１６ｃｍ
-2でヒ素をイオン注入する。次に、図２４に示すように
レジスト４３をマスクにしてポリシリコン層１７をエッ
チングしてＶ−ＮＰＮのエミッタ電極２０およびＶ−Ｐ
ＮＰのエミッタ電極４４を形成する。
マスクにして、ドーズ量１〜２×１０１６ｃｍ-2でボロ
ンをイオン注入する。次に、図２３に示すようにレジス
ト４１をマスクにして、ドーズ量１〜２×１０１６ｃｍ
-2でヒ素をイオン注入する。次に、図２４に示すように
レジスト４３をマスクにしてポリシリコン層１７をエッ
チングしてＶ−ＮＰＮのエミッタ電極２０およびＶ−Ｐ
ＮＰのエミッタ電極４４を形成する。
【０００９】その後、窒素雰囲気中で９００〜１０００
℃の熱処理を行うことでポリシリコン層１７および２５
から不純物が拡散してＮ型エミッタ領域２７およびＰ型
エミッタ領域２８が形成される。次に、上述の工程で形
成した素子上に形成した層間絶縁膜２９にコンタクト３
０を開口した後、タングステン等でプラグ３１を形成
し、各金属配線３２を形成することで図２５に示す半導
体装置が得られる。
℃の熱処理を行うことでポリシリコン層１７および２５
から不純物が拡散してＮ型エミッタ領域２７およびＰ型
エミッタ領域２８が形成される。次に、上述の工程で形
成した素子上に形成した層間絶縁膜２９にコンタクト３
０を開口した後、タングステン等でプラグ３１を形成
し、各金属配線３２を形成することで図２５に示す半導
体装置が得られる。
【００１０】上記製造方法では、トランジスタ性能を向
上させるためにＶ−ＮＰＮおよびＶ−ＰＮＰそれぞれに
ＳＩＣ領域が形成されている。これらの領域にイオン注
入される不純物の導電型は異なっており、ＳＩＣ形成の
ために２回のマスク工程が必要になる（図１９および図
２０）。また、エミッタ電極２０を形成するためにもや
はり異なるマスク工程でイオン注入を行わなければなら
ない（図２２および図２３の工程）。
上させるためにＶ−ＮＰＮおよびＶ−ＰＮＰそれぞれに
ＳＩＣ領域が形成されている。これらの領域にイオン注
入される不純物の導電型は異なっており、ＳＩＣ形成の
ために２回のマスク工程が必要になる（図１９および図
２０）。また、エミッタ電極２０を形成するためにもや
はり異なるマスク工程でイオン注入を行わなければなら
ない（図２２および図２３の工程）。
【００１１】このように従来の製造方法では同一基板上
にＶ−ＮＰＮとＶ−ＰＮＰを形成するにはマスク工程数
が多いという問題があった。特開昭６２−８６７５３号
公報及び特開平４−１８７５２号公報には、ＮＰＮ型ト
ランジスタとＰＮＰ型トランジスタとを同一の半導体基
板上に形成した半導体装置に関して記載されているが、
ＳＩＣを有する半導体装置に関しては何等の記載がな
く、又当該ＳＩＣを有する半導体装置を製造する場合の
工程数の削減に関する記載もない。
にＶ−ＮＰＮとＶ−ＰＮＰを形成するにはマスク工程数
が多いという問題があった。特開昭６２−８６７５３号
公報及び特開平４−１８７５２号公報には、ＮＰＮ型ト
ランジスタとＰＮＰ型トランジスタとを同一の半導体基
板上に形成した半導体装置に関して記載されているが、
ＳＩＣを有する半導体装置に関しては何等の記載がな
く、又当該ＳＩＣを有する半導体装置を製造する場合の
工程数の削減に関する記載もない。
【００１２】
【発明が解決しようとする課題】その為、本発明の目的
は、上記した従来技術の欠点を改良し、同一基板上にＮ
ＰＮ型トランジスタおよびＰＮＰ型トランジスタのそれ
ぞれにＳＩＣ領域が形成された各トランジスタが配置さ
れている半導体装置を、その性能を低下させることな
く、製造工程を短縮されることによって製造コストを大
幅に削減する事のできる半導体装置の製造方法を提供す
るものである。
は、上記した従来技術の欠点を改良し、同一基板上にＮ
ＰＮ型トランジスタおよびＰＮＰ型トランジスタのそれ
ぞれにＳＩＣ領域が形成された各トランジスタが配置さ
れている半導体装置を、その性能を低下させることな
く、製造工程を短縮されることによって製造コストを大
幅に削減する事のできる半導体装置の製造方法を提供す
るものである。
【００１３】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係る半導
体装置の製造方法の第１の態様としては、同一基板上
に、第１の導電型を有する第１のバイポーラトランジス
タと第２の導電型を有する第２のバイポーラトランジス
タとが近接して配置されている半導体装置を製造するに
際し、半導体基板上に当該第１のバイポーラトランジス
タの形成領域と当該第２のバイポーラトランジスタの形
成領域とを形成し、それぞれのトランジスタの形成領域
内に、少なくともコレクタ領域、ベース引き出し領域、
ベース領域及びコレクタ引き出し領域を個別に作り込む
工程、当該半導体基板上を第１のレジスト膜で被覆する
と共に、当該第１のレジスト膜の内、当該第１のバイポ
ーラトランジスタ領域に於けるベース領域に対応する部
分にエミッタコンタクト用の開口部を設ける工程、当該
開口部から第１の不純物を注入して当該ベース領域下部
に第１の導電型を有するＳＩＣ領域を形成する工程、当
該半導体基板上の全面にポリシリコン層を形成した後、
当該ポリシリコン層に第１の不純物を注入する工程、当
該半導体基板上の全面に、第２のレジスト膜を形成した
のち、当該ポリシリコン層をパターニングして、当該第
１のバイポーラトランジスタの形成領域に於いて、当該
ベース領域と接続されたエミッタ電極部を形成すると共
に、当該第２のバイポーラトランジスタ形成領域に於い
ては、当該第２のバイポーラトランジスタ領域に於ける
ベース領域及びその近傍を被覆すると同時に、当該第２
のバイポーラトランジスタ形成領域に於ける当該ベース
領域の少なくとも一部が露出する様な閉鎖型開口部を有
するマスク層を形成する工程、当該第２のレジスト膜を
マスクとして、当該半導体基板の全面に、第２の不純物
を注入し、当該第２のバイポーラトランジスタ領域に於
ける当該ベース領域下部に第２の導電型を有するＳＩＣ
領域を形成する工程、当該半導体基板上の全面を絶縁層
で被覆した後、当該絶縁層をエッチングにより除去する
事によって、当該第１のバイポーラトランジスタ領域に
於けるエミッタ電極部と当該第２のバイポーラトランジ
スタ領域に於ける当該マスク層に側壁部を形成する工
程、当該半導体基板上の全面にポリシリコン層を形成し
た後、当該ポリシリコン層に第２の不純物を注入する工
程、当該半導体基板上の全面に、第３のレジスト膜を形
成したのち、当該ポリシリコン層をパターニングして、
当該第２のバイポーラトランジスタの形成領域に於て、
当該ベース領域と接続されたエミッタ電極部を形成する
工程、及び当該半導体基板を熱処理して第１の導電型を
有するエミッタ領域と第２の導電型を有するエミッタ領
域とを形成する工程、とから構成されている半導体装置
の製造方法である。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係る半導
体装置の製造方法の第１の態様としては、同一基板上
に、第１の導電型を有する第１のバイポーラトランジス
タと第２の導電型を有する第２のバイポーラトランジス
タとが近接して配置されている半導体装置を製造するに
際し、半導体基板上に当該第１のバイポーラトランジス
タの形成領域と当該第２のバイポーラトランジスタの形
成領域とを形成し、それぞれのトランジスタの形成領域
内に、少なくともコレクタ領域、ベース引き出し領域、
ベース領域及びコレクタ引き出し領域を個別に作り込む
工程、当該半導体基板上を第１のレジスト膜で被覆する
と共に、当該第１のレジスト膜の内、当該第１のバイポ
ーラトランジスタ領域に於けるベース領域に対応する部
分にエミッタコンタクト用の開口部を設ける工程、当該
開口部から第１の不純物を注入して当該ベース領域下部
に第１の導電型を有するＳＩＣ領域を形成する工程、当
該半導体基板上の全面にポリシリコン層を形成した後、
当該ポリシリコン層に第１の不純物を注入する工程、当
該半導体基板上の全面に、第２のレジスト膜を形成した
のち、当該ポリシリコン層をパターニングして、当該第
１のバイポーラトランジスタの形成領域に於いて、当該
ベース領域と接続されたエミッタ電極部を形成すると共
に、当該第２のバイポーラトランジスタ形成領域に於い
ては、当該第２のバイポーラトランジスタ領域に於ける
ベース領域及びその近傍を被覆すると同時に、当該第２
のバイポーラトランジスタ形成領域に於ける当該ベース
領域の少なくとも一部が露出する様な閉鎖型開口部を有
するマスク層を形成する工程、当該第２のレジスト膜を
マスクとして、当該半導体基板の全面に、第２の不純物
を注入し、当該第２のバイポーラトランジスタ領域に於
ける当該ベース領域下部に第２の導電型を有するＳＩＣ
領域を形成する工程、当該半導体基板上の全面を絶縁層
で被覆した後、当該絶縁層をエッチングにより除去する
事によって、当該第１のバイポーラトランジスタ領域に
於けるエミッタ電極部と当該第２のバイポーラトランジ
スタ領域に於ける当該マスク層に側壁部を形成する工
程、当該半導体基板上の全面にポリシリコン層を形成し
た後、当該ポリシリコン層に第２の不純物を注入する工
程、当該半導体基板上の全面に、第３のレジスト膜を形
成したのち、当該ポリシリコン層をパターニングして、
当該第２のバイポーラトランジスタの形成領域に於て、
当該ベース領域と接続されたエミッタ電極部を形成する
工程、及び当該半導体基板を熱処理して第１の導電型を
有するエミッタ領域と第２の導電型を有するエミッタ領
域とを形成する工程、とから構成されている半導体装置
の製造方法である。
【００１４】
【発明の実施の形態】即ち、従来に於いては、Ｖ−ＮＰ
ＮタイプとＶ−ＰＮＰタイプのバイポーラトランジスタ
（以後、単にＶ−ＮＰＮ、Ｖ−ＰＮＰと呼ぶ）を同一基
板上に形成するには、Ｎ型およびＰ型の不純物のイオン
を打ちわけるための追加マスク工程が必要となり、工程
数が多いことが問題であったので、本発明に於いては、
Ｖ−ＮＰＮのエミッタ電極と同じ工程でＶ−ＰＮＰのベ
ース領域にも閉鎖状開口部を設けて、ポリシリコン層を
形成する。このポリシリコン層とその上のレジストをマ
スクにしてＶ−ＰＮＰのＰ型ＳＩＣ領域を形成する。ポ
リシリコン層に絶縁膜のサイドウォール形成後、再度全
面に成長したポリシリコン層にボロンまたはＢＦ 2 をイ
オン注入し、これをパターニングしてＶ−ＰＮＰのエミ
ッタ電極を形成することでマスク工程数を削減する。
ＮタイプとＶ−ＰＮＰタイプのバイポーラトランジスタ
（以後、単にＶ−ＮＰＮ、Ｖ−ＰＮＰと呼ぶ）を同一基
板上に形成するには、Ｎ型およびＰ型の不純物のイオン
を打ちわけるための追加マスク工程が必要となり、工程
数が多いことが問題であったので、本発明に於いては、
Ｖ−ＮＰＮのエミッタ電極と同じ工程でＶ−ＰＮＰのベ
ース領域にも閉鎖状開口部を設けて、ポリシリコン層を
形成する。このポリシリコン層とその上のレジストをマ
スクにしてＶ−ＰＮＰのＰ型ＳＩＣ領域を形成する。ポ
リシリコン層に絶縁膜のサイドウォール形成後、再度全
面に成長したポリシリコン層にボロンまたはＢＦ 2 をイ
オン注入し、これをパターニングしてＶ−ＰＮＰのエミ
ッタ電極を形成することでマスク工程数を削減する。
【００１５】
【実施例】以下に、本発明に係る当該半導体装置の製造
方法の一具体例の構成を図面を参照しながら詳細に説明
する。即ち、図１乃至図８は、本発明に係る半導体装置
の製造方法の一具体例の構成を示す断面図であり、図
中、同一基板１上に、第１の導電型を有する第１のバイ
ポーラトランジスタ１００と第２の導電型を有する第２
のバイポーラトランジスタ２００とが近接して配置され
ている半導体装置３００を製造するに際し、半導体基板
１上に当該第１のバイポーラトランジスタ１００の形成
領域５０と当該第２のバイポーラトランジスタ２００の
形成領域５１とを形成し、それぞれのトランジスタの形
成領域内５０、５１に、少なくともコレクタ領域４、
９、ベース引き出し領域５、１０、ベース領域６、１１
及びコレクタ引き出し領域７、１２を個別に作り込む工
程、当該半導体基板１上を第１のレジスト膜１４で被覆
すると共に、当該第１のレジスト膜１４の内、当該第１
のバイポーラトランジスタ領域５０に於けるベース領域
６に対応する部分にエミッタコンタクト用の開口部１５
を設ける工程、当該開口部１５から第１の不純物を注入
して当該ベース領域６下部に第１の導電型を有するＳＩ
Ｃ領域１６を形成する工程、当該半導体基板１上の全面
にポリシリコン層１７を形成した後、当該ポリシリコン
層１７に第１の不純物を注入する工程、当該半導体基板
１上の全面に、第２のレジスト膜１９を形成したのち、
当該ポリシリコン層１７をパターニングして、当該第１
のバイポーラトランジスタの形成領域５０に於いて、当
該ベース領域６と接続されたエミッタ電極部２０を形成
すると共に、当該第２のバイポーラトランジスタ形成領
域５１に於いては、当該第２のバイポーラトランジスタ
領域５１に於けるベース領域１１及びその近傍を被覆す
ると同時に、当該第２のバイポーラトランジスタ形成領
域５１に於ける当該ベース領域１１の少なくとも一部が
露出する様な閉鎖型開口部５５を有するマスク層２１を
形成する工程、当該第２のレジスト膜１９をマスクとし
て、当該半導体基板１の全面に、第２の不純物を注入
し、当該第２のバイポーラトランジスタ領域５１に於け
る当該ベース領域１１下部に第２の導電型を有するＳＩ
Ｃ領域２２を形成する工程、当該半導体基板１上の全面
を絶縁層２３で被覆した後、当該絶縁層２３をエッチン
グにより除去する事によって、当該第１のバイポーラト
ランジスタ領域５０に於けるエミッタ電極部２０と当該
第２のバイポーラトランジスタ領域５１に於ける当該マ
スク層２１に側壁部２４を形成する工程、当該半導体基
板１上の全面にポリシリコン層２５を形成した後、当該
ポリシリコン層２５に第２の不純物を注入する工程、当
該半導体基板１上の全面に、第３のレジスト膜４０を形
成したのち、当該ポリシリコン層２５をパターニングし
て、当該第２のバイポーラトランジスタの形成領域５１
に於て、当該ベース領域１１と接続されたエミッタ電極
部２６を形成する工程、及び当該半導体基板１を熱処理
して第１の導電型を有するエミッタ領域２７と第２の導
電型を有するエミッタ領域２８とをそれぞれ当該第１の
バイポーラトランジスタ形成領域５０と当該第２のバイ
ポーラトランジスタ形成領域５１に形成する工程、とか
ら構成されている半導体装置の製造方法が示されてい
る。
方法の一具体例の構成を図面を参照しながら詳細に説明
する。即ち、図１乃至図８は、本発明に係る半導体装置
の製造方法の一具体例の構成を示す断面図であり、図
中、同一基板１上に、第１の導電型を有する第１のバイ
ポーラトランジスタ１００と第２の導電型を有する第２
のバイポーラトランジスタ２００とが近接して配置され
ている半導体装置３００を製造するに際し、半導体基板
１上に当該第１のバイポーラトランジスタ１００の形成
領域５０と当該第２のバイポーラトランジスタ２００の
形成領域５１とを形成し、それぞれのトランジスタの形
成領域内５０、５１に、少なくともコレクタ領域４、
９、ベース引き出し領域５、１０、ベース領域６、１１
及びコレクタ引き出し領域７、１２を個別に作り込む工
程、当該半導体基板１上を第１のレジスト膜１４で被覆
すると共に、当該第１のレジスト膜１４の内、当該第１
のバイポーラトランジスタ領域５０に於けるベース領域
６に対応する部分にエミッタコンタクト用の開口部１５
を設ける工程、当該開口部１５から第１の不純物を注入
して当該ベース領域６下部に第１の導電型を有するＳＩ
Ｃ領域１６を形成する工程、当該半導体基板１上の全面
にポリシリコン層１７を形成した後、当該ポリシリコン
層１７に第１の不純物を注入する工程、当該半導体基板
１上の全面に、第２のレジスト膜１９を形成したのち、
当該ポリシリコン層１７をパターニングして、当該第１
のバイポーラトランジスタの形成領域５０に於いて、当
該ベース領域６と接続されたエミッタ電極部２０を形成
すると共に、当該第２のバイポーラトランジスタ形成領
域５１に於いては、当該第２のバイポーラトランジスタ
領域５１に於けるベース領域１１及びその近傍を被覆す
ると同時に、当該第２のバイポーラトランジスタ形成領
域５１に於ける当該ベース領域１１の少なくとも一部が
露出する様な閉鎖型開口部５５を有するマスク層２１を
形成する工程、当該第２のレジスト膜１９をマスクとし
て、当該半導体基板１の全面に、第２の不純物を注入
し、当該第２のバイポーラトランジスタ領域５１に於け
る当該ベース領域１１下部に第２の導電型を有するＳＩ
Ｃ領域２２を形成する工程、当該半導体基板１上の全面
を絶縁層２３で被覆した後、当該絶縁層２３をエッチン
グにより除去する事によって、当該第１のバイポーラト
ランジスタ領域５０に於けるエミッタ電極部２０と当該
第２のバイポーラトランジスタ領域５１に於ける当該マ
スク層２１に側壁部２４を形成する工程、当該半導体基
板１上の全面にポリシリコン層２５を形成した後、当該
ポリシリコン層２５に第２の不純物を注入する工程、当
該半導体基板１上の全面に、第３のレジスト膜４０を形
成したのち、当該ポリシリコン層２５をパターニングし
て、当該第２のバイポーラトランジスタの形成領域５１
に於て、当該ベース領域１１と接続されたエミッタ電極
部２６を形成する工程、及び当該半導体基板１を熱処理
して第１の導電型を有するエミッタ領域２７と第２の導
電型を有するエミッタ領域２８とをそれぞれ当該第１の
バイポーラトランジスタ形成領域５０と当該第２のバイ
ポーラトランジスタ形成領域５１に形成する工程、とか
ら構成されている半導体装置の製造方法が示されてい
る。
【００１６】本発明に於ける当該半導体装置の製造方法
に於いては、当該第１の導電型を有する第１のバイポー
ラトランジスタは、Ｖ−ＮＰＮトランジスタであり、当
該第２の導電型を有する第２のバイポーラトランジスタ
は、Ｖ−ＰＮＰトランジスタである事が望ましい。更
に、本発明に於ける当該半導体装置の製造方法に於て、
当該第１の不純物は、例えばリン及び砒素から選択され
た一種の不純物が使用されるものである。
に於いては、当該第１の導電型を有する第１のバイポー
ラトランジスタは、Ｖ−ＮＰＮトランジスタであり、当
該第２の導電型を有する第２のバイポーラトランジスタ
は、Ｖ−ＰＮＰトランジスタである事が望ましい。更
に、本発明に於ける当該半導体装置の製造方法に於て、
当該第１の不純物は、例えばリン及び砒素から選択され
た一種の不純物が使用されるものである。
【００１７】又、本発明に於ける当該第２の不純物は、
例えばボロン又はフッ化ボロンから選択された一種の不
純物が使用されるものである。一方、本発明に於ける当
該半導体装置の製造方法で形成される当該第１のバイポ
ーラトランジスタ領域５０内に形成される当該第１の導
電型を有するＳＩＣ領域１６は、Ｎ型のＳＩＣ領域であ
る事が望ましく、又当該第２のバイポーラトランジスタ
領域５１内に形成される当該第２の導電型を有するＳＩ
Ｃ領域２２は、Ｐ型のＳＩＣ領域である事が望ましい。
例えばボロン又はフッ化ボロンから選択された一種の不
純物が使用されるものである。一方、本発明に於ける当
該半導体装置の製造方法で形成される当該第１のバイポ
ーラトランジスタ領域５０内に形成される当該第１の導
電型を有するＳＩＣ領域１６は、Ｎ型のＳＩＣ領域であ
る事が望ましく、又当該第２のバイポーラトランジスタ
領域５１内に形成される当該第２の導電型を有するＳＩ
Ｃ領域２２は、Ｐ型のＳＩＣ領域である事が望ましい。
【００１８】更に、本発明に於て使用される当該マスク
層２１に形成される閉鎖型の開口部５５の形状は特に特
定されるものでないが、例えば、円形、矩形、楕円形、
多角形等から選択された一つの形状を有するものである
事が望ましい。尚、本発明に係る当該半導体装置の製造
方法に於いては、最終製品として使用できる構造を形成
する為に、例えば、当該半導体装置に於ける第１のバイ
ポーラトランジスタ領域５０と第２のバイポーラトラン
ジスタ領域５１にそれぞれ形成された、ベース引き出し
電極５、１０エミッタ電極２０、２６及びコレクタ引き
出し電極７、１２のそれぞれに、適宜の層間絶縁膜２９
に設けたビアホール３０内に形成されたプラグ３１を介
して外部に設けた適宜の配線部３２と電気的に接続させ
る工程が更に付加されている事が望ましい。
層２１に形成される閉鎖型の開口部５５の形状は特に特
定されるものでないが、例えば、円形、矩形、楕円形、
多角形等から選択された一つの形状を有するものである
事が望ましい。尚、本発明に係る当該半導体装置の製造
方法に於いては、最終製品として使用できる構造を形成
する為に、例えば、当該半導体装置に於ける第１のバイ
ポーラトランジスタ領域５０と第２のバイポーラトラン
ジスタ領域５１にそれぞれ形成された、ベース引き出し
電極５、１０エミッタ電極２０、２６及びコレクタ引き
出し電極７、１２のそれぞれに、適宜の層間絶縁膜２９
に設けたビアホール３０内に形成されたプラグ３１を介
して外部に設けた適宜の配線部３２と電気的に接続させ
る工程が更に付加されている事が望ましい。
【００１９】以下に、本発明に係る当該半導体装置の製
造方法のより詳細な具体例を図１乃至図８を参照しなが
ら説明する。即ち、図１に示す様に、先ず、従来の製法
と同様にしてＰ型シリコン基板１上に素子領域を画定す
るフィールド酸化膜２を形成した後、基板１表面を厚さ
５０〜２００Åで酸化して酸化膜３を形成する。
造方法のより詳細な具体例を図１乃至図８を参照しなが
ら説明する。即ち、図１に示す様に、先ず、従来の製法
と同様にしてＰ型シリコン基板１上に素子領域を画定す
るフィールド酸化膜２を形成した後、基板１表面を厚さ
５０〜２００Åで酸化して酸化膜３を形成する。
【００２０】その後、Ｖ−ＮＰＮバイポーラのＮ型コレ
クタ領域４、高濃度Ｐ型ベース引き出し領域５、Ｐ型ベ
ース領域６、高濃度Ｎ型コレクタ引き出し領域７、Ｖ−
ＰＮＰバイポーラのＮ型素子分離領域８、Ｐ型コレクタ
領域９、高濃度Ｎ型ベース引き出し領域１０、Ｎ型ベー
ス領域１１、高濃度Ｐ型コレクタ引き出し領域１２を形
成する。
クタ領域４、高濃度Ｐ型ベース引き出し領域５、Ｐ型ベ
ース領域６、高濃度Ｎ型コレクタ引き出し領域７、Ｖ−
ＰＮＰバイポーラのＮ型素子分離領域８、Ｐ型コレクタ
領域９、高濃度Ｎ型ベース引き出し領域１０、Ｎ型ベー
ス領域１１、高濃度Ｐ型コレクタ引き出し領域１２を形
成する。
【００２１】その後、全面に成長した厚さ５００〜１０
００Åの酸化膜１３の上に形成したレジスト１４をマス
クとしてエッチングを行い、酸化膜３および１３を除去
してＶ−ＮＰＮのエミッタコンタクト１５を形成する。
また、レジスト１４をマスクにしてリンをエネルギー２
００〜４００ＫｅＶ、ドーズ量１〜５×１０１２ｃｍ-2
でイオン注入してＮ型ＳＩＣ領域１６を形成する。
００Åの酸化膜１３の上に形成したレジスト１４をマス
クとしてエッチングを行い、酸化膜３および１３を除去
してＶ−ＮＰＮのエミッタコンタクト１５を形成する。
また、レジスト１４をマスクにしてリンをエネルギー２
００〜４００ＫｅＶ、ドーズ量１〜５×１０１２ｃｍ-2
でイオン注入してＮ型ＳＩＣ領域１６を形成する。
【００２２】次に、図２に示すように、全面に成長した
２０００〜３０００Åのポリシリコン層１７にドーズ量
１〜２×１０１６ｃｍ-2でヒ素をイオン注入した後、厚
さ１０００〜２０００Åの酸化膜１８を成長する。次
に、図３に示すようにレジスト１９をマスクにして、酸
化膜１８およびポリシリコン層１７をエッチングしてＶ
−ＮＰＮのエミッタ電極２０を形成する。
２０００〜３０００Åのポリシリコン層１７にドーズ量
１〜２×１０１６ｃｍ-2でヒ素をイオン注入した後、厚
さ１０００〜２０００Åの酸化膜１８を成長する。次
に、図３に示すようにレジスト１９をマスクにして、酸
化膜１８およびポリシリコン層１７をエッチングしてＶ
−ＮＰＮのエミッタ電極２０を形成する。
【００２３】また、同時にＶ−ＰＮＰのＮ型ベース領域
１１上にも平面レイアウトがリング状のマスク層２１を
形成する。その後、レジスト１９をマスクにしてボロン
をエネルギー６０〜１５０ＫｅＶ、ドーズ量１〜５×１
０１２ｃｍ-2でイオン注入してＰ型ＳＩＣ領域２２を形
成する。
１１上にも平面レイアウトがリング状のマスク層２１を
形成する。その後、レジスト１９をマスクにしてボロン
をエネルギー６０〜１５０ＫｅＶ、ドーズ量１〜５×１
０１２ｃｍ-2でイオン注入してＰ型ＳＩＣ領域２２を形
成する。
【００２４】なお、この工程の際にＶ−ＮＰＮのＰ型ベ
ース引き出し領域５とＶ−ＰＮＰのＮ型ベース領域１０
の領域にもボロンがイオン注入される。しかし、いずれ
もバイポーラトランジスタの真正ベースの厚さを変える
ことがないため、トランジスタ特性へ影響を及ぼすこと
はない。次に、図４に示すように全面に厚さ５００〜１
０００Åの酸化膜２３を成長する。
ース引き出し領域５とＶ−ＰＮＰのＮ型ベース領域１０
の領域にもボロンがイオン注入される。しかし、いずれ
もバイポーラトランジスタの真正ベースの厚さを変える
ことがないため、トランジスタ特性へ影響を及ぼすこと
はない。次に、図４に示すように全面に厚さ５００〜１
０００Åの酸化膜２３を成長する。
【００２５】次に、図５に示すように異方性のドライエ
ッチングを行って、Ｖ−ＮＰＮのエミッタ電極２０、Ｖ
−ＰＮＰのマスク層２１の側壁にサイドウォール２４を
形成する。次に、図６に示すように全面に成長した２０
００〜３０００Åのポリシリコン層２５にドーズ量１〜
２×１０１６ｃｍ-2でボロンをイオン注入する。
ッチングを行って、Ｖ−ＮＰＮのエミッタ電極２０、Ｖ
−ＰＮＰのマスク層２１の側壁にサイドウォール２４を
形成する。次に、図６に示すように全面に成長した２０
００〜３０００Åのポリシリコン層２５にドーズ量１〜
２×１０１６ｃｍ-2でボロンをイオン注入する。
【００２６】次に、図７に示すようにレジスト（図示し
ていない）をマスクにして、ポリシリコン層２５をエッ
チングしてＶ−ＰＮＰのエミッタ電極２６を形成する。
その後、窒素雰囲気中で９００〜１０００℃の熱処理を
行うことでポリシリコン層１７および２５から不純物が
拡散してＮ型エミッタ領域２７およびＰ型エミッタ領域
２８が形成される。
ていない）をマスクにして、ポリシリコン層２５をエッ
チングしてＶ−ＰＮＰのエミッタ電極２６を形成する。
その後、窒素雰囲気中で９００〜１０００℃の熱処理を
行うことでポリシリコン層１７および２５から不純物が
拡散してＮ型エミッタ領域２７およびＰ型エミッタ領域
２８が形成される。
【００２７】次に、上述の工程で形成した素子上に形成
した層間絶縁膜２９にコンタクト３０を開口した後、タ
ングステン等でプラグ３１を形成し、各金属配線３２を
形成することで図８に示す半導体装置が得られる。図１
に示したように、本発明に於ける半導体装置の製造方法
に於いては、Ｖ−ＮＰＮのＳＩＣ領域１６は、エミッタ
コンタクト１５の形成と同じマスク工程で形成されてい
る。また、図３に示す様に、Ｖ−ＮＰＮのエミッタ電極
２０形成と同じマスク工程でＶ−ＰＮＰのＳＩＣ領域２
２が形成されている。
した層間絶縁膜２９にコンタクト３０を開口した後、タ
ングステン等でプラグ３１を形成し、各金属配線３２を
形成することで図８に示す半導体装置が得られる。図１
に示したように、本発明に於ける半導体装置の製造方法
に於いては、Ｖ−ＮＰＮのＳＩＣ領域１６は、エミッタ
コンタクト１５の形成と同じマスク工程で形成されてい
る。また、図３に示す様に、Ｖ−ＮＰＮのエミッタ電極
２０形成と同じマスク工程でＶ−ＰＮＰのＳＩＣ領域２
２が形成されている。
【００２８】さらに、本発明に於いては、ポリシリコン
層１７および２５への不純物イオン注入にはマスク工程
が不要になっている。以上のようにマスク工程数を共用
化することで、第１７図から第２５図に示した従来の製
造方法に比べて３回のマスク工程数を削減することがで
きる。即ち、従来の半導体装置の製造方法に於いては、
図２６に示す様に、マスク工程を必要とする工程が６段
階も必要とするのに対し、本発明に於いては、図２７に
示す様に、マスク工程を必要とする工程は３段階で済む
ことになるので、工程の簡略化、短縮化、コストの低減
化を図る事が可能となる。
層１７および２５への不純物イオン注入にはマスク工程
が不要になっている。以上のようにマスク工程数を共用
化することで、第１７図から第２５図に示した従来の製
造方法に比べて３回のマスク工程数を削減することがで
きる。即ち、従来の半導体装置の製造方法に於いては、
図２６に示す様に、マスク工程を必要とする工程が６段
階も必要とするのに対し、本発明に於いては、図２７に
示す様に、マスク工程を必要とする工程は３段階で済む
ことになるので、工程の簡略化、短縮化、コストの低減
化を図る事が可能となる。
【００２９】次に、本発明に係る当該半導体装置の製造
方法の他の具体例について図９から図１５を参照しなが
ら詳細に説明する。即ち、本発明に係る他の具体例の基
本的な構成は、同一基板１上に、第１の導電型を有する
第１のバイポーラトランジスタ１００と第２の導電型を
有する第２のバイポーラトランジスタ２００とが近接し
て配置されている半導体装置１００を製造するに際し、
半導体基板１上に当該第１のバイポーラトランジスタの
形成領域５０と当該第２のバイポーラトランジスタの形
成領域５１とを形成し、当該第１のバイポーラトランジ
スタ形成領域５０内に、少なくともコレクタ領域４、ベ
ース引き出し領域５、ベース領域６及びコレクタ引き出
し領域７を形成すると共に、当該第２のバイポーラトラ
ンジスタの形成領域５１内に、少なくともコレクタ領域
９、ベース領域１１及びコレクタ引き出し領域１２を個
別に作り込む工程、当該半導体基板１上を第１のレジス
ト膜３３で被覆すると共に、当該第１のレジスト膜３３
の内、当該第１のバイポーラトランジスタ領域５０に於
けるベース領域６に対応する部分及び当該第２のバイポ
ーラトランジスタ領域５１に於けるベース領域１１に対
応する部分とにそれぞれエミッターコンタクト用第１の
開口部１５及びベースコンタクト用の第２の開口部３４
とを設ける工程、当該開口部１５、３４から第１の不純
物を注入して、当該第１のバイポーラトランジスタ領域
５０に於ける当該ベース領域６下部に第１の導電型を有
するＳＩＣ領域３５を形成する工程、当該半導体基板１
上の全面にポリシリコン層１７を形成した後、当該ポリ
シリコン層１７に第１の不純物を注入する工程、当該半
導体基板１上の全面に、第２のレジスト膜１９を形成し
たのち、当該ポリシリコン層１９をパターニングして、
当該第１のバイポーラトランジスタの形成領域５０に於
いて、当該ベース領域６と接続されたエミッタ電極部２
０を形成すると共に、当該第２のバイポーラトランジス
タ形成領域５１に於いては、当該第２のバイポーラトラ
ンジスタ領域５１に於けるベース領域１１及びその近傍
を被覆すると同時に、当該第２のバイポーラトランジス
タ形成領域５１に於ける当該ベース領域１１の少なくと
も一部が露出する様な閉鎖型開口部を有するマスク層２
１を形成する工程、当該第２のレジスト膜１９をマスク
として、当該半導体基板１の全面に、第２の不純物を注
入し、当該第２のバイポーラトランジスタ領域５１に於
ける当該ベース領域１１下部に第２の導電型を有するＳ
ＩＣ領域３７を形成する工程、当該半導体基板１上の全
面を絶縁層２３で被覆した後、当該絶縁層２３をエッチ
ングにより除去する事によって、当該第１のバイポーラ
トランジスタ領域５０に於けるエミッタ電極部２０と当
該第２のバイポーラトランジスタ領域５１に於ける当該
マスク層２１に側壁部２４を形成する工程、当該半導体
基板１上の全面にポリシリコン層２５を形成した後、当
該ポリシリコン層２５に第２の不純物を注入する工程、
当該半導体基板１上の全面に、第３のレジスト膜４０を
形成したのち、当該ポリシリコン層２５をパターニング
して、当該第２のバイポーラトランジスタの形成領域５
１に於て、当該ベース領域１１と接続されたエミッタ電
極部２６を形成する工程、及び当該半導体基板１を熱処
理して第１の導電型を有するエミッタ領域２７と第２の
導電型を有するエミッタ領域２８とを形成する工程、と
から構成されている半導体装置の製造方法である。
方法の他の具体例について図９から図１５を参照しなが
ら詳細に説明する。即ち、本発明に係る他の具体例の基
本的な構成は、同一基板１上に、第１の導電型を有する
第１のバイポーラトランジスタ１００と第２の導電型を
有する第２のバイポーラトランジスタ２００とが近接し
て配置されている半導体装置１００を製造するに際し、
半導体基板１上に当該第１のバイポーラトランジスタの
形成領域５０と当該第２のバイポーラトランジスタの形
成領域５１とを形成し、当該第１のバイポーラトランジ
スタ形成領域５０内に、少なくともコレクタ領域４、ベ
ース引き出し領域５、ベース領域６及びコレクタ引き出
し領域７を形成すると共に、当該第２のバイポーラトラ
ンジスタの形成領域５１内に、少なくともコレクタ領域
９、ベース領域１１及びコレクタ引き出し領域１２を個
別に作り込む工程、当該半導体基板１上を第１のレジス
ト膜３３で被覆すると共に、当該第１のレジスト膜３３
の内、当該第１のバイポーラトランジスタ領域５０に於
けるベース領域６に対応する部分及び当該第２のバイポ
ーラトランジスタ領域５１に於けるベース領域１１に対
応する部分とにそれぞれエミッターコンタクト用第１の
開口部１５及びベースコンタクト用の第２の開口部３４
とを設ける工程、当該開口部１５、３４から第１の不純
物を注入して、当該第１のバイポーラトランジスタ領域
５０に於ける当該ベース領域６下部に第１の導電型を有
するＳＩＣ領域３５を形成する工程、当該半導体基板１
上の全面にポリシリコン層１７を形成した後、当該ポリ
シリコン層１７に第１の不純物を注入する工程、当該半
導体基板１上の全面に、第２のレジスト膜１９を形成し
たのち、当該ポリシリコン層１９をパターニングして、
当該第１のバイポーラトランジスタの形成領域５０に於
いて、当該ベース領域６と接続されたエミッタ電極部２
０を形成すると共に、当該第２のバイポーラトランジス
タ形成領域５１に於いては、当該第２のバイポーラトラ
ンジスタ領域５１に於けるベース領域１１及びその近傍
を被覆すると同時に、当該第２のバイポーラトランジス
タ形成領域５１に於ける当該ベース領域１１の少なくと
も一部が露出する様な閉鎖型開口部を有するマスク層２
１を形成する工程、当該第２のレジスト膜１９をマスク
として、当該半導体基板１の全面に、第２の不純物を注
入し、当該第２のバイポーラトランジスタ領域５１に於
ける当該ベース領域１１下部に第２の導電型を有するＳ
ＩＣ領域３７を形成する工程、当該半導体基板１上の全
面を絶縁層２３で被覆した後、当該絶縁層２３をエッチ
ングにより除去する事によって、当該第１のバイポーラ
トランジスタ領域５０に於けるエミッタ電極部２０と当
該第２のバイポーラトランジスタ領域５１に於ける当該
マスク層２１に側壁部２４を形成する工程、当該半導体
基板１上の全面にポリシリコン層２５を形成した後、当
該ポリシリコン層２５に第２の不純物を注入する工程、
当該半導体基板１上の全面に、第３のレジスト膜４０を
形成したのち、当該ポリシリコン層２５をパターニング
して、当該第２のバイポーラトランジスタの形成領域５
１に於て、当該ベース領域１１と接続されたエミッタ電
極部２６を形成する工程、及び当該半導体基板１を熱処
理して第１の導電型を有するエミッタ領域２７と第２の
導電型を有するエミッタ領域２８とを形成する工程、と
から構成されている半導体装置の製造方法である。
【００３０】つまり、本具体例は、当該第２のバイポー
ラトランジスタ領域５１に形成されるＶ−ＰＮＰの電極
構造を、セルフアラインメント方式によって形成する点
で、第１の具体例と異なっているが、基本的な構成は同
じである。係る具体例の構成を図９乃至図１６の製造工
程断面図を用いて説明する。まず、図９に示すように、
従来の製法と同様にしてＰ型シリコン基板１上に素子領
域を画定するフィールド酸化膜２を形成した後、基板１
表面を厚さ５０〜２００Åに酸化して酸化膜３を形成す
る。
ラトランジスタ領域５１に形成されるＶ−ＰＮＰの電極
構造を、セルフアラインメント方式によって形成する点
で、第１の具体例と異なっているが、基本的な構成は同
じである。係る具体例の構成を図９乃至図１６の製造工
程断面図を用いて説明する。まず、図９に示すように、
従来の製法と同様にしてＰ型シリコン基板１上に素子領
域を画定するフィールド酸化膜２を形成した後、基板１
表面を厚さ５０〜２００Åに酸化して酸化膜３を形成す
る。
【００３１】その後、Ｖ−ＮＰＮバイポーラのＮ型コレ
クタ領域４、高濃度Ｐ型ベース引き出し領域５、Ｐ型ベ
ース領域６、高濃度Ｎ型コレクタ引き出し領域７、Ｖ−
ＰＮＰバイポーラのＮ型素子分離領域８、Ｐ型コレクタ
領域９、Ｎ型ベース領域１１、高濃度Ｐ型コレクタ引き
出し領域１２を形成する。その後、全面に成長した厚さ
５００〜１０００Åの酸化膜１３の上に形成したレジス
ト３３をマスクにしてエッチングを行いエミッタコンタ
クト１５を形成する。
クタ領域４、高濃度Ｐ型ベース引き出し領域５、Ｐ型ベ
ース領域６、高濃度Ｎ型コレクタ引き出し領域７、Ｖ−
ＰＮＰバイポーラのＮ型素子分離領域８、Ｐ型コレクタ
領域９、Ｎ型ベース領域１１、高濃度Ｐ型コレクタ引き
出し領域１２を形成する。その後、全面に成長した厚さ
５００〜１０００Åの酸化膜１３の上に形成したレジス
ト３３をマスクにしてエッチングを行いエミッタコンタ
クト１５を形成する。
【００３２】また、この時に同時にＶ−ＰＮＰのＮ型ベ
ース領域上の酸化膜３および１３を除去してベースコン
タクト３４を形成する。その後、レジスト３３をマスク
にしてリンをエネルギー２００〜４００ＫｅＶ、ドーズ
量１〜５×１０１２ｃｍ-2でイオン注入してＮ型ＳＩＣ
領域３５を形成する。次に、図１０に示すように、全面
に成長した２０００〜３０００Åのポリシリコン層１７
にドーズ量１〜２×１０１６ｃｍ-2でヒ素をイオン注入
した後、厚さ１０００〜２０００Åの酸化膜１８を成長
する。
ース領域上の酸化膜３および１３を除去してベースコン
タクト３４を形成する。その後、レジスト３３をマスク
にしてリンをエネルギー２００〜４００ＫｅＶ、ドーズ
量１〜５×１０１２ｃｍ-2でイオン注入してＮ型ＳＩＣ
領域３５を形成する。次に、図１０に示すように、全面
に成長した２０００〜３０００Åのポリシリコン層１７
にドーズ量１〜２×１０１６ｃｍ-2でヒ素をイオン注入
した後、厚さ１０００〜２０００Åの酸化膜１８を成長
する。
【００３３】次に、図１１に示すようにレジスト１９を
マスクにして、酸化膜１８およびポリシリコン層１７を
エッチングしてＶ−ＮＰＮのエミッタ電極２０を形成す
る。また、同時にＶ−ＰＮＰのＮ型ベース領域１１上に
も平面レイアウトがリング状のマスク層２１を兼ねるベ
ース電極３６を形成する。その後、レジスト１９をマス
クにしてボロンをエネルギー６０〜１５０ＫｅＶ、ドー
ズ量１〜５×１０１２ｃｍ-2でイオン注入してＰ型ＳＩ
Ｃ領域３７を形成する。
マスクにして、酸化膜１８およびポリシリコン層１７を
エッチングしてＶ−ＮＰＮのエミッタ電極２０を形成す
る。また、同時にＶ−ＰＮＰのＮ型ベース領域１１上に
も平面レイアウトがリング状のマスク層２１を兼ねるベ
ース電極３６を形成する。その後、レジスト１９をマス
クにしてボロンをエネルギー６０〜１５０ＫｅＶ、ドー
ズ量１〜５×１０１２ｃｍ-2でイオン注入してＰ型ＳＩ
Ｃ領域３７を形成する。
【００３４】なお、この工程の際にＶ−ＮＰＮのＰ型ベ
ース引き出し領域５にもボロンがイオン注入される。し
かし、バイポーラトランジスタの真正ベースの厚さを変
えることがないため、Ｖ−ＮＰＮ特性へ影響を及ぼすこ
とはない。また、図１１のＡ−Ａ’においては図９の工
程でリンがイオン注入されているが、これを図１１の工
程において注入されるボロンで補償することによりＰ型
ＳＩＣ領域３７が形成される。
ース引き出し領域５にもボロンがイオン注入される。し
かし、バイポーラトランジスタの真正ベースの厚さを変
えることがないため、Ｖ−ＮＰＮ特性へ影響を及ぼすこ
とはない。また、図１１のＡ−Ａ’においては図９の工
程でリンがイオン注入されているが、これを図１１の工
程において注入されるボロンで補償することによりＰ型
ＳＩＣ領域３７が形成される。
【００３５】次に、図１２に示すように全面に厚さ５０
０〜１０００Åの酸化膜２３を成長する。次に、図１３
に示すように異方性のドライエッチングを行って、Ｖ−
ＮＰＮのエミッタ電極２０、Ｖ−ＰＮＰのベース電極３
６の側壁にサイドウォール２４を形成する。
０〜１０００Åの酸化膜２３を成長する。次に、図１３
に示すように異方性のドライエッチングを行って、Ｖ−
ＮＰＮのエミッタ電極２０、Ｖ−ＰＮＰのベース電極３
６の側壁にサイドウォール２４を形成する。
【００３６】次に、図１４に示すように全面に成長した
２０００〜３０００Åのポリシリコン層２５にドーズ量
１〜２×１０１６ｃｍ-2でボロンをイオン注入する。次
に、図１５に示すようにレジスト２６をマスクにして、
ポリシリコン層２５をエッチングしてＶ−ＰＮＰのエミ
ッタ電極２６を形成する。その後、窒素雰囲気中で９０
０〜１０００℃の熱処理を行うことでポリシリコン層１
７および２５から不純物が拡散してＮ型エミッタ領域２
７およびＰ型エミッタ領域２８が形成される。
２０００〜３０００Åのポリシリコン層２５にドーズ量
１〜２×１０１６ｃｍ-2でボロンをイオン注入する。次
に、図１５に示すようにレジスト２６をマスクにして、
ポリシリコン層２５をエッチングしてＶ−ＰＮＰのエミ
ッタ電極２６を形成する。その後、窒素雰囲気中で９０
０〜１０００℃の熱処理を行うことでポリシリコン層１
７および２５から不純物が拡散してＮ型エミッタ領域２
７およびＰ型エミッタ領域２８が形成される。
【００３７】次に、上述の工程で形成した素子上に形成
した層間絶縁膜２９にコンタクト３０を開口した後、タ
ングステン等でプラグ３１を形成し、各金属配線３２を
形成することで図１６に示す半導体装置が得られる。上
記製造方法に従えば、高性能なセルフアライン構造のＶ
−ＰＮＰを図１の実施例と同じ追加マスク数で形成する
ことができる。
した層間絶縁膜２９にコンタクト３０を開口した後、タ
ングステン等でプラグ３１を形成し、各金属配線３２を
形成することで図１６に示す半導体装置が得られる。上
記製造方法に従えば、高性能なセルフアライン構造のＶ
−ＰＮＰを図１の実施例と同じ追加マスク数で形成する
ことができる。
【００３８】
【効果の説明】本発明に係る半導体装置の製造方法は、
上記した様な技術構成を採用しているので、高性能のＶ
−ＮＰＮおよびＶ−ＰＮＰを同一基板上に形成するため
に必要なマスク工程数を削減できる。即ち、従来の半導
体装置の製造方法に比べてマスク工程は半減させる事が
可能となるので、工程の簡略化、短縮化、コストの低減
化を図る事が可能となる。
上記した様な技術構成を採用しているので、高性能のＶ
−ＮＰＮおよびＶ−ＰＮＰを同一基板上に形成するため
に必要なマスク工程数を削減できる。即ち、従来の半導
体装置の製造方法に比べてマスク工程は半減させる事が
可能となるので、工程の簡略化、短縮化、コストの低減
化を図る事が可能となる。
【図１】図１は、本発明に係る半導体装置の製造方法の
１具体例に於ける要部工程での断面図である。
１具体例に於ける要部工程での断面図である。
【図２】図２は、本発明に係る半導体装置の製造方法の
１具体例に於ける要部工程での断面図である。
１具体例に於ける要部工程での断面図である。
【図３】図３は、本発明に係る半導体装置の製造方法の
１具体例に於ける要部工程での断面図である。
１具体例に於ける要部工程での断面図である。
【図４】図４は、本発明に係る半導体装置の製造方法の
１具体例に於ける要部工程での断面図である。
１具体例に於ける要部工程での断面図である。
【図５】図５は、本発明に係る半導体装置の製造方法の
１具体例に於ける要部工程での断面図である。
１具体例に於ける要部工程での断面図である。
【図６】図６は、本発明に係る半導体装置の製造方法の
１具体例に於ける要部工程での断面図である。
１具体例に於ける要部工程での断面図である。
【図７】図７は、本発明に係る半導体装置の製造方法の
１具体例に於ける要部工程での断面図である。
１具体例に於ける要部工程での断面図である。
【図８】図８は、本発明に係る半導体装置の製造方法の
１具体例に於ける要部工程での断面図である。
１具体例に於ける要部工程での断面図である。
【図９】図９は、本発明に係る半導体装置の製造方法の
他の具体例に於ける要部工程での断面図である。
他の具体例に於ける要部工程での断面図である。
【図１０】図１０は、本発明に係る半導体装置の製造方
法の他の具体例に於ける要部工程での断面図である。
法の他の具体例に於ける要部工程での断面図である。
【図１１】図１１は、本発明に係る半導体装置の製造方
法の他の具体例に於ける要部工程での断面図である。
法の他の具体例に於ける要部工程での断面図である。
【図１２】図１２は、本発明に係る半導体装置の製造方
法の他の具体例に於ける要部工程での断面図である。
法の他の具体例に於ける要部工程での断面図である。
【図１３】図１３は、本発明に係る半導体装置の製造方
法の他の具体例に於ける要部工程での断面図である。
法の他の具体例に於ける要部工程での断面図である。
【図１４】図１４は、本発明に係る半導体装置の製造方
法の他の具体例に於ける要部工程での断面図である。
法の他の具体例に於ける要部工程での断面図である。
【図１５】図１５は、本発明に係る半導体装置の製造方
法の他の具体例に於ける要部工程での断面図である。
法の他の具体例に於ける要部工程での断面図である。
【図１６】図１６は、本発明に係る半導体装置の製造方
法の他の具体例に於ける要部工程での断面図である。
法の他の具体例に於ける要部工程での断面図である。
【図１７】図１７は、従来に係る半導体装置の製造方法
の１具体例に於ける要部工程での断面図である。
の１具体例に於ける要部工程での断面図である。
【図１８】図１８は、従来に係る半導体装置の製造方法
の１具体例に於ける要部工程での断面図である。
の１具体例に於ける要部工程での断面図である。
【図１９】図１９は、従来に係る半導体装置の製造方法
の１具体例に於ける要部工程での断面図である。
の１具体例に於ける要部工程での断面図である。
【図２０】図２０は、従来に係る半導体装置の製造方法
の１具体例に於ける要部工程での断面図である。
の１具体例に於ける要部工程での断面図である。
【図２１】図２１は、従来に係る半導体装置の製造方法
の１具体例に於ける要部工程での断面図である。
の１具体例に於ける要部工程での断面図である。
【図２２】図２２は、従来に係る半導体装置の製造方法
の１具体例に於ける要部工程での断面図である。
の１具体例に於ける要部工程での断面図である。
【図２３】図２３は、従来に係る半導体装置の製造方法
の１具体例に於ける要部工程での断面図である。
の１具体例に於ける要部工程での断面図である。
【図２４】図２４は、従来に係る半導体装置の製造方法
の１具体例に於ける要部工程での断面図である。
の１具体例に於ける要部工程での断面図である。
【図２５】図２５は、従来に係る半導体装置の製造方法
の１具体例に於ける要部工程での断面図である。
の１具体例に於ける要部工程での断面図である。
【図２６】図２６は、従来に係る半導体装置の製造方法
の１具体例に於けるマスク工程を必要とする工程を作業
順に示したフローチャートである。
の１具体例に於けるマスク工程を必要とする工程を作業
順に示したフローチャートである。
【図２７】図２７は、本発明に係る半導体装置の製造方
法の１具体例に於けるマスク工程を必要とする工程を作
業順に示したフローチャートである。
法の１具体例に於けるマスク工程を必要とする工程を作
業順に示したフローチャートである。
１…基板 ２、８…素子分離膜 ３、１３、１８…絶縁膜 ４、９…コレクタ領域 ５、１０…ベース引き出し領域 ６、１１…ベース領域６、１１ ７、１２…コレクタ引き出し領域 １４…第１のレジスト膜 １５…エミッタコンタクト用開口部 １６…第１の導電型を有するＳＩＣ領域 １７…ポリシリコン層 １９…第２のレジスト膜 ２０…エミッタ電極部 ２１…マスク層 ２２…第２の導電型を有するＳＩＣ領域 ２３…絶縁層 ２４…側壁部 ２５…ポリシリコン層 ２６…エミッタ電極部 ２７…第１の導電型を有するエミッタ領域 ２８…第２の導電型を有するエミッタ領域 ４０…第３のレジスト膜 ５０…第１のバイポーラトランジスタ形成領域 ５１…第２のバイポーラトランジスタ形成領域 ５５…閉鎖型開口部 １００…第１の導電型を有する第１のバイポーラトラン
ジスタ ２００…第２の導電型を有する第２のバイポーラトラン
ジスタ ３００…半導体装置
ジスタ ２００…第２の導電型を有する第２のバイポーラトラン
ジスタ ３００…半導体装置
Claims (7)
- 【請求項１】 同一基板上に、第１の導電型を有する第
１のバイポーラトランジスタと第２の導電型を有する第
２のバイポーラトランジスタとが近接して配置されてい
る半導体装置を製造するに際し、 半導体基板上に当該第１のバイポーラトランジスタの形
成領域と当該第２のバイポーラトランジスタの形成領域
とを形成し、それぞれのトランジスタの形成領域内に、
少なくともコレクタ領域、ベース引き出し領域、ベース
領域及びコレクタ引き出し領域を個別に作り込む工程、 当該半導体基板上を第１のレジスト膜で被覆すると共
に、当該第１のレジスト膜の内、当該第１のバイポーラ
トランジスタ領域に於けるベース領域に対応する部分に
エミッタコンタクト用の開口部を設ける工程、 当該開口部から第１の不純物を注入して当該ベース領域
下部に第１の導電型を有するＳＩＣ領域を形成する工
程、 当該半導体基板上の全面にポリシリコン層を形成した
後、当該ポリシリコン層に第１の不純物を注入する工
程、 当該半導体基板上の全面に、第２のレジスト膜を形成し
たのち、当該ポリシリコン層をパターニングして、当該
第１のバイポーラトランジスタの形成領域に於いて、当
該ベース領域と接続されたエミッタ電極部を形成すると
共に、当該第２のバイポーラトランジスタ形成領域に於
いては、当該第２のバイポーラトランジスタ領域に於け
るベース領域及びその近傍を被覆すると同時に、当該第
２のバイポーラトランジスタ形成領域に於ける当該ベー
ス領域の少なくとも一部が露出する様な閉鎖型開口部を
有するマスク層を形成する工程、 当該第２のレジスト膜をマスクとして、当該半導体基板
の全面に、第２の不純物を注入し、当該第２のバイポー
ラトランジスタ領域に於ける当該ベース領域下部に第２
の導電型を有するＳＩＣ領域を形成する工程、 当該半導体基板上の全面を絶縁層で被覆した後、当該絶
縁層をエッチングにより除去する事によって、当該第１
のバイポーラトランジスタ領域に於けるエミッタ電極部
と当該第２のバイポーラトランジスタ領域に於ける当該
マスク層に側壁部を形成する工程、 当該半導体基板上の全面にポリシリコン層を形成した
後、当該ポリシリコン層に第２の不純物を注入する工
程、 当該半導体基板上の全面に、第３のレジスト膜を形成し
たのち、当該ポリシリコン層をパターニングして、当該
第２のバイポーラトランジスタの形成領域に於て、当該
ベース領域と接続されたエミッタ電極部を形成する工
程、及び当該半導体基板を熱処理して第１の導電型を有
するエミッタ領域と第２の導電型を有するエミッタ領域
とを形成する工程、とから構成されている事を特徴とす
る半導体装置の製造方法。 - 【請求項２】 同一基板上に、第１の導電型を有する第
１のバイポーラトランジスタと第２の導電型を有する第
２のバイポーラトランジスタとが近接して配置されてい
る半導体装置を製造するに際し、 半導体基板上に当該第１のバイポーラトランジスタの形
成領域と当該第２のバイポーラトランジスタの形成領域
とを形成し、当該第１のバイポーラトランジスタ形成領
域内に、少なくともコレクタ領域、ベース引き出し領
域、ベース領域及びコレクタ引き出し領域を形成すると
共に、当該第２のバイポーラトランジスタの形成領域内
に、少なくともコレクタ領域、ベース領域及びコレクタ
引き出し領域を個別に作り込む工程、 当該半導体基板上を第１のレジスト膜で被覆すると共
に、当該第１のレジスト膜の内、当該第１のバイポーラ
トランジスタ領域に於けるベース領域に対応する部分及
び当該第２のバイポーラトランジスタ領域に於けるベー
ス領域に対応する部分とにそれぞれエミッターコンタク
ト用第１の開口部及びベースコンタクト用の第２の開口
部とを設ける工程、 当該開口部から第１の不純物を注入して、当該第１のバ
イポーラトランジスタ領域に於ける当該ベース領域下部
に第１の導電型を有するＳＩＣ領域を形成する工程、 当該半導体基板上の全面にポリシリコン層を形成した
後、当該ポリシリコン層に第１の不純物を注入する工
程、 当該半導体基板上の全面に、第２のレジスト膜を形成し
たのち、当該ポリシリコン層をパターニングして、当該
第１のバイポーラトランジスタの形成領域に於いて、当
該ベース領域と接続されたエミッタ電極部を形成すると
共に、当該第２のバイポーラトランジスタ形成領域に於
いては、当該第２のバイポーラトランジスタ領域に於け
るベース領域及びその近傍を被覆すると同時に、当該第
２のバイポーラトランジスタ形成領域に於ける当該ベー
ス領域の少なくとも一部が露出する様な閉鎖型開口部を
有するマスク層を形成する工程、 当該第２のレジスト膜をマスクとして、当該半導体基板
の全面に、第２の不純物を注入し、当該第２のバイポー
ラトランジスタ領域に於ける当該ベース領域下部に第２
の導電型を有するＳＩＣ領域を形成する工程、 当該半導体基板上の全面を絶縁層で被覆した後、当該絶
縁層をエッチングにより除去する事によって、当該第１
のバイポーラトランジスタ領域に於けるエミッタ電極部
と当該第２のバイポーラトランジスタ領域に於ける当該
マスク層に側壁部を形成する工程、 当該半導体基板上の全面にポリシリコン層を形成した
後、当該ポリシリコン層に第２の不純物を注入する工
程、 当該半導体基板上の全面に、第３のレジスト膜を形成し
たのち、当該ポリシリコン層をパターニングして、当該
第２のバイポーラトランジスタの形成領域に於て、当該
ベース領域と接続されたエミッタ電極部を形成する工
程、及び当該半導体基板を熱処理して第１の導電型を有
するエミッタ領域と第２の導電型を有するエミッタ領域
とを形成する工程、とから構成されている事を特徴とす
る半導体装置の製造方法。 - 【請求項３】 当該第１の導電型を有する第１のバイポ
ーラトランジスタは、Ｖ−ＮＰＮトランジスタであり、
当該第２の導電型を有する第２のバイポーラトランジス
タは、Ｖ−ＰＮＰトランジスタである事を特徴とする請
求項１又は２に記載の半導体装置の製造方法。 - 【請求項４】 当該第１の不純物は、リン又は砒素であ
り、当該第２の不純物は、ボロン又はフッ化ボロンであ
る事を特徴とする請求項１乃至３の何れかに記載の半導
体装置の製造方法。 - 【請求項５】 当該第１の導電型を有するＳＩＣ領域
は、Ｎ型のＳＩＣ領域であり、又当該第２の導電型を有
するＳＩＣ領域は、Ｐ型のＳＩＣ領域である事を特徴と
する請求項１乃至４の何れかに記載の半導体装置の製造
方法。 - 【請求項６】 当該マスク層の開口部は、円形、矩形、
楕円形、多角形等から選択された一つの形状を有するも
のである事を特徴とする請求項１乃至５の何れかに記載
の半導体装置の製造方法。 - 【請求項７】 当該半導体装置に於ける第１のバイポー
ラトランジスタ領域と第２のバイポーラトランジスタ領
域にそれぞれ形成された、ベース引き出し電極、エミッ
タ電極及びコレクタ引き出し電極のそれぞれに、層間絶
縁膜に設けたビアホール内に形成されたプラグを介して
外部の配線部と電気的に接続させる工程が更に付加され
ている事を特徴とする請求項１又は２に記載の半導体装
置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP08166599A JP3506632B2 (ja) | 1999-03-25 | 1999-03-25 | 半導体装置の製造方法 |
| EP00104584A EP1039532A3 (en) | 1999-03-25 | 2000-03-14 | Method for manufacturing semiconductor devices of the bipolar type |
| US09/531,690 US6333237B1 (en) | 1999-03-25 | 2000-03-20 | Method for manufacturing a semiconductor device |
| KR10-2000-0014708A KR100367951B1 (ko) | 1999-03-25 | 2000-03-23 | 반도체 장치의 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08166599A JP3506632B2 (ja) | 1999-03-25 | 1999-03-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000277623A true JP2000277623A (ja) | 2000-10-06 |
| JP3506632B2 JP3506632B2 (ja) | 2004-03-15 |
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ID=13752639
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08166599A Expired - Fee Related JP3506632B2 (ja) | 1999-03-25 | 1999-03-25 | 半導体装置の製造方法 |
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