JPH03190139A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は一般に半導体集積回路装置に関するものであ
り、より特定的には、トランジスタの動作の高速化が図
れるように改良された、バイポーラ型半導体集積回路装
置に関する。

［従来の技術］ 第３図は、従来のバイポーラ型゛１も導体集積回路装置
の断面図である。当該半導体集積回路装置は、低不純物
濃度のｐ型のシリコン基板１を備えている。シリコン基
板１上に、選択的に、高不純物濃度のｎ型の埋込コレク
タ層２が形成されている。

埋込コレクタ層２の上には、低不純物濃度のｎ型のエピ
タキシャル成長層３が形成されている。エピタキシャル
成長層３の一部には、埋込コレクタ層２に、高不純物濃
度の部分がつながるように、選択的にコレクタ引出層４
が設けられている。

埋込コレクタ層２およびエピタキシャル成長層３が形成
されている部分は素子領域と呼ばれ、素子領域はシリコ
ン基板１の主表面に設けられた、素子間分離用の酸化膜
である厚い第１の酸化膜６により、他の素子領域から分
離されている。第１の酸化膜６の下には、素子間を分離
するためのｐ型のチャネルカット層５が設けられている
。

エピタキシャル成長層３には、ｐ型のベース層１０が設
けられている。ベース層１０の表面の一部分には、高濃
度に不純物を拡散して形成されたｎ型のエミッタ層１５
が設けられている。ベース層１０の表面の他の部分には
、高濃度の不純物をル大して形成されたｐ型のベース取
出層１７が設けられている。

エピタキシャル成長層゛３および第１の酸化膜６の上を
覆うように、第２の酸化膜７が形成されている。第１の
酸化膜６の上には、第２の酸化膜７を介して、抵抗用の
ポリシリコン層８か形成されている。ポリシリコン層８
の上を覆うように、第２の酸化膜７の上に第３の酸化膜
１１が形成されている。

第２の酸化膜７および第３の酸化膜１１には、コレクタ
引出層４の表面の一部を露出させるためのコンタクト孔
１２、エミッタ層１５の表面の一部を露出させるための
エミッタ孔１３、およびベース取出層１７の表面の一部
を露出させるためのベース孔１６が設けられている。コ
レクタ孔１２およびベース孔１６の底部には、それぞれ
シリサイド膜１８Ａ、１８Ｃが形成されている。

エミッタ層１５には、エミッタ孔１３に埋込まれるよう
に形成されたエミッタ拡散用ポリシリコン層１４が接続
されている。エミッタ拡散用ポリシリコン層１４の表面
は、シリサイド膜１８Ｂで覆われている。

コンタクト孔１２、エミッタ拡散用ポリシリコン層１４
およびベース孔１６を含むシリコン基板１の表面全面に
パッシベーション膜１つが形成されている。

パッシベーション膜１９には、コレクタ引出層４の表面
の一部、エミッタ拡散用ポリシリコン層１４の表面の一
部およびベース取出層１７の表面の一部を露出させるた
めの開口部が設けられている。これらの開口部によって
、配線２０ａがシリサイド膜１８Ａを介してコレクタ引
出層４に接続され、配線２０ｂがシリサイド膜１８Ｂを
介してエミッタ拡散用ポリシリコン層１４に接続され、
配線２０ｃがシリサイド膜１８Ｃを介してベース取出層
１７に接続されている。

以上のように構成されるバイポーラ半導体集積回路装置
は、以下に述べる方法によって製造される。

第４Ａ図〜第４Ｄ図は、従来のバイポーラ半導体集積回
路装置の製造方法の工程図であり、断面図で表イフされ
ている。

第４Ａ図を参照して、シリコン基板１に不純物を選択的
に拡散することによって、埋込コレクタ層２を形成する
。次に、図示しないが、エピタキシャル成長層３上に酸
化膜と窒化膜を形成し、これらを所定の形状にバターニ
ングした後２選択的に所望箇所にボロン（Ｂ＋）などＰ
型不純物を注入し、チャネルカット層５を形成する。続
いて、バターニングされた該窒化膜をマスクにして、酸
化処理を施し、素子分離用酸化膜である厚い第１の酸化
膜６を形成する。その後、エピタキシャル成長層３上の
窒化膜および不要な酸化膜を除去し、その表面を露出さ
せる。続いて、リンなどを選択的に注入して、エピタキ
シャル成長層′３にコレクタ引出層４を形成する。続い
て、全面を覆うように第２の酸化膜７を形成し、さらに
その上に、ＣＶＤ法等により、抵抗用ポリシリコン層８
を堆積する。その後、この抵抗用ポリシリコン層８に不
純物イオンを注入する。

次に、第４Ａ図および第４Ｂ図を参照して、抵抗用ポリ
シリコン層８が第１の酸化膜６の上に残るように、該抵
抗用ポリシリコン層８をフレオン系のガスを用いて、異
方性のエツチングを行なう。

これにより、選択的エツチングを受け、そして所定の形
状になったとき、この抵抗用ポリシリコン層８は抵抗と
なる。

その後、抵抗用ポリシリコン層８を含むシリコン基板１
の仝而に、レジスト膜９を形成する。その後、レジスト
膜９をエピタキシャル成長層３のベース層を形成する領
域が露出するように、パタニングする。続いて、バター
ニングされたレジスト膜９をマスクにして、ボロンダイ
フロライド（ＢＦ２”）を低エネルギで注入し、ベース
層１０を浅く形成する。その後、レジスト膜９を除去す
る。

次に、第４Ｃ図を参照して、抵抗用ポリシリコン層８を
含むシリコン基板１の表面全面に、第３の酸化膜１１を
形成する。その後、コレクタ引出層４の上およびベース
層１０の上に開口部ができるように、第２の酸化膜７と
第゛うの酸化膜１１をエツチングし、それによって、コ
レクタ孔１２とエミッタ孔１３を形成する。引き続き、
図示しないが、コレクタ孔１２およびエミッタ孔１３を
埋めるように、全面にエミッタ拡散用ポリシリコン層１
４を堆積し、これにヒ素イオン（Ａｓ＋）を注入し、エ
ミッタ孔１３からベース層１０に拡散させて、エミッタ
層１５を形成する。その後、エミッタ拡散用ポリシリコ
ン層１４の一部分をエミッタ孔１３およびその周辺部分
に残すように、該エミッタ拡散用ポリシリコン層１４を
エツチングする。

次に、第４Ｄ図を参照して、ベース層１０の上に開口部
ができるように、第２の酸化膜７と第３の酸化膜１１を
エツチングする。これによって、ベース孔１６か形成さ
れる。その後、ベース孔１６から硼素イオン（Ｂ＋）を
注入して、ベース取出層１７を形成する。次に、コレク
タ孔１２の底面、エミッタ拡散用ポリシリコン層１４の
表面およびベース孔１６の底面に、それぞれシリサイド
膜１８Ａ、１８Ｂ、１８Ｃを形成する。その後、全面に
パッシベーション膜１つを堆積し、これをコレクタ孔１
２の上、エミッタ拡散用ポリシリコン層１４の上および
ベース孔１６の上に開口部ができるように、エツチング
する。続いて、これらの開口部を埋めるように全面にア
ルミニウムを堆積し、これを選択的にエツチングするこ
とによって、コレクタ引出層４に接続される配線２０Ａ
。

エミッタ拡散用ポリシリコン層１４に接続される配線２
０Ｂおよびベース取出層１７に接続される配線２０Ｃを
形成する。

以上のようにして形成された半導体装置においては、半
導体素子としてエミッタ層１５、ベース層１０および、
その残りの部分のエピタキシャル成長層３で、ＮＰＮＩ
−ランジスタが構成される。

隣接するトランジスタ間は、第１の酸化膜６て絶縁され
るとともに、チャネルカット層５が、基板１の表面にチ
ャネルが生じて、導通ずるのを防止している。また、素
子間分離領域である、第１の酸化膜６上に形成された抵
抗用ポリシリコン層８を利用することによって、トラン
ジスタと抵抗とを組合わせた回路を構成することができ
る。

［発明か解決しようとする課題］ 従来のバイポーラ士導体装置は以上のように構成されて
いるので、第３図を参照して、エミッタ孔１３直下のベ
ース幅が大きいため、これがトランジスタの動作の高速
化の障害になっているという問題点があった。

また、ベース取出層１７とエミッタ層１５とをつなぐベ
ース・エミッタ間領域の電気抵抗が高いため、これもト
ランジスタの動作の高速化の障害になっているという問
題点かあった。

さらに、エミッタの周辺が外部ベースの高濃度領域に接
しているため、エミッタ・ベース接合容量が大きくなり
、これも、トランジスタの動作の高速化の障害になって
いるという問題点があった。

また、エミッタの周辺が外部ベースの高ｌＱ度領域に接
しているため、ベース・エミッタ接合耐圧が低く、トラ
ンジスタの特性に影響を与えるという問題点があった。

この発明は、上記のような問題点を解決するためになさ
れたしので、トランジスタの動作の高速化を図ることの
できる、゛ト導体集積回路装置を提供することを主要な
目的とする。

［課題を解決するための手段］ この発明にかかる」も導体集積回路装置は、第１導電型
式の半導体基板と、該半導体基板に設けられた第２導電
型式の埋込コレクタ層とを備えている。埋込コレクタ層
の上には、第２導電型式のエピタキシャル成長層が設け
られている。エピタキシャル成長層の上層部分には、第
１導電型式のベース層が設けられている。ベース層の表
面には、エミッタ孔が凹んた状態に設けられている。エ
ミッタ孔を取囲むように、上記ベース層内に第２導電型
式のエミッタ層が設けられている。

［作用］ この発明にかかる゛１″、導体集積回路装置によれば、
エミッタ孔がベース層の表面に凹んだ状態に設けられて
いるので、ベース幅か狭くなる。

［実施例］ 以下、この発明の実施例を図について説明する。

第１図は、この発明の一実施例にかかる半導体集積回路
装置の断面図である。第１図に示す実施例は、以ドの点
を除いて、第′３図に示す従来例と同様であり、相当す
る部分には同一の参照番号をイ・ｊし、その説明を省略
する。

第１図に示す実施例が、第゛３図に示す従来例と異なる
点の第１は、エミッタ孔１３がベース層１０の表面に凹
んだ状態に設けられている点である。

ベース層１０の表面が凹んでいる、すなわち陥没してい
るので、ベース幅が狭（なる。それゆえに、トランジス
タの動作の高速化か図れる。

異なる点の第２は、図示されていないが、エミッタ孔１
３の底面にボロン（Ｂ＋）もしくはボロンダイフロライ
ド（ＢＦ２”）を注入し、所望のベース層のキャリア濃
度になるように補償している点である。これにより、半
導体装置の電流増幅率（ｈＦ　Ｅ　）の低下が防止され
、かつベース・エミッタ間の電気抵抗が小さくなる。こ
れにより、トランジスタの動作の高速化が図れる。

異なる点の第３は、エミッタ孔１３の側壁に絶縁膜であ
るサイドウオール２２が形成されている点である。この
サイドウオール２２により、実効的エミッタ面積が減り
、ベース・エミッタ接合容量が減る。これにより、トラ
ンジスタの動作の高速化を図ることができる。また、サ
イドウオール２２を形成することにより、ベース・エミ
ッタ接合耐圧が高くなる。これにより、トランジスタ特
性が良くなる。

次に、第１図に示す゛１′−導体集積回路装置の製造ｈ
“法を説明する。

第２Ａ図〜第２Ｇ図は、本発明の一実施例にがかる゛ト
導体集積回路装置の製造」：程図であり、断面図で表わ
されている。

第２Ａ図を参照して、ｐ型のシリコン基板１にｎ型の不
純物を選択的に拡散して埋込コレクタ層２を形成する。

次に、図示しないが、エピタキシャル成長層３上に酸化
膜と窒化膜を形成し、これらを所定の形状にバターニン
グし、続いて、パタニングされた該窒化膜をマスクにし
て、酸化処理を施し、素ｊ′−間分離用酸化膜である厚
い第１の酸化膜６を形成する。その後、エピタキシャル
成長層３の上の窒化膜および不要な酸化膜を除去し、そ
の表面を露出させる。続いて、リンなどを選択的に注入
して、エピタキシャル成長層３にコレクタ引出層４を形
成する。次いで、全面を覆うように第２の酸化膜７を形
成し、さらにその上に、ＣＶＤ法等により、抵抗用ポリ
シリコン層８を堆積する。その後、この抵抗用ポリシリ
コン層８に不純物イオンを注入する。

次に、第２Ａ図および第２Ｂ図を参照して、抵抗用ポリ
シリコン層８が第１の酸化膜５の上に残るように、該抵
抗用ポリシリコン層８をフレオン系のガスを用いて、異
方性のエツチングを行なう。

これにより、抵抗用ポリシリコン層８は抵抗となる。そ
の後、抵抗用ポリシリコン層８を含むシリコン基板１の
表面仝而にレジスト膜９を形成する。

その後、レジスト膜９をエピタキシャル層３のベース層
を形成する領域が露出するように、バターニングする。

続いて、バターニングされたレジスト膜９をマスクにし
て、ボロンダイフロライドイオン（ＢＦ２　”　）を低
エネルギで注入し、ベース層１０を浅く形成する。その
後、レジスト膜９を除去する。

次に、第２Ｃ図を参照して、抵抗用ポリシリコン層８を
含むシリコン基板１の表面全面に、第３の酸化膜１１を
形成する。その後、ベース層１０の上に開口部ができる
ように、マスク（図示せず）を用いて、第２の酸化膜７
と第３の酸化膜１１をエツチングし、エミッタ孔１３を
形成する。その後、同じマスクを用いて、ベース層１０
を異方性エツチングにより選択的に除去する。これによ
って、エミッタ孔１３がベース孔１０の表面に凹んだ状
態に形成される。その後、ベース層１０の底面に形成し
たエミッタ孔１３の底面に、ボロン（Ｂ＋）もしくはボ
ロンダイフロライド（ＢＦ２＋）を注入し、所望のベー
ス層のキャリア濃度になるように補償する。次に、エミ
ッタ孔１３の底面に、エミッタ層１５を形成するための
砒素イオン（Ａｓ”）を注入する。

次に、第２Ｃ図および第２Ｄ図を参照して、エミッタ孔
１３内を埋込むように、シリコン基板１の表面全面に、
ＬＰＣＶＤ法により、酸化膜２１を堆積する。

その後、第２Ｅ図を参照して、酸化膜２１に全面にイオ
ン性エツチングを施すことにより、エミッタ孔１３の側
壁にのみ酸化膜を残し、サイドウオール２２とする。

引き続き、第２Ｆ図を参照して、エミッタ孔１′うを埋
めるように、全面にエミッタ拡散用ポリン９３２層１４
を堆積し、これに砒素イオン（Ａｓ＋）を注入し、エミ
ッタ孔１３からベース層１０に拡散させて、エミッタ層
１５を形成する。その後、エミッタ拡散用ポリシリコン
層４の一部分をエミッタ孔１３およびその周辺部分に残
すように、該エミッタ拡散用ポリシリコン層１４をエツ
チングする。

次に、コレクタ引出層４上およびベース層１０上に開口
部ができるように、第２の酸化膜７と第３の酸化膜１１
をエツチングする。これによって、コレクタ孔１２とベ
ース孔１６が形成される。その後、ベース孔１６から硼
素イオン（Ｂ＋）を注入して、ベース取出層１７を形成
する。次に、コレクタ孔１２の底面、エミッタ拡散用ポ
リシリコン層１４の表面およびベース孔１６の底面に、
それぞれシリサイド膜１８Ａ、１８Ｂ、１８Ｃを形成す
る。

その後、第２Ｇ図を参照して、全面にパッシベション膜
１９を堆積し、これをコレクタ孔］２の上、エミッタ拡
散用ポリシリコン層］４の１およびベース孔１６の上に
開口部ができるように、エツチングする。続いて、これ
らの開口部を埋めるように全面にアルミニウムを堆積し
、これを選択的にエツチングすることによってコレクタ
引出層４に接続される配線２ＯＡ、エミッタ拡散用ポリ
シリコン層１４に接続される配線２０Ｂおよびベース取
出層１７に接続される配線２０Ｃを形成する。

以上のようにして、第１図に示す゛ト導体集積回路装置
が形成される。

なお上記実施例では、ＮＰＮトランジスタの場合を例示
したか、この発明はこれに限られるものでなく、ＰＮＰ
トランジスタであっても実施例と同様の効果を奏する。

以上、本発明を要約すると次のとおりである。

（１）　特許請求の範囲に記載のものにおいて、前記エ
ミッタ孔の底面には、第１導電型式の不純物イオンが注
入されており、それによって所望のベース層のキャリア
濃度にするように補償されている。

（２）　特二′１請求の範囲に記載のものにおいて、前
記エミッタ孔の側壁に設けられたサイドウオールをさら
に備える。

（３）　特許請求の範囲に記載の甲導体集積回路装置の
製造方法であって、 第１導電型式の半導体基板の上に第２導電型式の埋込コ
レクタ層を形成する工程と、 前記埋込コレクタ層の上に第２導電型式のエピタキシャ
ル成長層を形成する工程と、 前記エピタキシャル層の上層部に第１導電型式のベース
層を形成する工程と、 前記ベース層の表面を選択的にエツチングすることによ
って、エミッタ孔を該ベース層の表面に凹んだ状態に形
成する工程と、を６ｉえる。

（４）　上記（３）に記載の方法であって、前記エミッ
タ層の底面に第１導電型式の不純物イオン注入し、それ
によって所望のベース層のキャリア濃度になるように補
償する工程を、さらに備える。

（５）　上記（３）に記載の方法であって、前記エミッ
タ孔の側壁にサイドウオールを形成する工程を、さらに
備える。

［発明の効果］ 以上説明したとおり、この発明にかかる半導体集積回路
装置によれば、エミッタ孔がベース層の表面に凹んだ状
態に設けられているので、ベース幅が狭くなる。その結
果、トランジスタの動作の高速化を図ることができると
いう効果を奏する。

【図面の簡単な説明】

第１図は、この発明の一実施例にかかる半導体集積回路
装置の断面図である。 第２Ａ図〜第２Ｇ図は、この発明の一実施例にかかる半
導体集積回路装置の製造工程図であり、断面図で表わさ
れている。 第３図は、従来の半導体集積回路装置の断面図である。 第４Ａ図〜第４Ｄ図は、従来の半導体集積回路装置の製
造工程図であり、断面図で表わされている。 図において、１はシリコン基板、２は埋込コレクタ層、
３はエピタキシャル層、１０はベース層、１３はエミッ
タ孔、１５はエミッタ層である。 なお、３図中、同一ね号は同一または相当部分を示す。 １３：　　エミ・Ｉり号し １５：　エミーノタ層 ３図

Claims (1)

1. 【特許請求の範囲】 第１導電型式の半導体基板と、 前記半導体基板に設けられた第２導電型式の埋込コレク
   タ層と、 前記埋込コレクタ層の上に設けられた第２導電型式のエ
   ピタキシャル成長層と、 前記エピタキシャル成長層の上層部分に設けられた第１
   導電型式のベース層と、 前記ベース層の表面に凹んだ状態に設けられたエミッタ
   孔と、 前記エミッタ孔を取囲むように、前記ベース層内に設け
   られた第２導電型式のエミッタ層と、を備えた、半導体
   集積回路装置。