JPH10335344A - 自己整合型ダブルポリシリコンバイポーラトランジスタ及びその製造方法 - Google Patents
自己整合型ダブルポリシリコンバイポーラトランジスタ及びその製造方法Info
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- JPH10335344A JPH10335344A JP10123647A JP12364798A JPH10335344A JP H10335344 A JPH10335344 A JP H10335344A JP 10123647 A JP10123647 A JP 10123647A JP 12364798 A JP12364798 A JP 12364798A JP H10335344 A JPH10335344 A JP H10335344A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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-
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/42304—Base electrodes for bipolar transistors
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Abstract
(57)【要約】
【課題】 真性ベース領域に影響を与えず、独立的にリ
ンクアップ領域を形成し得る自己整合型ダブルポリシリ
コンバイポーラトランジスタ及びその製造方法を提供す
ること。 【解決手段】 ベース引き出し部としての第１ポリシリ
コンパターン１０２の内側壁にポリシリコンでなる
“Ｌ" 字形の第１スペーサ１０３を形成し、前記第１ポ
リシリコンパターン１０２内の不純物を第１スペーサ１
０３を介して側方拡散させることによりエピタキシャル
層１００内にリンクアップ領域１１２を形成する。
ンクアップ領域を形成し得る自己整合型ダブルポリシリ
コンバイポーラトランジスタ及びその製造方法を提供す
ること。 【解決手段】 ベース引き出し部としての第１ポリシリ
コンパターン１０２の内側壁にポリシリコンでなる
“Ｌ" 字形の第１スペーサ１０３を形成し、前記第１ポ
リシリコンパターン１０２内の不純物を第１スペーサ１
０３を介して側方拡散させることによりエピタキシャル
層１００内にリンクアップ領域１１２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はバイポーラトランジ
スタに係るもので、特に真性ベース領域とベースリンク
アップ領域を独立的に形成し得る自己整合型ダブルポリ
シリコンバイポーラトランジスタ及びその製造方法に関
する。
スタに係るもので、特に真性ベース領域とベースリンク
アップ領域を独立的に形成し得る自己整合型ダブルポリ
シリコンバイポーラトランジスタ及びその製造方法に関
する。
【０００２】
【従来の技術】自己整合型ダブルポリシリコンバイポー
ラトランジスタは高速バイポーラトランジスタの通常の
構造であって、ＩＥＤＭ誌（international electron
devices meeting 、pp.8-pp.11,1986 ）に発表され
た"SUBMICRON BIPOLAR TECHNOLOGY NEW CHANCES F
OR HIGH SPEED APPLICATIONS"に提示されるように、
コレクタ領域と、該コレクタ領域から所定間隔だけ離隔
されたベース領域と、該ベース領域に自己整合されたエ
ミッタ領域とが半導体基板の同一面に形成される。
ラトランジスタは高速バイポーラトランジスタの通常の
構造であって、ＩＥＤＭ誌（international electron
devices meeting 、pp.8-pp.11,1986 ）に発表され
た"SUBMICRON BIPOLAR TECHNOLOGY NEW CHANCES F
OR HIGH SPEED APPLICATIONS"に提示されるように、
コレクタ領域と、該コレクタ領域から所定間隔だけ離隔
されたベース領域と、該ベース領域に自己整合されたエ
ミッタ領域とが半導体基板の同一面に形成される。
【０００３】前記ベース領域及びエミッタ領域の製造方
法を説明すると、ｐ＋型の第１ポリシリコンの間にベー
ス領域を形成し、該第１ポリシリコンの間にｎ＋型の第
２ポリシリコンを自己整合させてエミッタ領域を形成
し、前記第１ポリシリコンの不純物を外方拡散させる方
法によりイオン注入を行って外部ベース領域を形成す
る。ここで、前記外部ベース領域と真性ベース領域を連
結する部分をリンクアップ(link up)領域またはグラフ
トベース(graft-base)領域と言い、酸化膜のスペーサの
厚さ及び前記第１ポリシリコンからの側方拡散によりそ
れら２つのベース領域が重畳される程度を決定する。こ
の領域はトランジスタの特性を決定する重要な要素であ
って、リンクアップ領域に前記外部ベース領域と真性ベ
ース領域とが重なる部分が広いことに起因してリンクア
ップ領域が狭くなると、エミッタ- ベース接合破壊電圧
(BVebo) 、電流利得( β) 、及び単一利得周波数(unit
cutoff frequency：ff) が減少し、二つのベース領域
が離れていれば、ベース抵抗(Rb)が増加すると共に周辺
パンチスルー電圧が減少する。
法を説明すると、ｐ＋型の第１ポリシリコンの間にベー
ス領域を形成し、該第１ポリシリコンの間にｎ＋型の第
２ポリシリコンを自己整合させてエミッタ領域を形成
し、前記第１ポリシリコンの不純物を外方拡散させる方
法によりイオン注入を行って外部ベース領域を形成す
る。ここで、前記外部ベース領域と真性ベース領域を連
結する部分をリンクアップ(link up)領域またはグラフ
トベース(graft-base)領域と言い、酸化膜のスペーサの
厚さ及び前記第１ポリシリコンからの側方拡散によりそ
れら２つのベース領域が重畳される程度を決定する。こ
の領域はトランジスタの特性を決定する重要な要素であ
って、リンクアップ領域に前記外部ベース領域と真性ベ
ース領域とが重なる部分が広いことに起因してリンクア
ップ領域が狭くなると、エミッタ- ベース接合破壊電圧
(BVebo) 、電流利得( β) 、及び単一利得周波数(unit
cutoff frequency：ff) が減少し、二つのベース領域
が離れていれば、ベース抵抗(Rb)が増加すると共に周辺
パンチスルー電圧が減少する。
【０００４】図１４ないし図１７は、このような従来の
自己整合型ダブルポリシリコンバイポーラトランジスタ
の製造過程を示す断面図であって、ベース領域と該ベー
ス領域に自己整合されるエミッタ領域だけを図示し、半
導体基板と埋め込み層は図示しない。即ち、図１４に示
すように、ｐ型の半導体基板上に埋め込み層を形成した
後、該埋め込み層上にｎ型のエピタキシャル層１０を成
長させ、該エピタキシャル層１０に一連の工程を施して
トランジスタ間を分離するための素子分離領域１１を形
成する。次いで、該素子分離領域１１の形成されたエピ
タキシャル層１０上に第１ポリシリコン層１２を形成し
た後、この第１ポリシリコン層１２に高濃度ｐ型不純物
をイオン注入し、その上に第１酸化膜１３を積層する。
自己整合型ダブルポリシリコンバイポーラトランジスタ
の製造過程を示す断面図であって、ベース領域と該ベー
ス領域に自己整合されるエミッタ領域だけを図示し、半
導体基板と埋め込み層は図示しない。即ち、図１４に示
すように、ｐ型の半導体基板上に埋め込み層を形成した
後、該埋め込み層上にｎ型のエピタキシャル層１０を成
長させ、該エピタキシャル層１０に一連の工程を施して
トランジスタ間を分離するための素子分離領域１１を形
成する。次いで、該素子分離領域１１の形成されたエピ
タキシャル層１０上に第１ポリシリコン層１２を形成し
た後、この第１ポリシリコン層１２に高濃度ｐ型不純物
をイオン注入し、その上に第１酸化膜１３を積層する。
【０００５】次いで、図１５に示すように、前記第１酸
化膜１３及び第１ポリシリコン層１２を同一食刻マスク
を用いて前記エピタキシャル層１０の表面が露出するま
で食刻した後、それら結果物の表面に薄膜の第２酸化膜
１４を形成すると同時に、前記第１ポリシリコン層１２
内の不純物を前記エピタキシャル層１０内に外方拡散さ
せて外部ベース領域１５を形成する。その後、それら結
果物に対してｐ型不純物イオンのＢＦ2 またはＢイオン
を低いエネルギで浅く注入して低濃度にドーピングされ
たリンクアップ領域１６を形成する。
化膜１３及び第１ポリシリコン層１２を同一食刻マスク
を用いて前記エピタキシャル層１０の表面が露出するま
で食刻した後、それら結果物の表面に薄膜の第２酸化膜
１４を形成すると同時に、前記第１ポリシリコン層１２
内の不純物を前記エピタキシャル層１０内に外方拡散さ
せて外部ベース領域１５を形成する。その後、それら結
果物に対してｐ型不純物イオンのＢＦ2 またはＢイオン
を低いエネルギで浅く注入して低濃度にドーピングされ
たリンクアップ領域１６を形成する。
【０００６】次いで、図１６に示すように、前記食刻さ
れた第１ポリシリコン層１２及び第１酸化膜１３の内側
壁に酸化膜のスペーサ１７を形成した後、該酸化膜のス
ペーサ１７の間のエピタキシャル層１０にイオン注入を
施して真性ベース領域１８を形成する。
れた第１ポリシリコン層１２及び第１酸化膜１３の内側
壁に酸化膜のスペーサ１７を形成した後、該酸化膜のス
ペーサ１７の間のエピタキシャル層１０にイオン注入を
施して真性ベース領域１８を形成する。
【０００７】次いで、図１７に示すように、それら結果
物の表面に第２ポリシリコン層１９を形成し、ｎ型不純
物イオンのＡｓをイオン注入した後、前記第２ポリシリ
コン層１９を写真食刻マスクを用いて食刻し、アニーリ
ングを施して前記第２ポリシリコン層１９内の不純物を
下部の真性ベース領域18内に外方拡散させてエミッタ領
域２０を形成する。
物の表面に第２ポリシリコン層１９を形成し、ｎ型不純
物イオンのＡｓをイオン注入した後、前記第２ポリシリ
コン層１９を写真食刻マスクを用いて食刻し、アニーリ
ングを施して前記第２ポリシリコン層１９内の不純物を
下部の真性ベース領域18内に外方拡散させてエミッタ領
域２０を形成する。
【０００８】
【発明が解決しようとする課題】しかるに、このような
従来の自己整合型ダブルポリシリコンバイポーラトラン
ジスタの製造方法では、エミッタ−ベース接合破壊電
圧、電流利得、単一利得周波数、ベース抵抗及び周辺パ
ンチスルー電圧値等の多くの特性の調和を図るように酸
化膜スペーサ１７の厚さを適切に調節することが厳し
く、工程マージンも小さいという問題点があった。ま
た、真性ベース領域１８の不純物濃度がリンクアップ領
域１６を形成するためのイオン注入及び酸化膜スペーサ
１７形成後に実施されるイオン注入の全体のドーズ量に
より決定されるから、リンクアップ領域１６よりも真性
ベース領域１８の不純物濃度が高く形成されてリンクア
ップ領域１６によりベース抵抗が増加するという問題点
があった。さらに、リンクアップ領域１６を形成するた
めのイオン注入時に真性ベース領域１８にもイオンが注
入されるため、真性ベース領域１８の独立的な特性を確
保することが難しいという問題点があった。
従来の自己整合型ダブルポリシリコンバイポーラトラン
ジスタの製造方法では、エミッタ−ベース接合破壊電
圧、電流利得、単一利得周波数、ベース抵抗及び周辺パ
ンチスルー電圧値等の多くの特性の調和を図るように酸
化膜スペーサ１７の厚さを適切に調節することが厳し
く、工程マージンも小さいという問題点があった。ま
た、真性ベース領域１８の不純物濃度がリンクアップ領
域１６を形成するためのイオン注入及び酸化膜スペーサ
１７形成後に実施されるイオン注入の全体のドーズ量に
より決定されるから、リンクアップ領域１６よりも真性
ベース領域１８の不純物濃度が高く形成されてリンクア
ップ領域１６によりベース抵抗が増加するという問題点
があった。さらに、リンクアップ領域１６を形成するた
めのイオン注入時に真性ベース領域１８にもイオンが注
入されるため、真性ベース領域１８の独立的な特性を確
保することが難しいという問題点があった。
【０００９】本発明は上記の点に鑑みなされたもので、
その目的は、ベース引き出し用のポリシリコン膜の側壁
にスペーサを形成して、該スペーサを通した側方拡散に
よりリンクアップ領域を形成することにより、真性ベー
ス領域に影響を与えず、独立的にリンクアップ領域を形
成し得る自己整合型ダブルポリシリコンバイポーラトラ
ンジスタ及びその製造方法を提供しようとするものであ
る。本発明の他の目的は、上記のような自己整合型ダブ
ルポリシリコンバイポーラトランジスタを効率的に製造
し得る製造方法を提供しようとするものである。
その目的は、ベース引き出し用のポリシリコン膜の側壁
にスペーサを形成して、該スペーサを通した側方拡散に
よりリンクアップ領域を形成することにより、真性ベー
ス領域に影響を与えず、独立的にリンクアップ領域を形
成し得る自己整合型ダブルポリシリコンバイポーラトラ
ンジスタ及びその製造方法を提供しようとするものであ
る。本発明の他の目的は、上記のような自己整合型ダブ
ルポリシリコンバイポーラトランジスタを効率的に製造
し得る製造方法を提供しようとするものである。
【００１０】
【課題を解決するための手段】上記課題を解決し上記目
的を達成するため本発明に係る自己整合型ダブルポリシ
リコンバイポーラトランジスタは、半導体層上に所定間
隔だけ離隔されて形成された一対の第１ポリシリコンパ
ターンと、該第１ポリシリコンパターンの間の前記半導
体層上に形成された第２ポリシリコンパターンと、前記
第１ポリシリコンパターンの内側壁に形成された第１ス
ペーサと、該第１スペーサの内側部と前記第２ポリシリ
コンパターン間に形成された第２スペーサと、それら第
１、第２スペーサがなす内側壁と前記第２ポリシリコン
パターン間に形成された第３スペーサと、前記第１ポリ
シリコンパターン内の不純物が前記第１スペーサを介し
て拡散されて前記半導体層内に形成された不純物領域と
を具備することを特徴とする。このような自己整合型ダ
ブルポリシリコンバイポーラトランジスタにおいて、前
記第１ポリシリコンパターンと前記半導体層間に第１絶
縁膜パターンを介在させることもできる。
的を達成するため本発明に係る自己整合型ダブルポリシ
リコンバイポーラトランジスタは、半導体層上に所定間
隔だけ離隔されて形成された一対の第１ポリシリコンパ
ターンと、該第１ポリシリコンパターンの間の前記半導
体層上に形成された第２ポリシリコンパターンと、前記
第１ポリシリコンパターンの内側壁に形成された第１ス
ペーサと、該第１スペーサの内側部と前記第２ポリシリ
コンパターン間に形成された第２スペーサと、それら第
１、第２スペーサがなす内側壁と前記第２ポリシリコン
パターン間に形成された第３スペーサと、前記第１ポリ
シリコンパターン内の不純物が前記第１スペーサを介し
て拡散されて前記半導体層内に形成された不純物領域と
を具備することを特徴とする。このような自己整合型ダ
ブルポリシリコンバイポーラトランジスタにおいて、前
記第１ポリシリコンパターンと前記半導体層間に第１絶
縁膜パターンを介在させることもできる。
【００１１】また、上記課題を解決し上記目的を達成す
るため本発明に係る自己整合型ダブルポリシリコンバイ
ポーラトランジスタの製造方法は、半導体層上に第１導
電型のポリシリコンを堆積させた後写真食刻工程により
パターニングして一対の第１ポリシリコンパターンを形
成すると共に、該第１ポリシリコンパターンの間に開口
部を形成する工程と、それら結果物の表面にポリシリコ
ンと非酸化物質を順次堆積させた後食刻して前記第１ポ
リシリコンパターンの内側壁に第１、第２スペーサを形
成する工程と、それら結果物を熱処理して前記第１ポリ
シリコンパターン内の不純物を前記第１スペーサを介し
て前記半導体層内に拡散させる工程と、それら結果物に
対して第１導電型不純物をイオン注入した後、前記第
１、第２スペーサの内側壁に第３スペーサを形成する工
程と、それら結果物の表面に第２導電型のポリシリコン
を堆積させた後写真食刻工程によりパターニングして前
記第３スペーサの内側で前記開口部部分に第２ポリシリ
コンパターンを形成する工程と、それら結果物を熱処理
して前記第２ポリシリコンパターン内の不純物を下部の
前記半導体層内に拡散させる工程とを具備することを特
徴とする。このような自己整合型ダブルポリシリコンバ
イポーラトランジスタの製造方法において、前記第１ポ
リシリコンパターンとなる第１導電型のポリシリコンを
堆積させる前に、前記半導体層上に絶縁膜を形成する工
程を更に有することができる。
るため本発明に係る自己整合型ダブルポリシリコンバイ
ポーラトランジスタの製造方法は、半導体層上に第１導
電型のポリシリコンを堆積させた後写真食刻工程により
パターニングして一対の第１ポリシリコンパターンを形
成すると共に、該第１ポリシリコンパターンの間に開口
部を形成する工程と、それら結果物の表面にポリシリコ
ンと非酸化物質を順次堆積させた後食刻して前記第１ポ
リシリコンパターンの内側壁に第１、第２スペーサを形
成する工程と、それら結果物を熱処理して前記第１ポリ
シリコンパターン内の不純物を前記第１スペーサを介し
て前記半導体層内に拡散させる工程と、それら結果物に
対して第１導電型不純物をイオン注入した後、前記第
１、第２スペーサの内側壁に第３スペーサを形成する工
程と、それら結果物の表面に第２導電型のポリシリコン
を堆積させた後写真食刻工程によりパターニングして前
記第３スペーサの内側で前記開口部部分に第２ポリシリ
コンパターンを形成する工程と、それら結果物を熱処理
して前記第２ポリシリコンパターン内の不純物を下部の
前記半導体層内に拡散させる工程とを具備することを特
徴とする。このような自己整合型ダブルポリシリコンバ
イポーラトランジスタの製造方法において、前記第１ポ
リシリコンパターンとなる第１導電型のポリシリコンを
堆積させる前に、前記半導体層上に絶縁膜を形成する工
程を更に有することができる。
【００１２】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して詳細に説明する。図１は本発明に係る自己整合
型ダブルポリシリコンバイポーラトランジスタの第１実
施形態を示す断面図である。この第１実施形態において
は、図示しない半導体基板内の埋め込み層上にエピタキ
シャル層１００が形成され、このエピタキシャル層１０
０の周辺部分に素子分離領域１０１が形成される。さら
に、この素子分離領域１０１の内側のエピタキシャル層
部分に真性ベース領域１１１、リンクアップ領域１１
２、外部ベース領域１１３が形成され、真性ベース領域
１１１内にはエミッタ領域１１４が形成される。
参照して詳細に説明する。図１は本発明に係る自己整合
型ダブルポリシリコンバイポーラトランジスタの第１実
施形態を示す断面図である。この第１実施形態において
は、図示しない半導体基板内の埋め込み層上にエピタキ
シャル層１００が形成され、このエピタキシャル層１０
０の周辺部分に素子分離領域１０１が形成される。さら
に、この素子分離領域１０１の内側のエピタキシャル層
部分に真性ベース領域１１１、リンクアップ領域１１
２、外部ベース領域１１３が形成され、真性ベース領域
１１１内にはエミッタ領域１１４が形成される。
【００１３】前記エピタキシャル層１００上には、所定
間隔だけ離間されて一対の第１ポリシリコンパターン１
０２が形成され、この第１ポリシリコンパターン１０２
の間の前記エピタキシャル層１００上には第２ポリシリ
コンパターン１０７が形成される。また、前記第１ポリ
シリコンパターン１０２の内側壁から第２ポリシリコン
パターン１０７の間には、第１、第２、第３スペーサ１
０３，１０４，１０６が順次配列される。第１スペーサ
１０３は、前記第１ポリシリコンパターン１０２の内側
壁にポリシリコンでＬ字状に形成される。この第１スペ
ーサ１０３を介して第１ポリシリコンパターン１０２内
の不純物が側方拡散されてエピタキシャル層１００内に
拡散されることにより前記リンクアップ領域１１２が形
成されている。他方、外部ベース領域１１３は、第１ポ
リシリコンパターン１０２からの直接的な不純物拡散に
よってエピタキシャル層１００内に形成される。一方、
真性ベース領域１１１は、別途のイオン注入により形成
され、その真性ベース領域１１１内に第２ポリシリコン
パターン１０７からの不純物拡散によってエミッタ領域
１１４が形成される。
間隔だけ離間されて一対の第１ポリシリコンパターン１
０２が形成され、この第１ポリシリコンパターン１０２
の間の前記エピタキシャル層１００上には第２ポリシリ
コンパターン１０７が形成される。また、前記第１ポリ
シリコンパターン１０２の内側壁から第２ポリシリコン
パターン１０７の間には、第１、第２、第３スペーサ１
０３，１０４，１０６が順次配列される。第１スペーサ
１０３は、前記第１ポリシリコンパターン１０２の内側
壁にポリシリコンでＬ字状に形成される。この第１スペ
ーサ１０３を介して第１ポリシリコンパターン１０２内
の不純物が側方拡散されてエピタキシャル層１００内に
拡散されることにより前記リンクアップ領域１１２が形
成されている。他方、外部ベース領域１１３は、第１ポ
リシリコンパターン１０２からの直接的な不純物拡散に
よってエピタキシャル層１００内に形成される。一方、
真性ベース領域１１１は、別途のイオン注入により形成
され、その真性ベース領域１１１内に第２ポリシリコン
パターン１０７からの不純物拡散によってエミッタ領域
１１４が形成される。
【００１４】第２スペーサ１０４は、シリコン窒化物か
らなり、第１スペーサ１０３の内側部と第２ポリシリコ
ンパターン１０７の間に介在されて設けられる。第３ス
ペーサ１０６は、第１スペーサ１０３及び第２スペーサ
１０４がなす内側壁と第２ポリシリコンパターン１０７
間に介在されて設けられる。これら第２、第３スペーサ
１０４，１０６は、第１スペーサ１０３及び第１ポリシ
リコンパターン１０２と第２ポリシリコンパターン１０
７とを絶縁するために設けられる。第２ポリシリコンパ
ターン１０７の側端部は第２、第３スペーサ１０４，１
０６上に位置する。第１ポリシリコンパターン１０２の
上面には、コンタクト抵抗を減らすためにシリサイド膜
１１０が形成されている。そして、以上の構造体の全表
面は層間絶縁膜１０８で覆われており、この層間絶縁膜
１０８を貫通して金属配線層１０９が第１、第２ポリシ
リコンパターン１０２，１０７に接続される。
らなり、第１スペーサ１０３の内側部と第２ポリシリコ
ンパターン１０７の間に介在されて設けられる。第３ス
ペーサ１０６は、第１スペーサ１０３及び第２スペーサ
１０４がなす内側壁と第２ポリシリコンパターン１０７
間に介在されて設けられる。これら第２、第３スペーサ
１０４，１０６は、第１スペーサ１０３及び第１ポリシ
リコンパターン１０２と第２ポリシリコンパターン１０
７とを絶縁するために設けられる。第２ポリシリコンパ
ターン１０７の側端部は第２、第３スペーサ１０４，１
０６上に位置する。第１ポリシリコンパターン１０２の
上面には、コンタクト抵抗を減らすためにシリサイド膜
１１０が形成されている。そして、以上の構造体の全表
面は層間絶縁膜１０８で覆われており、この層間絶縁膜
１０８を貫通して金属配線層１０９が第１、第２ポリシ
リコンパターン１０２，１０７に接続される。
【００１５】上記のような自己整合型ダブルポリシリコ
ンバイポーラトランジスタは、ベース引き出し部として
の第１ポリシリコン膜パターン１０２の側壁にポリシリ
コンで“Ｌ" 字形の第１スペーサ１０３を形成し、該
“Ｌ" 字形の第１スペーサ１０３を通した第１ポリシリ
コン膜パターン１０２からの不純物の側方拡散によりリ
ンクアップ領域１１２を形成しているので、真性ベース
領域１１１に影響を与えず、独立的にリンクアップ領域
１１２を形成し得る。したがって、真性ベース領域１１
１の独立的な特性を確保することができるとともに、真
性ベース領域１１１よりリンクアップ領域１１２の不純
物濃度を高めてベース抵抗を下げることができ、高性能
の素子を得ることができる。
ンバイポーラトランジスタは、ベース引き出し部として
の第１ポリシリコン膜パターン１０２の側壁にポリシリ
コンで“Ｌ" 字形の第１スペーサ１０３を形成し、該
“Ｌ" 字形の第１スペーサ１０３を通した第１ポリシリ
コン膜パターン１０２からの不純物の側方拡散によりリ
ンクアップ領域１１２を形成しているので、真性ベース
領域１１１に影響を与えず、独立的にリンクアップ領域
１１２を形成し得る。したがって、真性ベース領域１１
１の独立的な特性を確保することができるとともに、真
性ベース領域１１１よりリンクアップ領域１１２の不純
物濃度を高めてベース抵抗を下げることができ、高性能
の素子を得ることができる。
【００１６】図２は、本発明に係る自己整合型ダブルポ
リシリコンバイポーラトランジスタの第２実施形態を示
す断面図で、第１ポリシリコンパターン１０２の下部に
第１絶縁膜パターン２０２が形成される。換言すれば、
エピタキシャル層１００上に所定間隔で一対の第１絶縁
膜パターン２０２が形成され、この第１絶縁膜パターン
２０２上に第１ポリシリコンパターン１０２が形成され
る。したがって、エピタキシャル層１００と第１ポリシ
リコンパターン１０２とが接触せず、第１スペーサ１０
３のみを通じて前記第１ポリシリコンパターン１０２内
の不純物が前記エピタキシャル層１００に拡散されてリ
ンクアップ領域１１２と外部ベース領域１１３が狭く形
成されるので、ベース- コレクタ間の寄生容量を大きく
減らすことができ、高速動作が可能となる。また、この
第２実施形態においては、シリサイド膜１１０上に第２
絶縁膜パターン２０４が形成されており、さらに、第３
スペーサ１０６は、それ自身のシリコン窒化物の下に薄
膜酸化膜２０７を有する。したがって、第３スペーサは
２層構造ということができる。第２実施形態のその他の
構造は図１の第１実施形態と同一であり、同一部分には
図１と同一番号を付す。
リシリコンバイポーラトランジスタの第２実施形態を示
す断面図で、第１ポリシリコンパターン１０２の下部に
第１絶縁膜パターン２０２が形成される。換言すれば、
エピタキシャル層１００上に所定間隔で一対の第１絶縁
膜パターン２０２が形成され、この第１絶縁膜パターン
２０２上に第１ポリシリコンパターン１０２が形成され
る。したがって、エピタキシャル層１００と第１ポリシ
リコンパターン１０２とが接触せず、第１スペーサ１０
３のみを通じて前記第１ポリシリコンパターン１０２内
の不純物が前記エピタキシャル層１００に拡散されてリ
ンクアップ領域１１２と外部ベース領域１１３が狭く形
成されるので、ベース- コレクタ間の寄生容量を大きく
減らすことができ、高速動作が可能となる。また、この
第２実施形態においては、シリサイド膜１１０上に第２
絶縁膜パターン２０４が形成されており、さらに、第３
スペーサ１０６は、それ自身のシリコン窒化物の下に薄
膜酸化膜２０７を有する。したがって、第３スペーサは
２層構造ということができる。第２実施形態のその他の
構造は図１の第１実施形態と同一であり、同一部分には
図１と同一番号を付す。
【００１７】図３ないし図７は本発明の製造方法の第１
実施形態を示す断面図で、図１のバイポーラトランジス
タを製造する方法である。この第１実施形態では、ま
ず、第１導電型例えばＰ型の半導体基板内に第２導電型
例えばＮ型（第１導電型をＮ型、第２導電型をＰ型とす
ることもできる）の埋め込み層を形成した後、前記埋め
込み層の上部にＮ型の第２導電型エピタキシャル層を成
長させるが、このような工程は通常のバイポーラトラン
ジスタの製造工程であるから、図面による説明は省略
し、以後の工程は次のようである。
実施形態を示す断面図で、図１のバイポーラトランジス
タを製造する方法である。この第１実施形態では、ま
ず、第１導電型例えばＰ型の半導体基板内に第２導電型
例えばＮ型（第１導電型をＮ型、第２導電型をＰ型とす
ることもできる）の埋め込み層を形成した後、前記埋め
込み層の上部にＮ型の第２導電型エピタキシャル層を成
長させるが、このような工程は通常のバイポーラトラン
ジスタの製造工程であるから、図面による説明は省略
し、以後の工程は次のようである。
【００１８】まず、図３に示すように、エピタキシャル
層１００に第１導電型の不純物を局部的にイオン注入し
てトランジスタの間を分離するための素子分離領域１０
１を形成する。次に、該素子分離領域１０１の形成され
たエピタキシャル層１００上に第１ポリシリコン層を形
成した後、高濃度の第１導電型不純物を第１ポリシリコ
ン層にイオン注入し、さらに第１ポリシリコン層を写真
食刻工程により食刻することにより、一対の第１ポリシ
リコンパターン１０２と、その間の開口部をそれぞれ形
成する。なお、第１ポリシリコン層（第１ポリシリコン
パターン１０２）の上面にはコンタクト抵抗を減らすた
めにシリサイド膜を形成できるが、ここではその工程は
省略した。
層１００に第１導電型の不純物を局部的にイオン注入し
てトランジスタの間を分離するための素子分離領域１０
１を形成する。次に、該素子分離領域１０１の形成され
たエピタキシャル層１００上に第１ポリシリコン層を形
成した後、高濃度の第１導電型不純物を第１ポリシリコ
ン層にイオン注入し、さらに第１ポリシリコン層を写真
食刻工程により食刻することにより、一対の第１ポリシ
リコンパターン１０２と、その間の開口部をそれぞれ形
成する。なお、第１ポリシリコン層（第１ポリシリコン
パターン１０２）の上面にはコンタクト抵抗を減らすた
めにシリサイド膜を形成できるが、ここではその工程は
省略した。
【００１９】次いで、それら結果物の表面の全てに２０
０〜１０００Å程度の厚さで第２ポリシリコン層を堆積
させる。ここで、第２ポリシリコン層としては、不純物
のドーピングされないものをそのまま使用するか、また
は堆積後に第１導電型の不純物がＥ１４イオン/cm2以下
のドーズ量に４０keV 以下のエネルギでイオン注入され
る。次いで、前記第２ポリシリコン層上に２０００〜４
０００Å程度の厚さにシリコン窒化物（Si3N4)のような
非酸化物質を蒸着させて絶縁膜を形成する。その後、絶
縁膜をエッチバックして図４に示すように開口部部分の
第２ポリシリコン層の内側壁に第２スペーサ１０４を形
成する。その後、再び該第２スペーサ１０４をマスクと
して前記第２ポリシリコン層を食刻することにより、
“Ｌ" 字状の第１スペーサ１０３を形成する。
０〜１０００Å程度の厚さで第２ポリシリコン層を堆積
させる。ここで、第２ポリシリコン層としては、不純物
のドーピングされないものをそのまま使用するか、また
は堆積後に第１導電型の不純物がＥ１４イオン/cm2以下
のドーズ量に４０keV 以下のエネルギでイオン注入され
る。次いで、前記第２ポリシリコン層上に２０００〜４
０００Å程度の厚さにシリコン窒化物（Si3N4)のような
非酸化物質を蒸着させて絶縁膜を形成する。その後、絶
縁膜をエッチバックして図４に示すように開口部部分の
第２ポリシリコン層の内側壁に第２スペーサ１０４を形
成する。その後、再び該第２スペーサ１０４をマスクと
して前記第２ポリシリコン層を食刻することにより、
“Ｌ" 字状の第１スペーサ１０３を形成する。
【００２０】次いで、それら結果物に対してアニーリン
グを施す。このアニーリングにより、図５に示すよう
に、５０〜２００Å程度の薄膜の酸化膜１０５が第１ポ
リシリコンパターン１０２の上面に形成されると同時
に、第１ポリシリコンパターン１０２内の不純物が直接
エピタキシャル層１００内に拡散されてエピタキシャル
層１００内に外部ベース領域１１３が形成されるととも
に、前記第１スペーサ１０３を通して前記第１ポリシリ
コンパターン１０２内の不純物がエピタキシャル層１０
０内に拡散されてリンクアップ領域１１２が形成され
る。その後、第１導電型の不純物をイオン注入して、エ
ピタキシャル層１００内に真性ベース領域１１１を形成
する。
グを施す。このアニーリングにより、図５に示すよう
に、５０〜２００Å程度の薄膜の酸化膜１０５が第１ポ
リシリコンパターン１０２の上面に形成されると同時
に、第１ポリシリコンパターン１０２内の不純物が直接
エピタキシャル層１００内に拡散されてエピタキシャル
層１００内に外部ベース領域１１３が形成されるととも
に、前記第１スペーサ１０３を通して前記第１ポリシリ
コンパターン１０２内の不純物がエピタキシャル層１０
０内に拡散されてリンクアップ領域１１２が形成され
る。その後、第１導電型の不純物をイオン注入して、エ
ピタキシャル層１００内に真性ベース領域１１１を形成
する。
【００２１】次いで、図６に示すように、薄膜の酸化膜
１０５を除去した後、それら結果物の表面に前記開口部
が十分に充填されるように非酸化物を堆積する。その後
その非酸化物を全面エッチバックすることにより、前記
第２スペーサ１０４及び第１スペーサ１０３の側壁に第
３スペーサ１０６を形成する。
１０５を除去した後、それら結果物の表面に前記開口部
が十分に充填されるように非酸化物を堆積する。その後
その非酸化物を全面エッチバックすることにより、前記
第２スペーサ１０４及び第１スペーサ１０３の側壁に第
３スペーサ１０６を形成する。
【００２２】次いで、それら結果物の表面に第３ポリシ
リコン層を堆積させ、高濃度の第２導電型不純物イオン
を注入してからそれを写真食刻工程により食刻してパタ
ーニングすることにより、図７に示すように、第３スペ
ーサ１０６の内側で開口部部分に第２ポリシリコンパタ
ーン１０７を形成する。このとき、第２ポリシリコンパ
ターン１０７の側端部は第３スペーサ１０６上または第
２スペーサ１０４上に留まるようにし、第２ポリシリコ
ンパターン１０７が第１スペーサ１０３及び第１ポリシ
リコンパターン１０２と絶縁されるようにする。その
後、それら結果物をアニーリングして前記第２ポリシリ
コンパターン１０７より不純物を拡散させることによ
り、真性ベース領域１１１内にエミッタ領域１１４を形
成する。
リコン層を堆積させ、高濃度の第２導電型不純物イオン
を注入してからそれを写真食刻工程により食刻してパタ
ーニングすることにより、図７に示すように、第３スペ
ーサ１０６の内側で開口部部分に第２ポリシリコンパタ
ーン１０７を形成する。このとき、第２ポリシリコンパ
ターン１０７の側端部は第３スペーサ１０６上または第
２スペーサ１０４上に留まるようにし、第２ポリシリコ
ンパターン１０７が第１スペーサ１０３及び第１ポリシ
リコンパターン１０２と絶縁されるようにする。その
後、それら結果物をアニーリングして前記第２ポリシリ
コンパターン１０７より不純物を拡散させることによ
り、真性ベース領域１１１内にエミッタ領域１１４を形
成する。
【００２３】次いで、それら結果物の表面に層間絶縁膜
１０８を形成した後、層間絶縁膜１０８を選択的に食刻
して前記第１、第２ポリシリコンパターン１０２及び１
０７上にコンタクトホールを形成し、該コンタクトホー
ルを通してそれら第１、第２ポリシリコンパターン１０
２，１０７にそれぞれ連結されるように金属配線層１０
９を形成する。
１０８を形成した後、層間絶縁膜１０８を選択的に食刻
して前記第１、第２ポリシリコンパターン１０２及び１
０７上にコンタクトホールを形成し、該コンタクトホー
ルを通してそれら第１、第２ポリシリコンパターン１０
２，１０７にそれぞれ連結されるように金属配線層１０
９を形成する。
【００２４】図８ないし図１２は本発明の製造方法の第
２実施形態を示す断面図で、図２のバイポーラトランジ
スタを製造する方法である。この第２実施形態では、ま
ず図８に示すように、第２導電型のエピタキシャル層１
００に第１導電型の不純物を局部的にイオン注入してト
ランジスタの間を分離するための素子分離領域１０１を
形成する。次に、該素子分離領域１０１の形成されたエ
ピタキシャル層１００上に第１絶縁膜２０２と第１ポリ
シリコン層を順次積層した後、該第１ポリシリコン層に
高濃度に第１導電型の不純物をイオン注入する。その
後、前記第１ポリシリコン層の上部にコンタクト抵抗を
減らすためにシリサイド膜を形成するが、ここではその
工程は省略した。
２実施形態を示す断面図で、図２のバイポーラトランジ
スタを製造する方法である。この第２実施形態では、ま
ず図８に示すように、第２導電型のエピタキシャル層１
００に第１導電型の不純物を局部的にイオン注入してト
ランジスタの間を分離するための素子分離領域１０１を
形成する。次に、該素子分離領域１０１の形成されたエ
ピタキシャル層１００上に第１絶縁膜２０２と第１ポリ
シリコン層を順次積層した後、該第１ポリシリコン層に
高濃度に第１導電型の不純物をイオン注入する。その
後、前記第１ポリシリコン層の上部にコンタクト抵抗を
減らすためにシリサイド膜を形成するが、ここではその
工程は省略した。
【００２５】次いで、前記第１ポリシリコン層上に２０
００〜４０００Å程度の厚さに第２絶縁膜を形成した
後、同一食刻マスクにより写真食刻工程を施して前記第
２絶縁膜、第１ポリシリコン層及び第１絶縁膜をパター
ニングすることにより、一対の第１絶縁膜パターン２０
２、第１ポリシリコンパターン１０２、第２絶縁膜パタ
ーン２０４と、その一対の間の開口部を形成する。ここ
で、第２絶縁膜パターン２０４は形成しない構造とする
こともできる。
００〜４０００Å程度の厚さに第２絶縁膜を形成した
後、同一食刻マスクにより写真食刻工程を施して前記第
２絶縁膜、第１ポリシリコン層及び第１絶縁膜をパター
ニングすることにより、一対の第１絶縁膜パターン２０
２、第１ポリシリコンパターン１０２、第２絶縁膜パタ
ーン２０４と、その一対の間の開口部を形成する。ここ
で、第２絶縁膜パターン２０４は形成しない構造とする
こともできる。
【００２６】次いで、それら結果物の全面に２００〜１
０００Å程度の厚さで第２ポリシリコン層を堆積させ
る。ここで、第２ポリシリコン層としては、第１実施形
態と同様に不純物のドーピングされないものをそのまま
使用するか、または堆積後に第１導電型の不純物がＥ１
４イオン/cm2以下のドーズ量に４０keV 以下のエネルギ
でイオン注入される。次いで、前記第２ポリシリコン層
上に２０００〜４０００Å程度の厚さにシリコン窒化物
(Si3N4) のような非酸化物質を蒸着させて絶縁膜を形成
する。その後、絶縁膜をエッチバックして図９に示すよ
うに開口部部分の第２ポリシリコン層の内側壁に第２ス
ペーサ１０４を形成し、その後再び前記第２スペーサ１
０４をマスクとして第２ポリシリコン層を食刻すること
により、“Ｌ" 字状の第１スペーサ１０３を形成する。
０００Å程度の厚さで第２ポリシリコン層を堆積させ
る。ここで、第２ポリシリコン層としては、第１実施形
態と同様に不純物のドーピングされないものをそのまま
使用するか、または堆積後に第１導電型の不純物がＥ１
４イオン/cm2以下のドーズ量に４０keV 以下のエネルギ
でイオン注入される。次いで、前記第２ポリシリコン層
上に２０００〜４０００Å程度の厚さにシリコン窒化物
(Si3N4) のような非酸化物質を蒸着させて絶縁膜を形成
する。その後、絶縁膜をエッチバックして図９に示すよ
うに開口部部分の第２ポリシリコン層の内側壁に第２ス
ペーサ１０４を形成し、その後再び前記第２スペーサ１
０４をマスクとして第２ポリシリコン層を食刻すること
により、“Ｌ" 字状の第１スペーサ１０３を形成する。
【００２７】次いで、それら結果物に対してアニーリン
グする。このアニーリングにより、図１０に示すよう
に、第１スペーサ１０３の上縁に５０〜２００Å程度の
薄膜の酸化膜２０７が形成される。同時に、第１ポリシ
リコンパターン１０２内の不純物が前記第１スペーサ１
０３を通して前記エピタキシャル層１００内に拡散され
て該エピタキシャル層１００内にリンクアップ領域１１
２と外部ベース領域１１３が形成される。その後、第１
導電型の不純物をイオン注入してエピタキシャル層１０
０内に真性ベース領域１１１を形成する。なお、前記薄
膜の酸化膜２０７は実際には前記第１スペーサ１０３の
上縁と第１、第２スペーサ１０３，１０４間のエピタキ
シャル層１００表面に形成される。
グする。このアニーリングにより、図１０に示すよう
に、第１スペーサ１０３の上縁に５０〜２００Å程度の
薄膜の酸化膜２０７が形成される。同時に、第１ポリシ
リコンパターン１０２内の不純物が前記第１スペーサ１
０３を通して前記エピタキシャル層１００内に拡散され
て該エピタキシャル層１００内にリンクアップ領域１１
２と外部ベース領域１１３が形成される。その後、第１
導電型の不純物をイオン注入してエピタキシャル層１０
０内に真性ベース領域１１１を形成する。なお、前記薄
膜の酸化膜２０７は実際には前記第１スペーサ１０３の
上縁と第１、第２スペーサ１０３，１０４間のエピタキ
シャル層１００表面に形成される。
【００２８】次いで、それら結果物の表面に開口部部分
を十分に充填させるようにシリコン窒化物のような非酸
化物質を堆積してから全面エッチバックすることによ
り、図１１に示すように、第２スペーサ１０４及び第１
スペーサ１０３の側壁に第３スペーサ１０６を形成す
る。このとき、薄膜酸化膜２０７は、第３スペーサ１０
６下を除いて除去される。第３スペーサ１０６は下部の
薄膜酸化膜２０７を包含する。
を十分に充填させるようにシリコン窒化物のような非酸
化物質を堆積してから全面エッチバックすることによ
り、図１１に示すように、第２スペーサ１０４及び第１
スペーサ１０３の側壁に第３スペーサ１０６を形成す
る。このとき、薄膜酸化膜２０７は、第３スペーサ１０
６下を除いて除去される。第３スペーサ１０６は下部の
薄膜酸化膜２０７を包含する。
【００２９】次いで、それら結果物の表面に第３ポリシ
リコン層を形成した後、高濃度の第２導電型不純物をイ
オン注入してから第３ポリシリコン層を写真食刻工程に
より食刻することにより、図１２に示すように、第３ス
ペーサ１０６の内側で開口部部分に第２ポリシリコンパ
ターン１０７を形成する。このとき、第２ポリシリコン
パターン１０７の側端部は必ず前記第３スペーサ１０６
上または前記第２スペーサ１０４上に留まるようにし
て、第２ポリシリコンパターン１０７が第１スペーサ１
０３と絶縁されるようにする。次いで、それら結果物を
アニーリングして第２ポリシリコンパターン１０７より
下部に不純物を拡散させることにより、真性ベース領域
１１１内にエミッタ領域１１４を形成する。
リコン層を形成した後、高濃度の第２導電型不純物をイ
オン注入してから第３ポリシリコン層を写真食刻工程に
より食刻することにより、図１２に示すように、第３ス
ペーサ１０６の内側で開口部部分に第２ポリシリコンパ
ターン１０７を形成する。このとき、第２ポリシリコン
パターン１０７の側端部は必ず前記第３スペーサ１０６
上または前記第２スペーサ１０４上に留まるようにし
て、第２ポリシリコンパターン１０７が第１スペーサ１
０３と絶縁されるようにする。次いで、それら結果物を
アニーリングして第２ポリシリコンパターン１０７より
下部に不純物を拡散させることにより、真性ベース領域
１１１内にエミッタ領域１１４を形成する。
【００３０】次いで、それら結果物の表面に層間絶縁膜
１０８を形成した後、この層間絶縁膜１０８及び第２絶
縁膜パターン２０４を選択的に食刻して前記第１、第２
ポリシリコンパターン１０２及び１０７上にコンタクト
ホールを形成し、該コンタクトホールを通してそれら第
１、第２ポリシリコンパターン１０２，１０７にそれぞ
れ連結されるように金属配線層１０９を形成する。
１０８を形成した後、この層間絶縁膜１０８及び第２絶
縁膜パターン２０４を選択的に食刻して前記第１、第２
ポリシリコンパターン１０２及び１０７上にコンタクト
ホールを形成し、該コンタクトホールを通してそれら第
１、第２ポリシリコンパターン１０２，１０７にそれぞ
れ連結されるように金属配線層１０９を形成する。
【００３１】図１３は、このような工程に基づき製造さ
れた図１２のバイポーラトランジスタの平面図であり、
前記図１２は図１３のＸ−Ｘ’線断面図である。図１３
を参照すると、上記のようにして製造されたバイポーラ
トランジスタは、第１ポリシリコンパターン１０２の内
側壁と第２ポリシリコンパターン１０７間にポリシリコ
ン材質の第１スペーサ１０３が形成され、さらに第１ス
ペーサ１０３と第２ポリシリコンパターン１０７間に、
これらを絶縁させるためのシリコン窒化物材質の第２、
第３スペーサ１０４，１０６が形成され、第１、第２ポ
リシリコンパターン１０２，１０７はコンタクトホール
を通じて金属配線層１０９と直接接触する構造を有する
ように形成されていることが確認される。ここで、符号
Ｉはコンタクトホール形成部を示す。
れた図１２のバイポーラトランジスタの平面図であり、
前記図１２は図１３のＸ−Ｘ’線断面図である。図１３
を参照すると、上記のようにして製造されたバイポーラ
トランジスタは、第１ポリシリコンパターン１０２の内
側壁と第２ポリシリコンパターン１０７間にポリシリコ
ン材質の第１スペーサ１０３が形成され、さらに第１ス
ペーサ１０３と第２ポリシリコンパターン１０７間に、
これらを絶縁させるためのシリコン窒化物材質の第２、
第３スペーサ１０４，１０６が形成され、第１、第２ポ
リシリコンパターン１０２，１０７はコンタクトホール
を通じて金属配線層１０９と直接接触する構造を有する
ように形成されていることが確認される。ここで、符号
Ｉはコンタクトホール形成部を示す。
【００３２】
【発明の効果】以上説明したように本発明は、リンクア
ップ領域を形成するためのイオン注入を行う代わりに、
ベース引き出し部をなす第１ポリシリコンパターンの側
壁に第１スペーサを形成して、この第１スペーサを通し
て第１ポリシリコンパターン内の不純物を側方拡散させ
ることによりリンクアップ領域を形成するようにしたか
ら、以後に形成される真性ベース領域に影響を与えず、
独立的にリンクアップ領域を形成し得る。したがって、
真性ベース領域の独立的な特性を確保することができる
とともに、真性ベース領域よりリンクアップ領域の不純
物濃度を高めてベース抵抗を下げることができ、高性能
の素子を得ることができる。また、本発明の製造方法に
よれば、上記のような高性能の素子を効率的に製造でき
る。
ップ領域を形成するためのイオン注入を行う代わりに、
ベース引き出し部をなす第１ポリシリコンパターンの側
壁に第１スペーサを形成して、この第１スペーサを通し
て第１ポリシリコンパターン内の不純物を側方拡散させ
ることによりリンクアップ領域を形成するようにしたか
ら、以後に形成される真性ベース領域に影響を与えず、
独立的にリンクアップ領域を形成し得る。したがって、
真性ベース領域の独立的な特性を確保することができる
とともに、真性ベース領域よりリンクアップ領域の不純
物濃度を高めてベース抵抗を下げることができ、高性能
の素子を得ることができる。また、本発明の製造方法に
よれば、上記のような高性能の素子を効率的に製造でき
る。
【図１】本発明の自己整合型ダブルポリシリコンバイポ
ーラトランジスタの第１実施形態を示す断面図。
ーラトランジスタの第１実施形態を示す断面図。
【図２】本発明の自己整合型ダブルポリシリコンバイポ
ーラトランジスタの第２実施形態を示す断面図。
ーラトランジスタの第２実施形態を示す断面図。
【図３】本発明の自己整合型ダブルポリシリコンバイポ
ーラトランジスタの製造方法の第１実施形態を示す断面
図。
ーラトランジスタの製造方法の第１実施形態を示す断面
図。
【図４】本発明の自己整合型ダブルポリシリコンバイポ
ーラトランジスタの製造方法の第１実施形態を示す断面
図。
ーラトランジスタの製造方法の第１実施形態を示す断面
図。
【図５】本発明の自己整合型ダブルポリシリコンバイポ
ーラトランジスタの製造方法の第１実施形態を示す断面
図。
ーラトランジスタの製造方法の第１実施形態を示す断面
図。
【図６】本発明の自己整合型ダブルポリシリコンバイポ
ーラトランジスタの製造方法の第１実施形態を示す断面
図。
ーラトランジスタの製造方法の第１実施形態を示す断面
図。
【図７】本発明の自己整合型ダブルポリシリコンバイポ
ーラトランジスタの製造方法の第１実施形態を示す断面
図。
ーラトランジスタの製造方法の第１実施形態を示す断面
図。
【図８】本発明の自己整合型ダブルポリシリコンバイポ
ーラトランジスタの製造方法の第２実施形態を示す断面
図。
ーラトランジスタの製造方法の第２実施形態を示す断面
図。
【図９】本発明の自己整合型ダブルポリシリコンバイポ
ーラトランジスタの製造方法の第２実施形態を示す断面
図。
ーラトランジスタの製造方法の第２実施形態を示す断面
図。
【図１０】本発明の自己整合型ダブルポリシリコンバイ
ポーラトランジスタの製造方法の第２実施形態を示す断
面図。
ポーラトランジスタの製造方法の第２実施形態を示す断
面図。
【図１１】本発明の自己整合型ダブルポリシリコンバイ
ポーラトランジスタの製造方法の第２実施形態を示す断
面図。
ポーラトランジスタの製造方法の第２実施形態を示す断
面図。
【図１２】本発明の自己整合型ダブルポリシリコンバイ
ポーラトランジスタの製造方法の第２実施形態を示す断
面図。
ポーラトランジスタの製造方法の第２実施形態を示す断
面図。
【図１３】図１２のバイポーラトランジスタの平面図。
【図１４】従来の自己整合型ダブルポリシリコンバイポ
ーラトランジスタの製造方法を示す断面図。
ーラトランジスタの製造方法を示す断面図。
【図１５】従来の自己整合型ダブルポリシリコンバイポ
ーラトランジスタの製造方法を示す断面図。
ーラトランジスタの製造方法を示す断面図。
【図１６】従来の自己整合型ダブルポリシリコンバイポ
ーラトランジスタの製造方法を示す断面図。
ーラトランジスタの製造方法を示す断面図。
【図１７】従来の自己整合型ダブルポリシリコンバイポ
ーラトランジスタの製造方法を示す断面図。
ーラトランジスタの製造方法を示す断面図。
１００ エピタキシャル層 １０２ 第１ポリシリコンパターン １０３ 第１スペーサ １０４ 第２スペーサ １０６ 第３スペーサ １０７ 第２ポリシリコンパターン １１１ 真性ベース領域 １１２ リンクアップ領域 １１３ 外部ベース領域
Claims (22)
- 【請求項１】 半導体層上に所定間隔だけ離隔されて形
成された一対の第１ポリシリコンパターンと、該第１ポ
リシリコンパターンの間の前記半導体層上に形成された
第２ポリシリコンパターンと、前記第１ポリシリコンパ
ターンの内側壁に形成された第１スペーサと、該第１ス
ペーサの内側部と前記第２ポリシリコンパターン間に形
成された第２スペーサと、それら第１、第２スペーサが
なす内側壁と前記第２ポリシリコンパターン間に形成さ
れた第３スペーサと、前記第１ポリシリコンパターン内
の不純物が前記第１スペーサを介して拡散されて前記半
導体層内に形成された不純物領域とを具備することを特
徴とする自己整合型ダブルポリシリコンバイポーラトラ
ンジスタ。 - 【請求項２】 前記半導体層は、半導体基板内の埋め込
み層の上部に形成されたエピタキシャル層であることを
特徴とする請求項１記載の自己整合型ダブルポリシリコ
ンバイポーラトランジスタ。 - 【請求項３】 前記第１ポリシリコンパターンと前記半
導体層間に第１絶縁膜パターンが介在されることを特徴
とする請求項１記載の自己整合型ダブルポリシリコンバ
イポーラトランジスタ。 - 【請求項４】 前記第１ポリシリコンパターンの上にシ
リサイド膜が形成されることを特徴とする請求項１記載
の自己整合型ダブルポリシリコンバイポーラトランジス
タ。 - 【請求項５】 前記第１スペーサは“Ｌ" 字状に形成さ
れることを特徴とする請求項１記載の自己整合型ダブル
ポリシリコンバイポーラトランジスタ。 - 【請求項６】 前記第１スペーサはポリシリコンにより
形成されることを特徴とする請求項１記載の自己整合型
ダブルポリシリコンバイポーラトランジスタ。 - 【請求項７】 前記第２スペーサは非酸化物により形成
されることを特徴とする請求項１記載の自己整合型ダブ
ルポリシリコンバイポーラトランジスタ。 - 【請求項８】 前記非酸化物はシリコン窒化物であるこ
とを特徴とする請求項７記載の自己整合型ダブルポリシ
リコンバイポーラトランジスタ。 - 【請求項９】 前記第３スペーサは多層構造であること
を特徴とする請求項１記載の自己整合型ダブルポリシリ
コンバイポーラトランジスタ。 - 【請求項１０】 前記多層構造は、下部の薄膜酸化膜と
上部のシリコン窒化物から構成されることを特徴とする
請求項９記載の自己整合型ダブルポリシリコンバイポー
ラトランジスタ。 - 【請求項１１】 半導体層上に所定間隔だけ離隔されて
形成された一対の第１導電型の第１ポリシリコンパター
ンと、該第１ポリシリコンパターンの間の前記半導体層
の上に形成された第２導電型の第２ポリシリコンパター
ンと、前記第１ポリシリコンパターンの内側壁に形成さ
れ、ポリシリコンからなる第１スペーサと、該第１スペ
ーサの内側部と前記第２ポリシリコンパターン間に形成
された第２スペーサと、それら第１、第２スペーサがな
す内側壁と前記第２ポリシリコンパターン間に形成され
た第３スペーサと、前記第１ポリシリコンパターン内の
不純物が前記第１スペーサを介して拡散されて前記半導
体層内に形成された不純物領域と、全表面を覆う層間絶
縁膜と、該層間絶縁膜を貫通して前記第１ポリシリコン
パターン及び第２ポリシリコンパターンに接触する複数
個の金属配線層とを具備することを特徴とする自己整合
型ダブルポリシリコンバイポーラトランジスタ。 - 【請求項１２】 半導体層上に所定間隔だけ離隔されて
形成された一対の第１絶縁膜パターンと、該第１絶縁膜
パターン上に形成された第１ポリシリコンパターンと、
前記第１絶縁膜パターンの間の前記半導体層上に形成さ
れた第２ポリシリコンパターンと、前記第１ポリシリコ
ンパターンの内側壁に形成された第１スペーサと、該第
１スペーサの内側部と前記第２ポリシリコンパターン間
に形成された第２スペーサと、それら第１、第２スペー
サがなす内側壁と前記第２ポリシリコンパターン間に形
成された第３スペーサと、前記第１ポリシリコンパター
ン内の不純物が前記第１スペーサを介して拡散されて前
記半導体層内に形成された不純物領域と、全表面を覆う
層間絶縁膜と、該層間絶縁膜を貫通して前記第１ポリシ
リコンパターン及び第２ポリシリコンパターンに接触す
る複数個の金属配線層とを具備することを特徴とする自
己整合型ダブルポリシリコンバイポーラトランジスタ。 - 【請求項１３】 半導体層上に第１導電型のポリシリコ
ンを堆積させた後写真食刻工程によりパターニングして
一対の第１ポリシリコンパターンを形成すると共に、該
第１ポリシリコンパターンの間に開口部を形成する工程
と、それら結果物の表面にポリシリコンと非酸化物質を
順次堆積させた後食刻して前記第１ポリシリコンパター
ンの内側壁に第１、第２スペーサを形成する工程と、そ
れら結果物を熱処理して前記第１ポリシリコンパターン
内の不純物を前記第１スペーサを介して前記半導体層内
に拡散させる工程と、それら結果物に対して第１導電型
不純物をイオン注入した後、前記第１、第２スペーサの
内側壁に第３スペーサを形成する工程と、それら結果物
の表面に第２導電型のポリシリコンを堆積させた後写真
食刻工程によりパターニングして前記第３スペーサの内
側で前記開口部部分に第２ポリシリコンパターンを形成
する工程と、それら結果物を熱処理して前記第２ポリシ
リコンパターン内の不純物を下部の前記半導体層内に拡
散させる工程とを具備することを特徴とする自己整合型
ダブルポリシリコンバイポーラトランジスタの製造方
法。 - 【請求項１４】 前記第１ポリシリコンパターンとなる
第１導電型のポリシリコンを堆積させる前に、前記半導
体層上に絶縁膜を形成する工程を更に有することを特徴
とする請求項１３記載の自己整合型ダブルポリシリコン
バイポーラトランジスタの製造方法。 - 【請求項１５】 前記第１ポリシリコンパターンとなる
第１導電型のポリシリコンを堆積させた後、該堆積され
たポリシリコン上にシリサイド膜を形成する工程を更に
具備することを特徴とする自己整合型ダブルポリシリコ
ンバイポーラトランジスタの製造方法。 - 【請求項１６】 前記第１、第２スペーサを形成する工
程は、前記開口部を形成した後それら結果物の表面に薄
膜の厚さでポリシリコンを堆積させる工程と、該堆積さ
れたポリシリコンの上に前記開口部を充填するほどの厚
さで非酸化物を堆積させる工程と、該堆積された非酸化
物の全面をエッチバックして前記開口部部分のポリシリ
コンの内側壁に第２スペーサを形成する工程と、該第２
スペーサをマスクとして前記ポリシリコンを食刻して第
１スペーサを形成する工程とからなることを特徴とする
請求項１３記載の自己整合型ダブルポリシリコンバイポ
ーラトランジスタの製造方法。 - 【請求項１７】 前記第１スペーサを形成するためのポ
リシリコンは、不純物がドーピングされないことを特徴
とする請求項１３または１６記載の自己整合型ダブルポ
リシリコンバイポーラトランジスタの製造方法。 - 【請求項１８】 前記第１スペーサを形成するためのポ
リシリコンは、第１導電型の不純物がＥ１４イオン/cm
2 以下のドーズ量に、40keV 以下のエネルギでイオン注
入されることを特徴とする請求項１３または１６記載の
自己整合型ダブルポリシリコンバイポーラトランジスタ
の製造方法。 - 【請求項１９】 前記第１スペーサを形成するためのポ
リシリコンは厚さが２００〜１０００Åであることを特
徴とする請求項１３または１６記載の自己整合型ダブル
ポリシリコンバイポーラトランジスタの製造方法。 - 【請求項２０】 前記第２ポリシリコンパターンは側端
部が前記第３スペーサ上に位置することを特徴とする請
求項１３記載の自己整合型ダブルポリシリコンバイポー
ラトランジスタの製造方法。 - 【請求項２１】 前記第２ポリシリコンパターンは側端
部が前記第２スペーサ上に位置することを特徴とする請
求項１３記載の自己整合型ダブルポリシリコンバイポー
ラトランジスタの製造方法。 - 【請求項２２】 前記非酸化物はシリコン窒化物である
ことを特徴とする請求項１６記載の自己整合型ダブルポ
リシリコンバイポーラトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997P-21093 | 1997-05-28 | ||
| KR1019970021093A KR100245813B1 (ko) | 1997-05-28 | 1997-05-28 | 자기정합형 더블 폴리실리콘 바이폴라 트랜지스터및 그의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335344A true JPH10335344A (ja) | 1998-12-18 |
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Family Applications (1)
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|---|---|---|---|
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|---|---|
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| JP (1) | JPH10335344A (ja) |
| KR (1) | KR100245813B1 (ja) |
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