JP2627464B2

JP2627464B2 - 集積回路装置

Info

Publication number: JP2627464B2
Application number: JP3024953A
Authority: JP
Inventors: 毅橋爪; 和広坂下
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-03-29
Filing date: 1991-02-20
Publication date: 1997-07-09
Anticipated expiration: 2012-07-09
Also published as: DE4110151A1; DE4110151C2; US5150044A; JPH04211842A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般に集積回路装置
に関し、特に、テストされるべき被テスト回路の設計変
更に対し、テスト回路のわずかの設計変更で対応できる
集積回路装置に関する。

【０００２】近年の微細加工技術の進歩に伴い、半導体
集積回路装置の集積度が飛躍的に向上され、ＬＳＩ内部
回路がより大規模化かつ複雑化された。それに伴って、
ＬＳＩ内の全内部回路に対して、故障シミュレーション
に基づいたテストを短い時間で行なうことが次第に難し
くなってきた。その結果、近年のＬＳＩでは、テスト容
易性を考慮した設計を行なうことが必要不可欠になって
きている。特に、セルベース設計ＬＳＩのようなＡｐｐ
ｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩＣ（ＡＳＩ
Ｃ）と呼ばれるカスタムＬＳＩでは、集積度の向上が要
求される一方で、設計に要する時間の短縮および低価格
化の要求がますます増加している。すなわち、テスト容
易性だけでなくテスト設計の容易化および自動化が強く
望まれている。

【０００３】一方、プリント回路基板（ＰＣＢ）は、近
年の表面実装技術の進歩に伴って、その基板表面の実装
密度が高くなった。その結果、従来からＬＳＩ内部のテ
スト容易化手法であったスキャンテスト手法をＰＣＢテ
ストに適用するため、「バウンダリスキャン」と呼ばれ
るテスト手法がＩＥＥＥによって標準化された（ＩＥＥ
Ｅ１１４９．１）。したがって、ＬＳＩ内部に、この
ＰＣＢテストのための回路を設けるという要求が高まっ
ている。今後のＡＳＩＣには、設計容易なＬＳＩ内部テ
ストのためのテスト回路とＰＣＢテストのためのテスト
回路とを設ける必要があることが指摘される。

【０００４】半導体集積回路内に設けられた回路をテス
トする目的で、スキャン方式が利用されている。スキャ
ン方式として、シリアルスキャン方式とアドレススキャ
ン方式とが知られる。シリアルスキャン方式では、予め
半導体集積回路内にシフトレジスタが設けられており、
テストが実行される前および後に外部からそのシフトレ
ジスタがアクセスされる。シフトレジスタへのアクセス
により、半導体集積回路内の所望の被テスト回路部分に
テストデータを与えることができ、そして／または、被
テスト回路部分からのテスト結果を示すデータを外部に
出力することができる。

【０００５】一般に、テストされるべき被テスト回路が
正常であるか否かを判定するために、多数のテストパタ
ーンについてテストを実行する必要がある。すなわち、
多数のテストデータが繰返し被テスト回路に与えられ、
テスト結果を示すデータがその被テスト回路から出力さ
れる。そのテスト結果に基づいてその被テスト回路が正
常であるか否かが判定される。したがって前述のシリア
ルスキャン方式では、テストデータの入力および出力が
クロック信号に応答してシリアルに行なわれるので、テ
ストデータの数、すなわち繰返し行なわれるテストの回
数が増加するにつれてテストに要する合計の時間が増加
される。

【０００６】図９は、従来の半導体集積回路装置におけ
るテスト回路および被テスト回路のブロック図である。
図９を参照して、この半導体装置２００は、テストを実
行するのに必要な制御信号を出力するテスト回路５１ｃ
と、被テスト回路２０２ないし２０７とを含む。各被テ
スト回路２０２ないし２０７内にはスキャンパスを構成
するシフトレジスタ５２ないし５７がそれぞれ設けられ
る。各シフトレジスタ５２ないし５７は、各被テスト回
路２０２ないし２０７に対し、テスト回路５１ｃを介し
て伝送されるテストデータを与え、そして／または、各
被テスト回路内で発生されるテスト結果をテスト回路５
１ｃを介して外部に出力する。テスト回路５１ｃからの
各シフトレジスタ５２ないし５７へのテストデータの供
給およびテスト結果の伝送は、各シフトレジスタの入力
および出力に接続された配線を介して行なわれる。した
がって、各シフトレジスタ５２ないし５７は、データ伝
送のための専用の配線を介してテスト回路５１ｃに接続
される。その結果、図９に示した配線部分ＡおよびＢに
おいて配線が集中され、これらの配線がこれらの配線を
設けるためのみに使われる領域を必要とすることが指摘
される。

【０００７】テスト回路５１ｃの一例が図１０に示され
る。図１０に示した回路は、特開平１−１１２１７７号
公報に見られる。図１０は、シフトレジスタ９０ないし
９９を除き、図９に示したテスト回路５１ｃ内に設けら
れた回路構成を示す。図１０を参照して、テスト回路５
１ｃは、シフトレジスタ９０ないし９９を選択するため
の３ビットの選択信号ＳＬを保持するためのレジスタ２
と、レジスタ２に保持された３ビットの選択信号ＳＬを
デコードするためのデコーダ４と、デコーダ４の出力に
接続されたスイッチング素子６１ないし６７と、各シフ
トレジスタ９０ないし９９を駆動するためのクロック信
号を供給するＡＮＤゲート８１ないし８７とを含む。各
シフトレジスタ９０ないし９９は、共通のテストデータ
入力端子Ｄｉに接続される。各ＡＮＤゲート８１ないし
８７は、クロック信号φｂおよびデコーダ４からの出力
信号を受けるように接続される。レジスタ２は、３ビッ
トのシフトレジスタを含み、クロック信号φａに応答し
てシフトされた選択信号ＳＬを保持する。デコーダ４
は、信号ＥＮに応答して可能化され、スイッチング素子
６１ないし６７を選択的にオンさせるための信号００１
ないし１１０を出力する。

【０００８】動作において、外部から３ビットの選択信
号ＳＬおよびクロック信号φａがレジスタ２に与えられ
る。レジスタ２は、クロック信号φａに応答して、シフ
トされた選択信号ＳＬを保持し、それをデコーダ４に与
える。デコーダ４は、外部から与えられる可能化信号Ｅ
Ｎに応答して、保持された選択信号ＳＬをデコードす
る。デコードされた信号は、ＡＮＤゲート８１ないし８
７に供給される。したがって、ＡＮＤゲート８１ないし
８７は、選択信号ＳＬによって選択されたシフトレジス
タのみに駆動のためのクロック信号を供給する。これに
加えて、デコーダ４によってデコードされた出力信号０
０１ないし１１０がスイッチング素子６１ないし６７に
与えられるので、選択されたシフトレジスタの出力に接
続されているスイッチング素子だけがオンする。したが
って、選択信号ＳＬによって指定されたシフトレジスタ
のみから、テスト結果を示す信号Ｄｏが出力される。

【０００９】一般に、半導体集積回路装置は、様々な機
能を有する回路ブロックからなる。回路ブロックは、機
能単位で設けられることが多く、集積回路のテストは、
テストデータ作成を容易にするため、回路ブロックごと
にかつ機能単位でしばしば行なわれる。したがって、図
９に示したように、被テスト回路ブロック２０２ないし
２０７をテストするのに用いられるシフトレジスタ５２
ないし５７が各ブロック内に設けられる。また、テスト
が回路ブロック単位で行なわれるので、シフトレジスタ
は回路ブロック単位で分割され、これによって、シリア
ルスキャン方式の欠点であるテスト時間の増加が抑えら
れている。

【００１０】

【発明が解決しようとする課題】図９に示したように、
被テスト回路ブロック２０２ないし２０７をテストする
ためにテスト回路５１ｃが半導体装置内に設けられる。
被テスト回路ブロックの数、すなわちシフトパスの数
は、その半導体チップの回路構成によって異なり、これ
によってテスト回路ブロック５１Ｃの制御系回路および
データ入出力インタフェース回路が半導体チップごとに
異なってしまう。このことは、個々の半導体装置ごとに
テスト回路５１ｃの設計を変更する必要があることを意
味する。すなわち、図１０に示したシフトレジスタ９０
ないし９９の増加または減少に伴って、スイッチング素
子６１ないし６７およびＡＮＤゲート８１ないし８７の
増加または減少が必要となる。場合によっては、使用す
べきシフトレジスタの増加により、レジスタ２およびデ
コーダ４のビット長さをも変更すべき場合がある。

【００１１】このように、テスト回路５１ｃの回路構成
が個々の半導体装置又はチップに依存して設計されるべ
きであるので、設計者は個々の半導体装置を設計する際
にテスト回路５１ｃについて多くの設計変更を行なう必
要がある。上記のようなシフトパスの増減のための設計
変更に適合することができるように多数のシフトパスが
テスト回路５１ｃ内に設計される場合では、被テスト回
路ブロックの数が少ないとき、必要でない回路の存在に
より望ましくない占有面積の増加が生じる。さらにはま
た、図９の配線部分ＡおよびＢに見られるように、デー
タ信号を伝送するための数多くの配線が必要となるの
で、配線によって占められる領域の増加が避けられな
い。すなわち、必要な配線領域が高集積化のための妨げ
となっている。さらにはまた、以下に示すように、ある
回路ブロックに対してテストを実行するために複数のシ
フトパスが必要とされる場合（たとえば、入力データと
出力データが異なったシフトパスにそれぞれ保持される
場合）、テストを実行するのに長い時間がかかることも
指摘される。

【００１２】図１１は、３つのシフトレジスタを使用し
て従来のテスト回路によりテストが実行される場合のフ
ロー図である。以下の説明では、簡単化のために、図１
０に示した３つのシフトレジスタ９１ないし９３が使用
され、このうち被テスト回路の入力テストデータがシフ
トレジスタ９１に設定され、これの印加により得られる
出力データがシフトレジスタ９２および９３に取込まれ
るものと仮定する。また、各シフトレジスタがＬ，Ｍ，
Ｎのビット長さをそれぞれ有するものと仮定する。

【００１３】まず、ステップ４１において、シフトレジ
スタ９１を選択するための３ビットの選択信号ＳＬがク
ロック信号φａに応答してレジスタ２に与えられる。こ
の選択信号ＳＬの入力のために３周期分のクロックパル
スが必要となる。デコーダ４が入力された選択信号ＳＬ
をデコードし、スイッチング素子６２およびＡＮＤゲー
ト８２のみを活性化させる。

【００１４】次に、ステップ４２において、テストデー
タＤｉがクロック信号φｂに応答してシフトレジスタ９
１に与えられる。このテストデータを入力するのに、シ
フトレジスタ９１のビット長に相当するＬ周期分のクロ
ックパルスを要する。

【００１５】ステップ４３において、被テスト回路のテ
ストが実行され、シフトレジスタ９１に設定されたテス
ト入力データが被テスト回路に与えられる。したがっ
て、テスト結果を示すテスト出力データがシフトレジス
タ９２および９３に与えられかつ保持される。この例で
は、テストを実行するのに１周期分のクロックパルスを
要するものと仮定する。

【００１６】ステップ４４において、シフトレジスタ９
２を選択するための選択信号ＳＬがレジスタ２に与えら
れる。デコーダ４がこの選択信号ＳＬをデコードし、そ
してスイッチング素子６３およびＡＮＤゲート８３のみ
を活性化させる。選択信号ＳＬを入力するのに３周期分
のクロックパルスを要する。

【００１７】ステップ４５において、シフトレジスタ９
２内のテスト結果を示すデータＤｏがスイッチング素子
６３を介して出力される。シフトレジスタ９２からの出
力のためにＭ周期分のクロックパルスを要する。

【００１８】ステップ４６において、シフトレジスタ９
３を選択するための選択信号ＳＬがレジスタ２に与えら
れる。このため３周期分のクロックパルスが必要とな
る。したがって、デコーダ４により、スイッチング素子
６４およびＡＮＤゲート８４のみが活性化される。

【００１９】ステップ４７において、シフトレジスタ９
３内に保持されたテスト結果を示すデータがクロック信
号φｂに応答してスイッチング素子６４を介して出力さ
れる。このためＮ周期分のクロックパルスが必要とな
る。

【００２０】ステップ４５およびステップ４７におい
て、集積回路装置外部に出力されたテスト結果を示すデ
ータは、図示されていない分析ステップにおいて、与え
られたテストデータＤｉとともに分析され、被テスト回
路が正常であるか否かが判定される。

【００２１】ステップ４８において、すべてのテストデ
ータ（テストパターン）について上記の動作が終了され
たか否かが判定される。すなわち、準備されたテストデ
ータが残されているとき、処理がステップ４１に戻り、
上記と同様の処理が繰返される。その結果、図１１に示
した例ではＱ個のテストデータについてテストが実行さ
れることになる。

【００２２】上記の説明から理解されるように、Ｑ個の
すべてのテストデータについてテストを実行するのに要
する合計の時間ＴＴ１は、次式により表わされる。

【００２３】

【式１】ＴＴ１＝（１０＋Ｌ＋Ｍ＋Ｎ）×Ｑ …（１）このように、シフトレジスタのビット長さＬ，Ｍ，Ｎお
よび全テストパターンの数Ｑにより、必要な合計の所要
時間ＴＴ１が増加することが指摘される。

【００２４】この発明は、上記のような課題を解決する
ためになされたもので、集積回路装置において、テスト
されるべき被テスト回路における回路変更に応じて必要
となる、テスト回路の設計変更を減少させることを目的
とする。

【００２５】この発明の別の目的は、集積回路装置にお
いて、被テスト回路をテストするのに要する時間を短縮
することである。

【００２６】この発明のさらに別の目的は、集積回路装
置において、被テスト回路をテストするのに使用される
配線の密度を低下させることである。

【００２７】

【課題を解決するための手段】請求項１に係る発明は、
基板上に設けられる集積回路装置であって、単一のデー
タ入力端子と単一のデータ出力端子との間に結合され、
基板上に構成された回路をテストするための少なくとも
１つのシフトレジスタ手段と、各々がテストされるべき
複数の被テスト回路と、各々が複数の被テスト回路の対
応する１つに接続され、対応する１つの被テスト回路の
ためのスキャンパスを構成する複数のスキャンパス回路
手段とを含む。少なくとも１つのシフトレジスタ手段は
集積回路装置の種類によらず共通に設けられ、複数の被
テスト回路は集積回路装置の種類に応じて個別に設けら
れる。複数のスキャンパス回路手段はデータ入力端子と
データ出力端子との間に直列接続される。複数のスキャ
ンパス回路手段の直列接続および少なくとも１つのシフ
トレジスタ手段は互いに並列に接続される。この集積回
路装置は、さらに、外部的に与えられる選択信号に応答
して、複数のスキャンパス回路手段の直列接続および少
なくとも１つのシフトレジスタ手段の一方を選択的に有
効化させる選択的有効化手段と、各々が対応する１つの
スキャンパス回路手段をバイパスさせるための複数のバ
イパス手段と、外部的に与えられるバイパス制御信号に
応答して、複数のバイパス回路手段を選択的に動作させ
るバイパス制御手段とを含む。請求項２に係る発明で
は、請求項１に係る発明の少なくとも１つのシフトレジ
スタ手段は、バウンダリスキャンレジスタ，デバイス識
別レジスタ，バイパスレジスタおよび命令レジスタの少
なくとも１つを含む。

【００２８】請求項３に係る発明は、外部的に与えられ
るテストデータに基づいて動作テストを実行可能な集積
回路装置であって、テストデータを受けるためのテスト
データ入力端子と、テスト結果データを出力するための
テストデータ出力端子と、集積回路装置の種類によらず
共通に設けられる第１の被テスト回路ブロックと、集積
回路装置の種類に応じて個別に設けられる第２の被テス
ト回路ブロックと、第１の被テスト回路ブロックに対し
テストデータの書込みまたは読出しを行なうための第１
のスキャンパス回路手段と、第２の被テスト回路ブロッ
クに対しテストデータの書込みまたは読出しを行なうた
めの第２のスキャンパス回路手段と、外部的に与えられ
る選択信号に応答して、第１および第２のスキャンパス
回路手段の一方を選択的に有効化させる選択的有効化手
段とを含む。第１および第２のスキャンパス回路手段
は、テストデータ入力端子とテストデータ出力端子との
間に並列に接続される。第２のスキャンパス回路手段
は、テストデータ入力端子とテストデータ出力端子との
間に接続され、ｎ段にカスケードされたｎ個（ｎ≧２）
のシフトレジスタ手段と、各々が対応する１つのシフト
レジスタ手段のバイパスを構成するｎ個のバイパス手段
とを備える。この集積回路装置は、さらに、外部的に与
えられるバイパス制御信号に応答して、ｎ個のバイパス
手段を選択的に動作させるバイパス制御手段を含む。

【００２９】

【作用】請求項１に係る発明では、集積回路装置の種類
に応じて個別に設けられる特有回路部をテストするため
の複数のスキャンパス回路手段が直列接続されるととも
に各スキャンパス回路手段にバイパス手段が設けられ、
この直列接続された複数のスキャンパス回路手段と、集
積回路装置の種類によらず共通に設けられる基板テスト
用のシフトレジスタ手段とが並列に接続される。そし
て、並列に接続された複数のスキャンパス回路手段の直
列接続体とシフトレジスタ手段のうちのいずれか一方が
選択的有効化手段によって有効化される。したがって、
集積回路装置の特有回路部の回路構成が変更されても、
並列に接続された複数のスキャンパス回路手段の直列接
続体とシフトレジスタ手段のうちのいずれか一方を選択
的有効化手段によって有効化させるという基本的な構成
を変更する必要がないので、テスト回路の設計変更が少
なくてすむ。

【００３０】請求項３に係る発明では、集積回路装置の
種類によらず共通に設けられる共通回路部をテストする
ための第１のスキャンパス回路手段と、集積回路装置の
種類に応じて個別に設けられる特有回路部をテストする
ための第２のスキャンパス回路手段とが並列に接続され
るともに、第２のスキャンパス回路手段が、直列接続さ
れた複数のシフトレジスタ手段と各シフトレジスタ手段
に並列に接続されたバイパス手段とで構成される。そし
て、並列に接続された第１および第２のスキャンパス回
路手段のうちのいずれか一方が選択的有効化手段によっ
て有効化される。したがって、集積回路装置の特有回路
部の回路構成が変更されても、並列に接続された第１お
よび第２のスキャンパス回路手段のうちのいずれか一方
を選択的有効化手段によって有効化させるという基本的
な構成を変更する必要がないので、テスト回路の設計変
更が少なくてすむ。

【００３１】

【実施例】図１は、この発明の一実施例を示す集積回路
装置のブロック図である。図１を参照して、図１０に示
したシフトレジスタ９０の代わりに、直列に接続され、
かつ各々がバイパス回路を有する３つのシフトパス回路
１０，２０および３０が設けられる。これに加えて、外
部から制御信号ＣＰおよびＲＳが与えられる。他の回路
部分は、図１０に示したものと同様であるので説明が省
略される。

【００３２】図１に示したバイパス回路を有するシフト
パス回路１０が図２に示される。他のバイパス回路を有
するシフトパス回路２０および３０も同様の回路構成を
有する。図２を参照して、このシフトパス回路１０は、
直列に接続されたシフトレジスタラッチ（ＳＲＬ）を有
するシフトレジスタ９ａと、シフトレジスタ９ａをバイ
パスさせるためのバイパス線１３と、シフトレジスタ９
ａまたはバイパス線１３を選択するための選択回路１２
とを含む。シフトレジスタ９ａは、テストされるべき被
テスト回路（図示せず）に接続され、スキャンパスを構
成する。選択回路１２は、シフトレジスタ９ａの出力に
接続されたラッチ回路１７と、ラッチされた信号をデコ
ードする１ビットのデコーダ１８と、デコーダからの出
力信号に応答して動作するスイッチング素子１５および
１６とを含む。

【００３３】動作において、シフトレジスタ９ａは、図
１に示したＡＮＤゲート８１から出力されるクロック信
号φｃに応答して、与えられたシリアルデータ（テスト
データ）Ｓｉをシフトさせる。ラッチ回路１７は、予め
リセット信号ＲＳによりリセットされている。ラッチ回
路１７は、外部から与えられる保持信号ＣＰに応答して
シフトレジスタ９ａから出力される入力データＳｉの１
つを保持する。保持された信号はデコーダ１８によりデ
コードされ、スイッチ素子１５および１６のいずれかが
選択的にオンする。その結果、入力されたシリアルデー
タＳｉがシフトレジスタ９ａおよびスイッチング素子１
６またはバイパス線１３およびスイッチング素子１５の
いずれかを介してシリアル出力データＳｏとして出力さ
れる。

【００３４】３つのシフトパス回路１０，２０および３
０は直列に接続されているので、１つのＡＮＤゲート８
１によりクロック信号の供給を制御でき、かつ１つのス
イッチング素子６１により出力制御も行なうことができ
る。図１に示した例では、３つのシフトパス回路１０，
２０および３０が設けられているが、半導体集積回路装
置に特有の被テスト回路部分に応じて、直列に接続され
るシフトパス回路の数およびそのビット長さが制御され
る。他のシフトレジスタ９１ないし９９は、半導体集積
回路装置に共通に使用される回路に接続されており、し
たがってこれらのためのテスト回路の設計を変更する必
要がない。シフトパス回路１０，２０および３０を用い
たテストにおいて、テストにおける必要に応じて各シフ
トレジスタ９ａ，９ｂおよび９ｃがバイパス線１３によ
りバイパスされる。したがって、テストに必要なシフト
レジスタのみを使用することができる。

【００３５】このように、半導体集積回路装置に特有の
回路部分をテストするのに必要な複数のシフトパス回路
（たとえば１０，２０および３０）が１つのスキャンパ
ス（たとえば図１０に示したシフトレジスタ９０）の代
わりに設けられるので、テスト回路に要求される設計変
更が最小限となる。このことは、テスト回路において一
般の半導体集積回路装置に共通に使用され得る回路部分
を設計変更なく使用できることを意味する。

【００３６】図１に示したバイパス回路を有する３つの
シフトパス回路１０，２０および３０が図４に示され
る。これらの３つのシフトパス回路を使用してテストが
実行される場合のフロー図が図５に示される。以下にテ
ストを実行するのに要する時間について説明する。

【００３７】図５を参照して、まず、ステップ３１にお
いて、３つのシフトパス回路１０，２０および３０にリ
セット信号ＲＳが与えられ、各シフトパス回路内に設け
られたラッチ回路１７がリセットされ、全スキャンパス
がシフト動作状態におかれる。このリセットのために１
つのクロックパルスを要する。

【００３８】次に、ステップ３２において、３つのシフ
トパス回路１０，２０および３０におけるシフトレジス
タのバイパスを制御するための信号が各ラッチ回路１７
に与えられる。このバイパス制御信号の供給は、クロッ
ク信号φｃに応答して各シフトレジスタ９ａ，９ｂおよ
び９ｃを介して行なわれるので、（Ｌ＋Ｍ＋Ｎ）のクロ
ックパルスを要する。ステップ３３において、各ラッ
チ回路１７が外部から与えられる保持信号ＣＰに応答し
てバイパス制御信号を保持する。この保持のために１つ
のクロックパルスを要する。

【００３９】ステップ３４において、直列に接続された
３つのシフトレジスタ９ａ，９ｂおよび９ｃにテストデ
ータが入力される。（Ｌ＋Ｍ＋Ｎ）のクロックパルスを
要する。

【００４０】ステップ３５において、供給されたテスト
データに基づいて被テスト回路のテストが実行される。
前述のように、１つのクロックパルスを要するものと仮
定する。テスト結果を示すデータがシフトレジスタ９
ａ，９ｂおよび９ｃのいずれかに保持される。

【００４１】ステップ３６において、シフトレジスタ９
ａ，９ｂおよび９ｃ内に保持されたデータがクロック信
号φｂに応答して出力される。同時に、新しいテストデ
ータがシフトレジスタ９ａ，９ｂおよび９ｃに与えられ
る。このステップは（Ｌ＋Ｍ＋Ｎ）のクロックパルスを
要する。

【００４２】ステップ３７において、すべてのテストデ
ータ（テストパターン）についてのテストが実行された
否かが判断される。テストデータが残されているとき、
再びステップ３５に戻り、ステップ３５および３６のテ
スト動作が繰返される。したがって、Ｑ個のテストデー
タが準備されている場合では、ステップ３５および３６
がＱ回繰返される。したがって、Ｑ個のすべてのテス
トデータについてテストを実行するのに要する時間ＴＴ
２は、次式により表わされる。

【００４３】

【式２】ＴＴ２＝（Ｌ＋Ｍ＋Ｎ＋１）×（２＋Ｑ） …（２）式（１）および（２）を比較することにより、３つのシ
フトレジスタを用いてテストを実行するのに要する時間
差ΔＴＴは次式のように得られる。

【００４４】

【式３】ΔＴＴ＝ＴＴ１−ＴＴ２＝９Ｑ−２（Ｌ＋Ｍ＋Ｎ＋１） …（３）一般には、テストパターンの数は使用されるシフトレジ
スタのビット長さと比較してより大きい。したがって、
ΔＴＴ＞０が得られる。すなわち、図１または図４に示
した３つのスキャンパス１０，２０および３０を使用す
ることによりテストの実行に要する時間が減少される。

【００４５】たとえば、各シフトレジスタのビット長さ
Ｌ，Ｍ，Ｎ＝２０と仮定し、１０００個のテストパター
ン（Ｑ）が準備されている場合では、これらの値を式
（３）に適用することにより、次式が得られる。

【００４６】

【式４】ΔＴＴ＝９０００−１２２＝８８７８ …（４）すなわち、この場合では、８８７８個のクロックパルス
に相当する時間が短縮されることが理解される。

【００４７】この発明の別の実施例を示す集積回路装置
が図６に示される。図６を参照して、図１に示したシフ
トレジスタ９１の代わりにバイパス制御信号を保持する
ためのシフトレジスタ７０が設けられる。このシフトレ
ジスタ７０は、カスケードされた３つのレジスタ７１，
７２および７３を含む。バイパス回路を有するシフトパ
ス回路４０，５０および６０のバイパスを制御するため
のバイパス制御信号が入力データＤｉとしてシフトレジ
スタ７０に与えられる。各レジスタ７１，７２および７
３は、ＡＮＤゲート８２から与えられるクロック信号に
応答して、与えられたバイパス制御信号をシフトさせ
る。各レジスタ７１，７２および７３に保持されたバイ
パス制御信号は、シフトパス回路４０，５０および６０
に与えられる。各シフトパス回路４０，５０および６０
は、シフトレジスタ９ａ，９ｂおよび９ｃをそれぞれ含
む。

【００４８】図６に示した１つのシフトパス回路４０が
図３に示される。図３を参照して、このシフトパス回路
４０は、ＡＮＤゲート８１からのクロック信号φｃに応
答して動作するシフトレジスタ９ａと、バイバス制御信
号ＢＣ１に応答して動作する選択回路４２とを含む。選
択回路４２は、図２に示した選択回路１２と比較する
と、ラッチ回路１７が除かれている。したがって、デコ
ーダ１８は、シフトレジスタ７０内のレジスタ７３から
出力されたバイパス制御信号ＢＣ１をデコードし、スイ
ッチング素子１５または１６のいずれかをオンさせる。
その結果、シリアル入力信号Ｓｉは、シフトレジスタ９
ａまたはバイパス線４３のいずれかを介してシリアル出
力信号Ｓｏとして出力される。

【００４９】図６に示した３つのシフトパス回路４０，
５０および６０が図７に示される。図７を参照して、各
シフトパス回路４０，５０および６０は、同様の回路構
成を有する。シフトレジスタ７０は、カスケードされた
３つのレジスタ７１，７２および７３を含む。各レジス
タ７１，７２および７３は、図６に示したＡＮＤゲート
８２から出力されるクロック信号φｄに応答して与えら
れたシリアルなバイパス制御信号ＢＣ１ないしＢＣ３を
シフトさせる。したがって、シフトパス回路４０，５０
および６０内の各バイパス線の使用が設定されるとき、
各レジスタ７１，７２および７３は、バイパス制御信号
ＢＣ３，ＢＣ２およびＢＣ１をそれぞれ保持し、保持さ
れた信号を対応する選択回路４２に供給する。

【００５０】図６に示した集積回路装置を用いることに
よりテストが実行される場合の動作は、図１に示した集
積回路装置と類似しているので、以下に簡単に説明す
る。まず、シフトレジスタ７０を選択するための選択信
号ＳＬがレジスタ２に与えられる。デコーダ４は、レジ
スタ２に保持された信号をデコードするので、ＡＮＤゲ
ート８２およびスイッチング素子６２だけが活性化され
る。３ビットのバイパス制御信号ＢＣ１ないしＢＣ３が
シフトレジスタ７０に与えられる。シフトレジスタ７０
内の各レジスタ７１，７２および７３は、ＡＮＤゲート
８２からのクロック信号に応答してそれらのバイパス制
御信号を保持する。たとえば、バイパス制御信号（ＢＣ
１，ＢＣ２，ＢＣ３）＝（０，１，０）の場合では、シ
フトレジスタ９ａおよび９ｃがバイパスされる。したが
って、入力されるテストデータ信号は、クロック信号に
応答してシフトレジスタ９ｂ内でシフトされる。他の例
では、バイパス制御信号（０，１，１）が与えられる。
この場合では、シフトレジスタ９ａのみがバイパスされ
る。したがって、シフトレジスタ９ｂおよび９ｃ内に保
持されたデータ信号がスイッチング素子６１を介して出
力される。

【００５１】図６に示したシフトパス回路が用いられる
場合においても、図１に示した場合と同様の効果が得ら
れることが指摘される。

【００５２】図２および図３に示したシフトパス回路１
０および４０のいずれかのみによって集積回路装置内の
スキャンパスが構成されている例が図８に示される。図
８を参照して、各スキャンパス１５２ないし１５７は、
図１または図３に示したバイパス回路を有するシフトパ
ス回路と同様の回路構成を有する。各スキャンパス１５
２ないし１５７は、被テスト回路１０２ないし１０７内
にそれぞれ設けられる。スキャンパス１５２ないし１５
７および各スキャンパスに接続された配線Ｗにより１つ
のループが形成される。したがって、テスト回路５１ｃ
は、配線Ｗｓを介してテストデータをスキャンパスに供
給し、配線Ｗｒを介してテスト結果をスキャンパスから
受ける。図９に示した従来の配線と比較してわかるよう
に、配線の本数が減少されていることが指摘される。し
たがって、配線を形成するのに必要な配線領域が減少さ
れ、高集積化に貢献することも可能となる。

【００５３】図１２は、この発明のさらに別の実施例を
示す、バウンダリスキャンレジスタを備えた集積回路装
置のブロック図である。図１２を参照して、この集積回
路装置１００ａは、各々がテストされるべき被テスト回
路１０３，１０４，１０５と、この集積回路装置１００
ａの周辺に設けられたバウンダリスキャンレジスタ９２
ａとを含む。シフトパス回路１０′，２０′，３０′が
対応する被テスト回路１０３，１０４，１０５にそれぞ
れ接続される。各シフトパス回路１０′，２０′，３
０′は、バイパス回路（図示せず）をそれぞれ備えてお
り、かつ直列に接続される。被テスト回路１０３は、通
常動作において、バウンダリスキャンレジスタ９２ａお
よびシフトパス回路１０′を介して外部的に与えられる
入力データＤＡＩを受けるが、テスト動作において、シ
フトパス回路１０′を介してシフトされたテストデータ
を受ける。被テスト回路１０４は、通常動作において、
被テスト回路１０３から発生される出力信号をシフトパ
ス回路２０′を介して受け、テスト動作において、シフ
トパス回路２０′からシフトされたテストデータを受け
る。同様に、被テスト回路１０５も、通常動作におい
て、被テスト回路１０３から発生された出力信号を受
け、テスト動作において、シフトパス回路３０′からシ
フトされたテストデータを受ける。被テスト回路１０４
および１０５から発生される出力信号は、バウンダリス
キャンレジスタ９２ａを介して出力データＤＡＯとして
外部に出力される。

【００５４】図１３は、図１２に示した集積回路装置内
のテスト回路の回路ブロック図である。図１３を参照し
て、このテスト回路５１ｅは、各々がバイパス回路を有
する３つのシフトパス回路１０′，２０′，３０′と、
バウンダリスキャンレジスタ（ＢＳＲ）９２ａと、デバ
イス識別レジスタ（ＤＩＲ）９３ａと、バイパスレジス
タ（ＢＲ）９４ａと、テストアクセスポート（ＴＡＰ）
コントローラ２１とを含む。図１３に示した３つのシフ
トパス回路１０′，２０′，３０′は、図１に示され、
かつ既に説明したシフトパス回路１０，２０，３０と基
本的に同様の回路構成を有する。したがって、テスト回
路５１ｅを使用することにより、図１に示した回路５１
ｃの場合と同様の利点が得られることが指摘される。

【００５５】バウンダリスキャンレジスタ９２ａ，デバ
イス識別レジスタ９３ａおよびバイパスレジスタ９４ａ
は、いずれも基本的にシフトレジスタによって構成され
ており、これらについての詳細は、ＩＥＥＥによる前述
の標準（ＩＥＥＥ１１４９．１）に開示されている。簡
単にいうと、バウンダリスキャンレジスタ９２ａは、Ｌ
ＳＩがプリント回路基板に実装されたときに、様々なボ
ードテスト、たとえば配線接続テスト（ＥＸＴＥＸ
Ｔ），ＬＳＩ内部テスト（ＩＮＴＥＳＴ），サンプルテ
スト（ＳＡＭＰＬＥ）を実行するのにスキャンレジスタ
として使用される。したがって、バウンダリスキャンレ
ジスタ９２ａは、各ＬＳＩの入出力端子に接続される。

【００５６】デバイス識別レジスタ９３ａは、各ＬＳＩ
の識別情報、すなわちＩＤコードをストアするために設
けられ、ボードテストが実行されるときに、故障ＬＳＩ
を判別するために使用される。デバイス識別レジスタ９
３ａにシフトクロックパルスφｃを選択的に供給するこ
とにより、識別データの取込み（Ｃａｐｔｕｒｅ−Ｄ
Ｒ）およびシフト（Ｓｈｉｆｔ−ＤＲ）が行なわれる。
ＩＤコードは、テストデータ出力ＴＤＯを介して得られ
る。

【００５７】バイパスレジスタ９４ａは、テストデータ
入力ＴＤＩとテストデータ出力ＴＤＯとの間を短時間で
接続するために設けられる。一般に、テストデータ入力
ＴＤＩとテストデータ出力ＴＤＯとの間のスキャンパス
長は非常に長いので、テストデータ入力ＴＤＩに与えら
れた入力データをテストデータ出力ＴＤＯに与えるのに
長い時間を要する。したがって、テスト動作が行なわれ
ないとき、この時間長さを減じるためバイパスレジスタ
９４ａが選択され、データ伝送に要する時間が短縮され
る。

【００５８】レジスタ２は、命令レジスタと呼ばれ、前
述のシフトレジスタの選択およびその動作を制御するた
めの命令信号を保持し、保持された信号をデコーダ４に
与える。

【００５９】ＴＡＰコントローラ２１は、少ないテスト
ピン、すなわち４ないし５のテストピンを使用してテス
ト回路５１ｅを制御するために設けられる。ＴＡＰコン
トローラ２１は、テストリセット信号ＴＲＳＴ，テスト
モード選択信号ＴＭＳおよびテストクロック信号ＴＣＫ
を受けるように接続される。ＴＡＰコントローラ２１
は、シフトクロックパルスφａおよびφｃの一方を出力
することにより、命令レジスタ２または他のシフトレジ
スタ９２ａ，９３ａ，９４ａなどのいずれかを選択的に
動作させる。これに加えて、これらのレジスタの動作制
御、すなわちデータの取込み，印加（更新および伝搬な
ど）を行なう。ＴＡＰコントローラ２１の状態遷移図は
図１８に示される。

【００６０】図１３に示したバイパス回路を有するシフ
トパス回路１０′，２０′，３０′は、設計定義テスト
データレジスタを構成する。設計定義テストデータレジ
スタは、ＬＳＩ内の内部回路をテストするために設けら
れる。図１３に示したシフトパス回路１０′が図１６に
示される。図１６に示したシフトパス回路１０′は、図
２に示した回路１０と同様に動作することが指摘され
る。

【００６１】図１４は、この発明の他の実施例を示す、
バウンダリスキャンレジスタを備えた集積回路装置のブ
ロック図である。図１２に示した回路と比較すると、バ
イパス回路を制御するためのレジスタ７１，７２，７３
がシフトパス回路４０′，５０′，６０′とは別に設け
られていることが指摘される。他の回路部分は図１２に
示した集積回路装置１００ａと同様であるので説明が省
略される。

【００６２】図１５は、図１４に示した集積回路装置内
のテスト回路の回路ブロック図である。図１５を参照し
て、各シフトパス回路４０，５０，６０内に設けられた
バイパス回路を制御するためのレジスタ７１，７２，７
３がシフトレジスタ７０として設けられていることが指
摘される。図１５に示したシフトパス回路４０′が図１
７に示される。他の回路部分は図１３に示したテスト回
路５１ｅと同様であるので説明が省略される。

【００６３】このように、図１，図６，図１３および図
１５に示されるように、バイパス回路を有するシフトパ
ス回路をスキャンパスとして適用することにより、様々
な集積回路装置に共通に使用され得るテスト回路を部分
的に固定化することが可能となる。個々の集積回路装置
に特有の回路部分をテストするためには、直列に接続さ
れ、かつバイパスを有するシフトパス回路が融通性よく
適用される。一般に、回路が固定化されることは、設計
データのライブラリ化による再利用が可能で、回路設計
に要する時間を短縮し、また、性能向上にも貢献する。
これに加えて、テストを実行するのに要する時間も短縮
される。さらには、配線による占有面積が減少され、高
集積化された回路が得られる。

【００６４】

【発明の効果】以上のように、請求項１に係る発明で
は、集積回路装置の特有回路部をテストするための複数
のスキャンパス回路手段を直列接続するとともに各スキ
ャンパス回路手段にバイパス手段を設け、それと基板を
テストするためのシフトレジスタとを並列に接続し、そ
れらのうちのいずれか一方を選択的有効化手段によって
選択する。したがって、集積回路装置の特有回路部の回
路構成が変更されても、並列に接続された複数のスキャ
ンパス回路手段の直列接続体とシフトレジスタ手段との
うちのいずれか一方を選択的有効化手段によって有効化
させるという基本的な構成を変更する必要がないので、
テスト回路の設計変更が少なくてすむ。

【００６５】請求項３に係る発明では、集積回路装置の
共通回路部をテストするための第１のスキャンパス回路
手段と特有回路部をテストするための第２のスキャンパ
ス回路手段とを並列に接続するともに、第２のスキャン
パス回路手段を、直列接続された複数のシフトレジスタ
手段と各シフトレジスタ手段に並列に接続されたバイパ
ス手段とで構成し、並列に接続された第１および第２の
スキャンパス回路手段のうちのいずれか一方を選択的有
効化手段によって有効化する。したがって、集積回路装
置の特有回路部の回路構成が変更されても、並列に接続
された第１および第２のスキャンパス回路手段のうちの
いずれか一方を選択的有効化手段によって有効化させる
という基本的な構成を変更する必要がないので、テスト
回路の設計変更が少なくてすむ。

【図面の簡単な説明】

【図１】この発明の一実施例を示す集積回路装置の回路
ブロック図である。

【図２】図１に示した１つのシフトパス回路の回路ブロ
ック図である。

【図３】図６に示した１つのシフトパス回路の回路ブロ
ック図である。

【図４】図１に示した３つのシフトパス回路の回路ブロ
ック図である。

【図５】図１に示した３つのシフトパス回路を用いてテ
ストが実行される場合のフロー図である。

【図６】この発明の別の実施例を示す集積回路装置の回
路ブロック図である。

【図７】図６に示した３つのシフトパス回路およびバイ
パス制御信号保持用シフトレジスタの回路ブロック図で
ある。

【図８】図２または図３に示したシフトパス回路が適用
された集積回路装置の概略のブロック図である。

【図９】従来のスキャンパスが適用された集積回路装置
の概略のブロック図である。

【図１０】従来の集積回路装置のテスト回路の回路ブロ
ック図である。

【図１１】図１０に示した３つのシフトレジスタを用い
てテストが実行される場合のフロー図である。

【図１２】この発明の他の実施例を示す、バウンダリス
キャンレジスタを備えた集積回路装置のブロック図であ
る。

【図１３】図１２に示した集積回路装置内のテスト回路
の回路ブロック図である。

【図１４】この発明のさらに他の実施例を示す、バウン
ダリスキャンレジスタを備えた集積回路装置のブロック
図である。

【図１５】図１４に示した集積回路装置内のテスト回路
の回路ブロック図である。

【図１６】図１３に示した１つのシフトパス回路の回路
ブロック図である。

【図１７】図１５に示した１つのシフトパス回路の回路
ブロック図である。

【図１８】図１３に示したＴＡＰコントローラの状態遷
移図である。

【符号の説明】

１０バイパス回路を備えたシフトパス回路２０バイパス回路を備えたシフトパス回路３０バイパス回路を備えたシフトパス回路５１ｃテスト回路

Claims

(57)【特許請求の範囲】

【請求項１】基板上に設けられる集積回路装置であっ
て、単一のデータ入力端子と、単一のデータ出力端子と、前記集積回路装置の種類によらず共通に設けられ、前記
データ入力端子と前記データ出力端子との間に結合さ
れ、前記基板上に構成された回路をテストするための少
なくとも１つのシフトレジスタ手段と、前記集積回路装置の種類に応じて個別に設けられ、各々
がテストされるべき複数の被テスト回路と、各々が前記複数の被テスト回路の対応する１つに接続さ
れ、前記対応する１つの被テスト回路のためのスキャン
パスを構成する複数のスキャンパス回路手段とを含み、前記複数のスキャンパス回路手段は、前記データ入力端
子と前記データ出力端子との間に直列接続され、前記複数のスキャンパス回路手段の前記直列接続および
前記少なくとも１つのシフトレジスタ手段は、互いに並
列に接続され、外部的に与えられる選択信号に応答して、前記複数のス
キャンパス回路手段の前記直列接続および前記少なくと
も１つのシフトレジスタ手段の一方を選択的に有効化さ
せる選択的有効化手段と、各々が前記複数のスキャンパス回路手段の対応する１つ
をわたって接続され、前記対応する１つのスキャンパス
回路手段をバイパスさせるための複数のバイパス手段
と、外部的に与えられるバイパス制御信号に応答して、前記
複数のバイパス回路手段を選択的に動作させるバイパス
制御手段とを含む、集積回路装置。
【請求項２】前記少なくとも１つのシフトレジスタ手
段は、バウンダリスキャンレジスタ，デバイス識別レジ
スタ，バイパスレジスタおよび命令レジスタの少なくと
も１つを含む、請求項１に記載の集積回路装置。
【請求項３】外部的に与えられるテストデータに基づ
いて動作テストを実行可能な集積回路装置であって、前記テストデータを受けるためのテストデータ入力端子
と、テスト結果データを出力するためのテストデータ出力端
子と、前記集積回路装置の種類によらず共通に設けられる第１
の被テスト回路ブロックと、前記集積回路装置の種類に応じて個別に設けられる第２
の被テスト回路ブロックと、前記第１の被テスト回路ブロックに接続され、前記第１
の被テスト回路ブロックに対しテストデータの書込みま
たは読出しを行なうための第１のスキャンパス回路手段
と、前記第２の被テスト回路ブロックに対しテストデータの
書込みまたは読出しを行なうための第２のスキャンパス
回路手段とを含み、前記第１および第２のスキャンパス回路手段は、前記テ
ストデータ入力端子と前記テストデータ出力端子との間
に並列に接続され、外部的に与えられる選択信号に応答して、前記第１およ
び第２のスキャンパス回路手段の一方を選択的に有効化
させる選択的有効化手段を含み、前記第２のスキャンパス回路手段は、前記テストデータ入力端子と前記テストデータ出力端子
との間に接続され、ｎ段にカスケードされたｎ個（ｎ≧
２）のシフトレジスタ手段を含み、前記カスケードされたｎ個のシフトレジスタ手段は、前
記第２の被テスト回路ブロックに対しテストデータの書
込みまたは読出しを行ない、各々が対応する１つの前記シフトレジスタ手段の入力ノ
ードと出力ノードとの間に接続され、前記対応する１つ
のシフトレジスタ手段のバイパスを構成するｎ個のバイ
パス手段を備え、外部的に与えられるバイパス制御信号に応答して、前記
ｎ個のバイパス手段を選択的に動作させるバイパス制御
手段を含む、集積回路装置。