JPH01112177A - テスト回路 - Google Patents
テスト回路Info
- Publication number
- JPH01112177A JPH01112177A JP62269666A JP26966687A JPH01112177A JP H01112177 A JPH01112177 A JP H01112177A JP 62269666 A JP62269666 A JP 62269666A JP 26966687 A JP26966687 A JP 26966687A JP H01112177 A JPH01112177 A JP H01112177A
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- registers
- register
- shift
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 241000244317 Tillandsia usneoides Species 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデジタル回路の検査を容易にするだめのテスト
回路に関するものである。
回路に関するものである。
従来の技術
従来のテスト回路では、第5図に示すようにデ2 ヘ−
ノ ジタル回路内のレジスタに所望の値を設定(可制御性の
確保)するかもしくはレジスタの内容を読出す(可観測
性の確保)ために、レジスタ51〜67にシフトレジス
タの機能を付加して、しかもデジタル回路内の全てのレ
ジスタを直列に接続することで、全レジスタへのデータ
の書き込みと読出しを行ない、デジタル回路のテヌタビ
リティの向上を図っていた。
ノ ジタル回路内のレジスタに所望の値を設定(可制御性の
確保)するかもしくはレジスタの内容を読出す(可観測
性の確保)ために、レジスタ51〜67にシフトレジス
タの機能を付加して、しかもデジタル回路内の全てのレ
ジスタを直列に接続することで、全レジスタへのデータ
の書き込みと読出しを行ない、デジタル回路のテヌタビ
リティの向上を図っていた。
発明が解決しようとする問題点
このような従来のテスト回路では、レジスタ61〜67
を直列に接続して書き込みもしくは読出しデータのシフ
トを行なうため、レジスタ51〜57のビット数および
個数が増えるとデータのシフトにかなりの時間を要する
ため、テヌト時間が長くなっていた。また、@記しジス
タ51〜67の連鎖に一カ所でも不良が存在すると、そ
れ以後のレジスタにはデータを書き込めない、もしくは
それ以前のレジスタの内容が読出せないといった欠点を
有していた。
を直列に接続して書き込みもしくは読出しデータのシフ
トを行なうため、レジスタ51〜57のビット数および
個数が増えるとデータのシフトにかなりの時間を要する
ため、テヌト時間が長くなっていた。また、@記しジス
タ51〜67の連鎖に一カ所でも不良が存在すると、そ
れ以後のレジスタにはデータを書き込めない、もしくは
それ以前のレジスタの内容が読出せないといった欠点を
有していた。
本発明は、前記レジスタ61〜57を任意に選3 ヘ−
ノ 択しデータの書き込み及び読出しが可能なテスト回路を
提供することを目的としている。
ノ 択しデータの書き込み及び読出しが可能なテスト回路を
提供することを目的としている。
問題点を解決するだめの手段
上記問題点を解決する本発明の技術的な手段は、レジス
タのアドレスを直列に入力するシフトレジスタと、前記
アドレスをデコードするデコーダーと、デコーダーの出
力をディヌエーブル時には全てO++に設定するイネ−
グル回路と、レジスタの入力(出力)を単一の外部入力
(出力)端子に接続しその開閉が前記デコーダー〇出力
によって制御されるスイッチとからなるものである。
タのアドレスを直列に入力するシフトレジスタと、前記
アドレスをデコードするデコーダーと、デコーダーの出
力をディヌエーブル時には全てO++に設定するイネ−
グル回路と、レジスタの入力(出力)を単一の外部入力
(出力)端子に接続しその開閉が前記デコーダー〇出力
によって制御されるスイッチとからなるものである。
作 用
本発明は上記した構成によシ、書き込みもしくは読出し
のためにアクセスしたいレジスタのアドレスを直列に入
力し、デコーダーをイネーブル状態にして前記アドレス
をデコードし、そのデコーダー出力でもって所望のレジ
スタと単一の入力もしくは出力端子とを結んでいるスイ
ッチを閉じることで、単一の入力(出力)端子からレジ
スタのデータを直列に書き込み(読出し)が可能である
。
のためにアクセスしたいレジスタのアドレスを直列に入
力し、デコーダーをイネーブル状態にして前記アドレス
をデコードし、そのデコーダー出力でもって所望のレジ
スタと単一の入力もしくは出力端子とを結んでいるスイ
ッチを閉じることで、単一の入力(出力)端子からレジ
スタのデータを直列に書き込み(読出し)が可能である
。
実施例
第1図は本発明のテスト回路の第1の実施例を示すブロ
ック図である。第1図において、1はシフトレジスタの
機能を有するレジスタ群、各レジスタのアドレスは入力
端子からシフトクロック(5HCKA )3に同期して
3ビツトのシフトレジスタ(アドレスレジスタ)2に格
納される。3ビツトデコーダー4は、イネーブル端子5
によってイネーブル状態になり(001)〜(111)
までの7種類のデコード値を持つ。ディヌエープル時に
は、3ビツトデコーダー4の出力は(000)になる。
ック図である。第1図において、1はシフトレジスタの
機能を有するレジスタ群、各レジスタのアドレスは入力
端子からシフトクロック(5HCKA )3に同期して
3ビツトのシフトレジスタ(アドレスレジスタ)2に格
納される。3ビツトデコーダー4は、イネーブル端子5
によってイネーブル状態になり(001)〜(111)
までの7種類のデコード値を持つ。ディヌエープル時に
は、3ビツトデコーダー4の出力は(000)になる。
前記3ビツトデコーダー4の出力は、7個のスイッチ6
の開閉を制御し、指定されたアドレスに相当するスイッ
チのみ閉じられ入力端子からシフトクロック(5HCK
B )7に同期して所望のアドレスのレジスタにデータ
を直列に入力する事ができる。各レジスタへはANDゲ
ート8によって、3ビツトデコーダー4の出力とシフト
クロック了との積の形でシフトクロックが供給される。
の開閉を制御し、指定されたアドレスに相当するスイッ
チのみ閉じられ入力端子からシフトクロック(5HCK
B )7に同期して所望のアドレスのレジスタにデータ
を直列に入力する事ができる。各レジスタへはANDゲ
ート8によって、3ビツトデコーダー4の出力とシフト
クロック了との積の形でシフトクロックが供給される。
第2図は本発明の第1の実施例を説明するため5 ヘー
ノ のタイミング図である。第2図において、■の期間で3
ビツトアドレスレジスタ2にアドレス(001)を設定
し、■の期間でアドレスで指定されたレジスタ(この場
合5ピツt)に値(01゜ool)を書き込む。次に期
間■でアドレス(01o)を設定し、■の期間で6ビツ
トレジスタに値(11o1oo)を書さ込む。
ノ のタイミング図である。第2図において、■の期間で3
ビツトアドレスレジスタ2にアドレス(001)を設定
し、■の期間でアドレスで指定されたレジスタ(この場
合5ピツt)に値(01゜ool)を書き込む。次に期
間■でアドレス(01o)を設定し、■の期間で6ビツ
トレジスタに値(11o1oo)を書さ込む。
第3図は本発明の第2の実施例であり、各レジスタのア
ドレスは入力端子(SIN)9からシフトクロック3に
同期してアドレスレジスタ2に格納される。3ビツトデ
コーダー4は格納されたアドレスをデコードし、アドレ
スに相当するスイッチ6が閉じられて、所望のレジスタ
の内容はシフトクロック7に同期して出力端子に読出さ
れる。
ドレスは入力端子(SIN)9からシフトクロック3に
同期してアドレスレジスタ2に格納される。3ビツトデ
コーダー4は格納されたアドレスをデコードし、アドレ
スに相当するスイッチ6が閉じられて、所望のレジスタ
の内容はシフトクロック7に同期して出力端子に読出さ
れる。
第4図は本発明の第2の実施例を説明するためのタイミ
ング図である。第4図において、■と■の期間でアドレ
スの設定を行ない、■と■の期間でレジスタの内容を読
出している。
ング図である。第4図において、■と■の期間でアドレ
スの設定を行ない、■と■の期間でレジスタの内容を読
出している。
本発明の実施例において、レジスタ群1は同一アドレス
に複数個のレジスタモジュールを有して A−7 いても同様の効果を発揮する。
に複数個のレジスタモジュールを有して A−7 いても同様の効果を発揮する。
発明の効果
本発明は、デジタル回路内のレジスタを任意にアクセス
可能にして可制御性と可観測性を高めたものである。デ
ータの入力(出力)が直列に行なわれるため、テストに
必要な外部端子の増加が少なく、しかも所望のレジスタ
に対するデータの入出力が少ないクロック数で可能なた
めテスト時間の短縮が図れる。また、あるアドレスのレ
ジスタに不良が存在しても、その他のアドレスのレジス
タは支障なく読み書きができる。
可能にして可制御性と可観測性を高めたものである。デ
ータの入力(出力)が直列に行なわれるため、テストに
必要な外部端子の増加が少なく、しかも所望のレジスタ
に対するデータの入出力が少ないクロック数で可能なた
めテスト時間の短縮が図れる。また、あるアドレスのレ
ジスタに不良が存在しても、その他のアドレスのレジス
タは支障なく読み書きができる。
第1図は本発明の第1の実施例におけるテスト回路を示
すブロック図、第2図は同実施例のタイミング図、第3
図は本発明の第2の実施例のテスト回路を示すブロック
図、第4図は第2の実施例のタイミング図、第5図は従
来のテスト回路のブロック図である。 1・・・・・・レジスタ群、2・・・・・・アドレスレ
ジスタ、4・・・・・・3ビツトデコーダー、6・・・
・・・スイッチ。
すブロック図、第2図は同実施例のタイミング図、第3
図は本発明の第2の実施例のテスト回路を示すブロック
図、第4図は第2の実施例のタイミング図、第5図は従
来のテスト回路のブロック図である。 1・・・・・・レジスタ群、2・・・・・・アドレスレ
ジスタ、4・・・・・・3ビツトデコーダー、6・・・
・・・スイッチ。
Claims (2)
- (1)シリアルにデータ入力が可能な任意ビット長のシ
フトレジスタと、前記シフトレジスタに格納されたデー
タをデコードするイネーブル機能付きデコーダーと、前
記デコーダー出力によって制御される複数個のスイッチ
と、前記スイッチ群によって単一の入力端子に接続され
るシフトレジスタ群とからなることを特徴とするテスト
回路。 - (2)スイッチ群によって単一の出力端子に接続される
シフトレジスタ群を備えてなる特許請求の範囲第1項記
載のテスト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62269666A JPH01112177A (ja) | 1987-10-26 | 1987-10-26 | テスト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62269666A JPH01112177A (ja) | 1987-10-26 | 1987-10-26 | テスト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01112177A true JPH01112177A (ja) | 1989-04-28 |
Family
ID=17475519
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62269666A Pending JPH01112177A (ja) | 1987-10-26 | 1987-10-26 | テスト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01112177A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4110151A1 (de) * | 1990-03-29 | 1991-10-02 | Mitsubishi Electric Corp | Integrierte halbleiter-schaltkreisvorrichtung mit abtastpfaden, die einzelne steuerbare umgehungen aufweisen |
-
1987
- 1987-10-26 JP JP62269666A patent/JPH01112177A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4110151A1 (de) * | 1990-03-29 | 1991-10-02 | Mitsubishi Electric Corp | Integrierte halbleiter-schaltkreisvorrichtung mit abtastpfaden, die einzelne steuerbare umgehungen aufweisen |
US5150044A (en) * | 1990-03-29 | 1992-09-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device comprising scan paths having individual controllable bypasses |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1010179B1 (en) | Two step memory device command buffer apparatus and method and memory devices and computer systems using same | |
US20140173322A1 (en) | Packet data id generation for serially interconnected devices | |
JPH11191292A (ja) | 半導体記憶装置およびそのバーストアドレスカウンタ | |
US4586181A (en) | Test pattern generating apparatus | |
KR20070108331A (ko) | 반도체기억장치 | |
KR970011585B1 (ko) | 반도체 시험장치의 파형 정형기 | |
JP3169639B2 (ja) | 半導体記憶装置 | |
JPH01112177A (ja) | テスト回路 | |
JPH083514B2 (ja) | カウンタ・テスト装置 | |
WO1998002886A2 (en) | Memory with fast decoding | |
JPS5927624A (ja) | 論理変更可能な集積回路 | |
JPH0421883B2 (ja) | ||
JPH05113929A (ja) | マイクロコンピユータ | |
JP3057728B2 (ja) | 半導体記憶装置 | |
KR100264194B1 (ko) | 반도체 메모리 장치 | |
KR100211770B1 (ko) | 버스트 어드레스 레지스터 | |
JPS63108747A (ja) | ゲ−トアレイ集積回路 | |
JPH05266652A (ja) | パイプライン動作型メモリシステム | |
JP4151241B2 (ja) | 半導体試験装置のピンレジスタ回路 | |
JP3254781B2 (ja) | 半導体装置 | |
KR950007044Y1 (ko) | 고속 데이타 처리 회로 | |
JPH0653819A (ja) | 同期式カウンタ | |
JPS6347396B2 (ja) | ||
JPS6325900A (ja) | メモリ内蔵集積回路 | |
JPH0554154A (ja) | 半導体装置及び電子機器 |