JPH01112177A - テスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデジタル回路の検査を容易にするだめのテスト
回路に関するものである。

従来の技術 従来のテスト回路では、第５図に示すようにデ２　ヘ−
ノ ジタル回路内のレジスタに所望の値を設定（可制御性の
確保）するかもしくはレジスタの内容を読出す（可観測
性の確保）ために、レジスタ５１〜６７にシフトレジス
タの機能を付加して、しかもデジタル回路内の全てのレ
ジスタを直列に接続することで、全レジスタへのデータ
の書き込みと読出しを行ない、デジタル回路のテヌタビ
リティの向上を図っていた。

発明が解決しようとする問題点 このような従来のテスト回路では、レジスタ６１〜６７
を直列に接続して書き込みもしくは読出しデータのシフ
トを行なうため、レジスタ５１〜５７のビット数および
個数が増えるとデータのシフトにかなりの時間を要する
ため、テヌト時間が長くなっていた。また、＠記しジス
タ５１〜６７の連鎖に一カ所でも不良が存在すると、そ
れ以後のレジスタにはデータを書き込めない、もしくは
それ以前のレジスタの内容が読出せないといった欠点を
有していた。

本発明は、前記レジスタ６１〜５７を任意に選３　ヘ−
ノ 択しデータの書き込み及び読出しが可能なテスト回路を
提供することを目的としている。

問題点を解決するだめの手段 上記問題点を解決する本発明の技術的な手段は、レジス
タのアドレスを直列に入力するシフトレジスタと、前記
アドレスをデコードするデコーダーと、デコーダーの出
力をディヌエーブル時には全てＯ＋＋に設定するイネ−
グル回路と、レジスタの入力（出力）を単一の外部入力
（出力）端子に接続しその開閉が前記デコーダー〇出力
によって制御されるスイッチとからなるものである。

作　　用 本発明は上記した構成によシ、書き込みもしくは読出し
のためにアクセスしたいレジスタのアドレスを直列に入
力し、デコーダーをイネーブル状態にして前記アドレス
をデコードし、そのデコーダー出力でもって所望のレジ
スタと単一の入力もしくは出力端子とを結んでいるスイ
ッチを閉じることで、単一の入力（出力）端子からレジ
スタのデータを直列に書き込み（読出し）が可能である
。

実施例 第１図は本発明のテスト回路の第１の実施例を示すブロ
ック図である。第１図において、１はシフトレジスタの
機能を有するレジスタ群、各レジスタのアドレスは入力
端子からシフトクロック（５ＨＣＫＡ　）３に同期して
３ビツトのシフトレジスタ（アドレスレジスタ）２に格
納される。３ビツトデコーダー４は、イネーブル端子５
によってイネーブル状態になり（００１）〜（１１１）
までの７種類のデコード値を持つ。ディヌエープル時に
は、３ビツトデコーダー４の出力は（０００）になる。

前記３ビツトデコーダー４の出力は、７個のスイッチ６
の開閉を制御し、指定されたアドレスに相当するスイッ
チのみ閉じられ入力端子からシフトクロック（５ＨＣＫ
Ｂ　）７に同期して所望のアドレスのレジスタにデータ
を直列に入力する事ができる。各レジスタへはＡＮＤゲ
ート８によって、３ビツトデコーダー４の出力とシフト
クロック了との積の形でシフトクロックが供給される。

第２図は本発明の第１の実施例を説明するため５　ヘー
ノ のタイミング図である。第２図において、■の期間で３
ビツトアドレスレジスタ２にアドレス（００１）を設定
し、■の期間でアドレスで指定されたレジスタ（この場
合５ピツｔ）に値（０１゜ｏｏｌ）を書き込む。次に期
間■でアドレス（０１ｏ）を設定し、■の期間で６ビツ
トレジスタに値（１１ｏ１ｏｏ）を書さ込む。

第３図は本発明の第２の実施例であり、各レジスタのア
ドレスは入力端子（ＳＩＮ）９からシフトクロック３に
同期してアドレスレジスタ２に格納される。３ビツトデ
コーダー４は格納されたアドレスをデコードし、アドレ
スに相当するスイッチ６が閉じられて、所望のレジスタ
の内容はシフトクロック７に同期して出力端子に読出さ
れる。

第４図は本発明の第２の実施例を説明するためのタイミ
ング図である。第４図において、■と■の期間でアドレ
スの設定を行ない、■と■の期間でレジスタの内容を読
出している。

本発明の実施例において、レジスタ群１は同一アドレス
に複数個のレジスタモジュールを有して　Ａ−７ いても同様の効果を発揮する。

発明の効果 本発明は、デジタル回路内のレジスタを任意にアクセス
可能にして可制御性と可観測性を高めたものである。デ
ータの入力（出力）が直列に行なわれるため、テストに
必要な外部端子の増加が少なく、しかも所望のレジスタ
に対するデータの入出力が少ないクロック数で可能なた
めテスト時間の短縮が図れる。また、あるアドレスのレ
ジスタに不良が存在しても、その他のアドレスのレジス
タは支障なく読み書きができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるテスト回路を示
すブロック図、第２図は同実施例のタイミング図、第３
図は本発明の第２の実施例のテスト回路を示すブロック
図、第４図は第２の実施例のタイミング図、第５図は従
来のテスト回路のブロック図である。 １・・・・・・レジスタ群、２・・・・・・アドレスレ
ジスタ、４・・・・・・３ビツトデコーダー、６・・・
・・・スイッチ。

Claims (2)

【特許請求の範囲】
1. （１）シリアルにデータ入力が可能な任意ビット長のシ
   フトレジスタと、前記シフトレジスタに格納されたデー
   タをデコードするイネーブル機能付きデコーダーと、前
   記デコーダー出力によって制御される複数個のスイッチ
   と、前記スイッチ群によって単一の入力端子に接続され
   るシフトレジスタ群とからなることを特徴とするテスト
   回路。
2. （２）スイッチ群によって単一の出力端子に接続される
   シフトレジスタ群を備えてなる特許請求の範囲第１項記
   載のテスト回路。