JPH04211842A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH04211842A JPH04211842A JP3024953A JP2495391A JPH04211842A JP H04211842 A JPH04211842 A JP H04211842A JP 3024953 A JP3024953 A JP 3024953A JP 2495391 A JP2495391 A JP 2495391A JP H04211842 A JPH04211842 A JP H04211842A
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- Japan
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- circuit
- test
- bypass
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- 230000004044 response Effects 0.000 claims description 32
- 230000004075 alteration Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 27
- 239000004065 semiconductor Substances 0.000 description 20
- 238000000034 method Methods 0.000 description 9
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318583—Design for test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318555—Control logic
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、一般に集積回路装置
に関し、特に、テストされるべき被テスト回路の設計変
更に対し、テスト回路のわずかの設計変更で対応できる
集積回路装置に関する。
に関し、特に、テストされるべき被テスト回路の設計変
更に対し、テスト回路のわずかの設計変更で対応できる
集積回路装置に関する。
【0002】
【従来の技術】近年の微細加工技術の進歩に伴い、半導
体集積回路装の集積度が飛躍的に向上され、LSI内部
回路がより大規模化かつ複雑化された。それに伴って、
LSI内の全内部回路に対して、故障シミュレーション
に基づいたテストを短い時間で行なうことが次第に難し
くなってきた。その結果、近年のLSIでは、テスト容
易性を考慮した設計を行なうことが必要不可欠になって
きている。特に、セルベース設計LSIのようなApp
lication Specific IC(AS
IC)と呼ばれるカスタムLSIでは、集積度の向上が
要求される一方で、設計に要する時間の短縮および低価
格化の要求がますます増加している。すなわち、テスト
容易性だけでなくテスト設計の容易化および自動化が強
く望まれている。
体集積回路装の集積度が飛躍的に向上され、LSI内部
回路がより大規模化かつ複雑化された。それに伴って、
LSI内の全内部回路に対して、故障シミュレーション
に基づいたテストを短い時間で行なうことが次第に難し
くなってきた。その結果、近年のLSIでは、テスト容
易性を考慮した設計を行なうことが必要不可欠になって
きている。特に、セルベース設計LSIのようなApp
lication Specific IC(AS
IC)と呼ばれるカスタムLSIでは、集積度の向上が
要求される一方で、設計に要する時間の短縮および低価
格化の要求がますます増加している。すなわち、テスト
容易性だけでなくテスト設計の容易化および自動化が強
く望まれている。
【0003】一方、プリント回路基板(PCB)は、近
年の表面実装技術の進歩に伴って、その基板表面の実装
密度が高くなった。その結果、従来からLSI内部のテ
スト容易化手法であったスキャンテスト手法をPCBテ
ストに適用するため、「バウンダリスキャン」と呼ばれ
るテスト手法がIEEEによって標準化された(IEE
E 1149.1)。したがって、LSI内部に、こ
のPCBテストのための回路を設けるという要求が高ま
っている。今後のASICには、設計容易なLSI内部
テストのためのテスト回路とPCBテストのためのテス
ト回路とを設ける必要があることが指摘される。
年の表面実装技術の進歩に伴って、その基板表面の実装
密度が高くなった。その結果、従来からLSI内部のテ
スト容易化手法であったスキャンテスト手法をPCBテ
ストに適用するため、「バウンダリスキャン」と呼ばれ
るテスト手法がIEEEによって標準化された(IEE
E 1149.1)。したがって、LSI内部に、こ
のPCBテストのための回路を設けるという要求が高ま
っている。今後のASICには、設計容易なLSI内部
テストのためのテスト回路とPCBテストのためのテス
ト回路とを設ける必要があることが指摘される。
【0004】半導体集積回路内に設けられた回路をテス
トする目的で、スキャン方式が利用されている。スキャ
ン方式として、シリアルスキャン方式とアドレススキャ
ン方式とが知られる。シリアルスキャン方式では、予め
半導体集積回路内にシフトレジスタが設けられており、
テストが実行される前および後に外部からそのシフトレ
ジスタがアクセスされる。シフトレジスタへのアクセス
により、半導体集積回路内の所望の被テスト回路部分に
テストデータを与えることができ、そして/または、被
テスト回路部分からのテスト結果を示すデータを外部に
出力することができる。
トする目的で、スキャン方式が利用されている。スキャ
ン方式として、シリアルスキャン方式とアドレススキャ
ン方式とが知られる。シリアルスキャン方式では、予め
半導体集積回路内にシフトレジスタが設けられており、
テストが実行される前および後に外部からそのシフトレ
ジスタがアクセスされる。シフトレジスタへのアクセス
により、半導体集積回路内の所望の被テスト回路部分に
テストデータを与えることができ、そして/または、被
テスト回路部分からのテスト結果を示すデータを外部に
出力することができる。
【0005】一般に、テストされるべき被テスト回路が
正常であるか否かを判定するために、多数のテストパタ
ーンについてテストを実行する必要がある。すなわち、
多数のテストデータが繰返し被テスト回路に与えられ、
テスト結果を示すデータがその被テスト回路から出力さ
れる。そのテスト結果に基づいてその被テスト回路が正
常であるか否かが判定される。したがって前述のシリア
ルスキャン方式では、テストデータの入力および出力が
クロック信号に応答してシリアルに行なわれるので、テ
ストデータの数、すなわち繰返し行なわれるテストの回
数が増加するにつれてテストに要する合計の時間が増加
される。
正常であるか否かを判定するために、多数のテストパタ
ーンについてテストを実行する必要がある。すなわち、
多数のテストデータが繰返し被テスト回路に与えられ、
テスト結果を示すデータがその被テスト回路から出力さ
れる。そのテスト結果に基づいてその被テスト回路が正
常であるか否かが判定される。したがって前述のシリア
ルスキャン方式では、テストデータの入力および出力が
クロック信号に応答してシリアルに行なわれるので、テ
ストデータの数、すなわち繰返し行なわれるテストの回
数が増加するにつれてテストに要する合計の時間が増加
される。
【0006】図9は、従来の半導体集積回路装置におけ
るテスト回路および被テスト回路のブロック図である。 図9を参照して、この半導体装置200は、テストを実
行するのに必要な制御信号を出力するテスト回路51c
と、被テスト回路202ないし207とを含む。各被テ
スト回路202ないし207内にはスキャンパスを構成
するシフトレジスタ51ないし57がそれぞれ設けられ
る。各シフトレジスタ52ないし57は、各被テスト回
路202ないし207に対し、テスト回路51cを介し
て伝送されるテストデータを与え、そして/または、各
被テスト回路内で発生されるテスト結果をテスト回路5
1cを介して外部に出力する。テスト回路51cからの
各シフトレジスタ52ないし57へのテストデータの供
給およびテスト結果の伝送は、各シフトレジスタの入力
および出力に接続された配線を介して行なわれる。した
がって、各シフトレジスタ52ないし57は、データ伝
送のための少なくとも2本の配線を介してテスト回路5
1cに接続される。その結果、図9に示した配線部分A
およびBにおいて配線が集中され、これらの配線がこれ
らの配線を設けるためのみに使われる領域を必要とする
ことが指摘される。
るテスト回路および被テスト回路のブロック図である。 図9を参照して、この半導体装置200は、テストを実
行するのに必要な制御信号を出力するテスト回路51c
と、被テスト回路202ないし207とを含む。各被テ
スト回路202ないし207内にはスキャンパスを構成
するシフトレジスタ51ないし57がそれぞれ設けられ
る。各シフトレジスタ52ないし57は、各被テスト回
路202ないし207に対し、テスト回路51cを介し
て伝送されるテストデータを与え、そして/または、各
被テスト回路内で発生されるテスト結果をテスト回路5
1cを介して外部に出力する。テスト回路51cからの
各シフトレジスタ52ないし57へのテストデータの供
給およびテスト結果の伝送は、各シフトレジスタの入力
および出力に接続された配線を介して行なわれる。した
がって、各シフトレジスタ52ないし57は、データ伝
送のための少なくとも2本の配線を介してテスト回路5
1cに接続される。その結果、図9に示した配線部分A
およびBにおいて配線が集中され、これらの配線がこれ
らの配線を設けるためのみに使われる領域を必要とする
ことが指摘される。
【0007】テスト回路51cの一例が図10に示され
る。図10に示した回路は、特開平1−112177号
公報に見られる。図10は、シフトレジスタ90ないし
99を除き、図9に示したテスト回路51c内に設けら
れた回路構成を示す。図10を参照して、テスト回路5
1cは、シフトレジスタ90ないし99を選択するため
の3ビットの選択信号SLを保持するためのレジスタ2
と、レジスタ2に保持された3ビットの選択信号SLを
デコードするためのデコーダ4と、デコーダ4の出力に
接続されたスイッチング素子61ないし67と、各シフ
トレジスタ90ないし99を駆動するためのクロック信
号を供給するANDゲート81ないし87とを含む。各
シフトレジスタ90ないし99は、共通のテストデータ
入力端子Diに接続される。各ANDゲート81ないし
87は、クロック信号φbおよびデコーダ4からの出力
信号を受けるように接続される。レジスタ2は、3ビッ
トのシフトレジスタを含み、クロック信号φaに応答し
てシフトされた選択信号SLを保持する。デコーダ4は
、信号ENに応答して可能化され、スイッチング素子6
1ないし67を選択的にオンさせるための信号001な
いし110を出力する。
る。図10に示した回路は、特開平1−112177号
公報に見られる。図10は、シフトレジスタ90ないし
99を除き、図9に示したテスト回路51c内に設けら
れた回路構成を示す。図10を参照して、テスト回路5
1cは、シフトレジスタ90ないし99を選択するため
の3ビットの選択信号SLを保持するためのレジスタ2
と、レジスタ2に保持された3ビットの選択信号SLを
デコードするためのデコーダ4と、デコーダ4の出力に
接続されたスイッチング素子61ないし67と、各シフ
トレジスタ90ないし99を駆動するためのクロック信
号を供給するANDゲート81ないし87とを含む。各
シフトレジスタ90ないし99は、共通のテストデータ
入力端子Diに接続される。各ANDゲート81ないし
87は、クロック信号φbおよびデコーダ4からの出力
信号を受けるように接続される。レジスタ2は、3ビッ
トのシフトレジスタを含み、クロック信号φaに応答し
てシフトされた選択信号SLを保持する。デコーダ4は
、信号ENに応答して可能化され、スイッチング素子6
1ないし67を選択的にオンさせるための信号001な
いし110を出力する。
【0008】動作において、外部から3ビットの選択信
号SLおよびクロック信号φaがレジスタ2に与えられ
る。レジスタ2は、クロック信号φaに応答して、シフ
トされた選択信号SLを保持し、それをデコーダ4に与
える。デコーダ4は、外部から与えられる可能化信号E
Nに応答して、保持された選択信号SLをデコードする
。デコードされた信号は、ANDゲート81ないし87
に供給される。したがって、ANDゲート81ないし8
7は、選択信号SLによって選択されたシフトレジスタ
のみに駆動のためのクロック信号を供給する。これに加
えて、デコーダ4によってデコードされた出力信号00
1ないし110がスイッチング素子61ないし67に与
えられるので、選択されたシフトレジスタの出力に接続
されているスイッチング素子だけがオンする。したがっ
て、選択信号SLによって指定されたシフトレジスタの
みから、テスト結果を示す信号Doが出力される。
号SLおよびクロック信号φaがレジスタ2に与えられ
る。レジスタ2は、クロック信号φaに応答して、シフ
トされた選択信号SLを保持し、それをデコーダ4に与
える。デコーダ4は、外部から与えられる可能化信号E
Nに応答して、保持された選択信号SLをデコードする
。デコードされた信号は、ANDゲート81ないし87
に供給される。したがって、ANDゲート81ないし8
7は、選択信号SLによって選択されたシフトレジスタ
のみに駆動のためのクロック信号を供給する。これに加
えて、デコーダ4によってデコードされた出力信号00
1ないし110がスイッチング素子61ないし67に与
えられるので、選択されたシフトレジスタの出力に接続
されているスイッチング素子だけがオンする。したがっ
て、選択信号SLによって指定されたシフトレジスタの
みから、テスト結果を示す信号Doが出力される。
【0009】一般に、半導体集積回路装置は、様々な機
能を有する回路ブロックからなる。回路ブロックは、機
能単位で設けられることが多く、集積回路のテストは、
テストデータ作成を容易にするため、回路ブロックごと
にかつ機能単位でしばしば行なわれる。したがって、図
9に示したように、被テスト回路ブロック202ないし
207をテストするのに用いられるシフトレジスタ52
ないし57が各ブロック内に設けられる。また、テスト
が回路ブロック単位で行なわれるので、シフトレジスタ
は回路ブロック単位で分割され、これによって、シリア
ルスキャン方式の欠点であるテスト時間の増加が抑えら
れている。
能を有する回路ブロックからなる。回路ブロックは、機
能単位で設けられることが多く、集積回路のテストは、
テストデータ作成を容易にするため、回路ブロックごと
にかつ機能単位でしばしば行なわれる。したがって、図
9に示したように、被テスト回路ブロック202ないし
207をテストするのに用いられるシフトレジスタ52
ないし57が各ブロック内に設けられる。また、テスト
が回路ブロック単位で行なわれるので、シフトレジスタ
は回路ブロック単位で分割され、これによって、シリア
ルスキャン方式の欠点であるテスト時間の増加が抑えら
れている。
【0010】
【発明が解決しようとする課題】図9に示したように、
被テスト回路ブロック202ないし207をテストする
ためにテスト回路51cが半導体装置内に設けられる。 被テスト回路ブロックの数、すなわちシフトパスの数は
、その半導体チップの回路構成によって異なり、これに
よってテスト回路ブロック51Cの制御系回路およびデ
ータ入出力インタフェース回路が半導体チップごとに異
なってしまう。このことは、個々の半導体装置ごとにテ
スト回路51cの設計を変更する必要があることを意味
する。すなわち、図10に示したシフトレジスタ90な
いし99の増加または減少に伴って、スイッチング素子
61ないし67およびANDゲート81ないし87の増
加または減少が必要となる。場合によっては、使用すべ
きシフトレジスタの増加により、レジスタ2およびデコ
ーダ4のビット長さをも変更すべき場合がある。
被テスト回路ブロック202ないし207をテストする
ためにテスト回路51cが半導体装置内に設けられる。 被テスト回路ブロックの数、すなわちシフトパスの数は
、その半導体チップの回路構成によって異なり、これに
よってテスト回路ブロック51Cの制御系回路およびデ
ータ入出力インタフェース回路が半導体チップごとに異
なってしまう。このことは、個々の半導体装置ごとにテ
スト回路51cの設計を変更する必要があることを意味
する。すなわち、図10に示したシフトレジスタ90な
いし99の増加または減少に伴って、スイッチング素子
61ないし67およびANDゲート81ないし87の増
加または減少が必要となる。場合によっては、使用すべ
きシフトレジスタの増加により、レジスタ2およびデコ
ーダ4のビット長さをも変更すべき場合がある。
【0011】このように、テスト回路51cの回路構成
が個々の半導体装置又はチップに依存して設計されるべ
きであるので、設計者は個々の半導体装置を設計する際
にテスト回路51cについて多くの設計変更を行なう必
要がある。上記のようなシフトパスの増減のための設計
変更に適合することができるように多数のシフトパスが
テスト回路51c内に設計される場合では、被テスト回
路ブロックの数が少ないとき、必要でない回路の存在に
より望ましくない占有面積の増加が生じる。さらにはま
た、図9の配線部分AおよびBに見られるように、デー
タ信号を伝送するための数多くの配線が必要となるので
、配線によって占められる領域の増加が避けられない。 すなわち、必要な配線領域が高集積化のための妨げとな
っている。さらにはまた、以下に示すように、ある回路
ブロックに対してテストを実行するために複数のシフト
パスが必要とされる場合(たとえば、入力データと出力
データが異なったシフトパスにそれぞれ保持される場合
)、テストを実行するのに長い時間がかかることも指摘
される。
が個々の半導体装置又はチップに依存して設計されるべ
きであるので、設計者は個々の半導体装置を設計する際
にテスト回路51cについて多くの設計変更を行なう必
要がある。上記のようなシフトパスの増減のための設計
変更に適合することができるように多数のシフトパスが
テスト回路51c内に設計される場合では、被テスト回
路ブロックの数が少ないとき、必要でない回路の存在に
より望ましくない占有面積の増加が生じる。さらにはま
た、図9の配線部分AおよびBに見られるように、デー
タ信号を伝送するための数多くの配線が必要となるので
、配線によって占められる領域の増加が避けられない。 すなわち、必要な配線領域が高集積化のための妨げとな
っている。さらにはまた、以下に示すように、ある回路
ブロックに対してテストを実行するために複数のシフト
パスが必要とされる場合(たとえば、入力データと出力
データが異なったシフトパスにそれぞれ保持される場合
)、テストを実行するのに長い時間がかかることも指摘
される。
【0012】図11は、3つのシフトレジスタを使用し
て従来のテスト回路によりテストが実行される場合のフ
ロー図である。以下の説明では、簡単化のために、図1
0に示した3つのシフトレジスタ91ないし93が使用
され、このうち被テスト回路の入力テストデータがシフ
トレジスタ91に設定され、これの印加により得られる
出力データがシフトレジスタ92および93に取込まれ
るものと仮定する。また、各シフトレジスタがL,M,
Nのビット長さをそれぞれ有するものと仮定する。
て従来のテスト回路によりテストが実行される場合のフ
ロー図である。以下の説明では、簡単化のために、図1
0に示した3つのシフトレジスタ91ないし93が使用
され、このうち被テスト回路の入力テストデータがシフ
トレジスタ91に設定され、これの印加により得られる
出力データがシフトレジスタ92および93に取込まれ
るものと仮定する。また、各シフトレジスタがL,M,
Nのビット長さをそれぞれ有するものと仮定する。
【0013】まず、ステップ41において、シフトレジ
スタ91を選択するための3ビットの選択信号SLがク
ロック信号φaに応答してレジスタ2に与えられる。こ
の選択信号SLの入力のために3周期分のクロックパル
スが必要となる。デコーダ4が入力された選択信号SL
をデコードし、スイッチング素子62およびANDゲー
ト82のみを活性化させる。
スタ91を選択するための3ビットの選択信号SLがク
ロック信号φaに応答してレジスタ2に与えられる。こ
の選択信号SLの入力のために3周期分のクロックパル
スが必要となる。デコーダ4が入力された選択信号SL
をデコードし、スイッチング素子62およびANDゲー
ト82のみを活性化させる。
【0014】次に、ステップ42において、テストデー
タDiがクロック信号φbに応答してシフトレジスタ9
1に与えられる。このテストデータを入力するのに、シ
フトレジスタ91のビット長に相当するL周期分のクロ
ックパルスを要する。
タDiがクロック信号φbに応答してシフトレジスタ9
1に与えられる。このテストデータを入力するのに、シ
フトレジスタ91のビット長に相当するL周期分のクロ
ックパルスを要する。
【0015】ステップ43において、被テスト回路のテ
ストが実行され、シフトレジスタ91に設定されたテス
ト入力データが被テスト回路に与えられる。したがって
、テスト結果を示すテスト出力データがシフトレジスタ
92および93に与えられかつ保持される。この例では
、テストを実行するのに1周期分のクロックパルスを要
するものと仮定する。
ストが実行され、シフトレジスタ91に設定されたテス
ト入力データが被テスト回路に与えられる。したがって
、テスト結果を示すテスト出力データがシフトレジスタ
92および93に与えられかつ保持される。この例では
、テストを実行するのに1周期分のクロックパルスを要
するものと仮定する。
【0016】ステップ44において、シフトレジスタ9
2を選択するための選択信号SLがレジスタ2に与えら
れる。デコーダ4がこの選択信号SLをデコードし、そ
してスイッチング素子63およびANDゲート83のみ
を活性化させる。選択信号SLを入力するのに3周期分
のクロックパルスを要する。
2を選択するための選択信号SLがレジスタ2に与えら
れる。デコーダ4がこの選択信号SLをデコードし、そ
してスイッチング素子63およびANDゲート83のみ
を活性化させる。選択信号SLを入力するのに3周期分
のクロックパルスを要する。
【0017】ステップ45において、シフトレジスタ9
2内のテスト結果を示すデータDoがスイッチング素子
63を介して出力される。シフトレジスタ92からの出
力のためにM周期分のクロックパルスを要する。
2内のテスト結果を示すデータDoがスイッチング素子
63を介して出力される。シフトレジスタ92からの出
力のためにM周期分のクロックパルスを要する。
【0018】ステップ46において、シフトレジスタ9
3を選択するための選択信号SLがレジスタ2に与えら
れる。このため3周期分のクロックパルスが必要となる
。したがって、デコーダ4により、スイッチング素子6
4およびANDゲート84のみが活性化される。
3を選択するための選択信号SLがレジスタ2に与えら
れる。このため3周期分のクロックパルスが必要となる
。したがって、デコーダ4により、スイッチング素子6
4およびANDゲート84のみが活性化される。
【0019】ステップ47において、シフトレジスタ9
3内に保持されたテスト結果を示すデータがクロック信
号φbに応答してスイッチング素子64を介して出力さ
れる。このためN周期分のクロックパルスが必要となる
。
3内に保持されたテスト結果を示すデータがクロック信
号φbに応答してスイッチング素子64を介して出力さ
れる。このためN周期分のクロックパルスが必要となる
。
【0020】ステップ45およびステップ47において
、集積回路装置外部に出力されたテスト結果を示すデー
タは、図示されていない分析ステップにおいて、与えら
れたテストデータDiとともに分析され、被テスト回路
が正常であるか否かが判定される。
、集積回路装置外部に出力されたテスト結果を示すデー
タは、図示されていない分析ステップにおいて、与えら
れたテストデータDiとともに分析され、被テスト回路
が正常であるか否かが判定される。
【0021】ステップ48において、すべてのテストデ
ータ(テストパターン)について上記の動作が終了され
たか否かが判定される。すなわち、準備されたテストデ
ータが残されているとき、処理がステップ41に戻り、
上記と同様の処理が繰返される。その結果、図11に示
した例ではQ個のテストデータについてテストが実行さ
れることになる。
ータ(テストパターン)について上記の動作が終了され
たか否かが判定される。すなわち、準備されたテストデ
ータが残されているとき、処理がステップ41に戻り、
上記と同様の処理が繰返される。その結果、図11に示
した例ではQ個のテストデータについてテストが実行さ
れることになる。
【0022】上記の説明から理解されるように、Q個の
すべてのテストデータについてテストを実行するのに要
する合計の時間TT1は、次式により表わされる。
すべてのテストデータについてテストを実行するのに要
する合計の時間TT1は、次式により表わされる。
【0023】
【式1】TT1=(10+L+M+N)×Q …(1
)このように、シフトレジスタのビット長さL,M,N
および全テストパターンの数Qにより、必要な合計の所
要時間TT1が増加することが指摘される。
)このように、シフトレジスタのビット長さL,M,N
および全テストパターンの数Qにより、必要な合計の所
要時間TT1が増加することが指摘される。
【0024】この発明は、上記のような課題を解決する
ためになされたもので、集積回路装置において、テスト
されるべき被テスト回路における回路変更に応じて必要
となる、テスト回路の設計変更を減少させることを目的
とする。
ためになされたもので、集積回路装置において、テスト
されるべき被テスト回路における回路変更に応じて必要
となる、テスト回路の設計変更を減少させることを目的
とする。
【0025】この発明の別の目的は、集積回路装置にお
いて、被テスト回路をテストするのに要する時間を短縮
することである。
いて、被テスト回路をテストするのに要する時間を短縮
することである。
【0026】この発明のさらに別の目的は、集積回路装
置において、被テスト回路をテストするのに使用される
配線の密度を低下させることである。
置において、被テスト回路をテストするのに使用される
配線の密度を低下させることである。
【0027】
【課題を解決するための手段】請求項1の発明に係る集
積回路装置は、単一のデータ入力と単一のデータ出力と
の間に結合された少なくとも1つのシフトレジスタ手段
と、各々がテストされるべき複数の被テスト回路と、各
々が複数の被テスト回路の対応する1つに接続され、対
応する1つの被テスト回路のためのスキャンパスを構成
する複数のスキャンパス回路手段とを含む。複数のスキ
ャンパス回路手段はデータ入力とデータ出力との間に直
列に接続され、直列接続が構成される。複数のスキャン
パス回路手段の直列接続および少なくとも1つのシフト
レジスタ手段は互いに並列に接続される。この集積回路
装置は、さらに、外部的に与えられる選択信号に応答し
て、複数のスキャンパス回路手段の直列接続および少な
くとも1つのシフトレジスタ手段の一方を選択的に有効
化させる選択的有効化手段と、各々が対応する1つのス
キャンパス回路手段をバイパスさせるための複数のバイ
パス手段と、外部的に与えられるバイパス制御信号に応
答して、複数のバイパス手段を選択的に動作させるバイ
パス制御手段とを含む。
積回路装置は、単一のデータ入力と単一のデータ出力と
の間に結合された少なくとも1つのシフトレジスタ手段
と、各々がテストされるべき複数の被テスト回路と、各
々が複数の被テスト回路の対応する1つに接続され、対
応する1つの被テスト回路のためのスキャンパスを構成
する複数のスキャンパス回路手段とを含む。複数のスキ
ャンパス回路手段はデータ入力とデータ出力との間に直
列に接続され、直列接続が構成される。複数のスキャン
パス回路手段の直列接続および少なくとも1つのシフト
レジスタ手段は互いに並列に接続される。この集積回路
装置は、さらに、外部的に与えられる選択信号に応答し
て、複数のスキャンパス回路手段の直列接続および少な
くとも1つのシフトレジスタ手段の一方を選択的に有効
化させる選択的有効化手段と、各々が対応する1つのス
キャンパス回路手段をバイパスさせるための複数のバイ
パス手段と、外部的に与えられるバイパス制御信号に応
答して、複数のバイパス手段を選択的に動作させるバイ
パス制御手段とを含む。
【0028】請求項3の発明に係る集積回路装置は、テ
ストデータを受けるためのテストデータ入力と、テスト
結果データを出力するためのテストデータ出力と、各々
がテストされるべき第1および第2の被テスト回路ブロ
ックと、第1の被テスト回路ブロックにまたはからテス
トデータを書込みまたは読出すための第1のスキャンパ
ス回路手段と、第2の被テスト回路ブロックにまたはか
らテストデータを書込みまたは読出すための第2のスキ
ャンパス回路手段と、外部的に与えられる選択信号に応
答して、第1および第2のスキャンパス回路手段の一方
を選択的に有効化させる選択的有効化手段とを含む。第
1および第2のスキャンパス回路手段は、テストデータ
入力とテストデータ出力との間に並列に接続される。第
2のスキャンパス回路手段は、テストデータ入力とテス
トデータ出力との間に接続され、n段にカスケードされ
たn個(n≧2)のシフトレジスタ手段と、各々が対応
する1つのシフトレジスタ手段のバイパスを構成するn
個のバイパス手段とを備える。この集積回路装置は、さ
らに、外部的に与えられるバイパス制御信号に応答して
、n個のバイパス手段を選択的に動作させるバイパス制
御手段を含む。
ストデータを受けるためのテストデータ入力と、テスト
結果データを出力するためのテストデータ出力と、各々
がテストされるべき第1および第2の被テスト回路ブロ
ックと、第1の被テスト回路ブロックにまたはからテス
トデータを書込みまたは読出すための第1のスキャンパ
ス回路手段と、第2の被テスト回路ブロックにまたはか
らテストデータを書込みまたは読出すための第2のスキ
ャンパス回路手段と、外部的に与えられる選択信号に応
答して、第1および第2のスキャンパス回路手段の一方
を選択的に有効化させる選択的有効化手段とを含む。第
1および第2のスキャンパス回路手段は、テストデータ
入力とテストデータ出力との間に並列に接続される。第
2のスキャンパス回路手段は、テストデータ入力とテス
トデータ出力との間に接続され、n段にカスケードされ
たn個(n≧2)のシフトレジスタ手段と、各々が対応
する1つのシフトレジスタ手段のバイパスを構成するn
個のバイパス手段とを備える。この集積回路装置は、さ
らに、外部的に与えられるバイパス制御信号に応答して
、n個のバイパス手段を選択的に動作させるバイパス制
御手段を含む。
【0029】
【作用】請求項1の発明における集積回路装置では、複
数の被テスト回路をテストするための複数のスキャンパ
ス回路手段の各々に、対応する1つのスキャンパス回路
手段をバイパスさせるための複数のバイパス手段が設け
られている。バイパス制御手段が、外部的に与えられる
バイパス制御信号に応答して、複数のバイパス手段を選
択的に動作させるので、テストされるべき複数の被テス
ト回路において回路変更が必要となっても、選択的有効
化手段の設計変更を行なう必要がない。すなわち、バイ
パス制御手段により複数のバイパス手段が選択的に動作
できるので、複数の被テスト回路において生じた回路変
更に対応してスキャンパス回路手段を設けることができ
る。その結果、テスト回路、すなわち選択的有効化手段
の設計変更が必要とならない。
数の被テスト回路をテストするための複数のスキャンパ
ス回路手段の各々に、対応する1つのスキャンパス回路
手段をバイパスさせるための複数のバイパス手段が設け
られている。バイパス制御手段が、外部的に与えられる
バイパス制御信号に応答して、複数のバイパス手段を選
択的に動作させるので、テストされるべき複数の被テス
ト回路において回路変更が必要となっても、選択的有効
化手段の設計変更を行なう必要がない。すなわち、バイ
パス制御手段により複数のバイパス手段が選択的に動作
できるので、複数の被テスト回路において生じた回路変
更に対応してスキャンパス回路手段を設けることができ
る。その結果、テスト回路、すなわち選択的有効化手段
の設計変更が必要とならない。
【0030】請求項3の発明における集積回路装置でも
、第2の被テスト回路ブロックをテストするための第2
のスキャンパス回路手段内に、各々がバイパス手段を有
するn個のシフトレジスタ手段が設けられる。バイパス
制御手段が、外部的に与えられるバイパス制御信号に応
答して、n個のバイパス手段を選択的に動作させるので
、テスト回路、すなわち選択的有効化手段の設計変更を
必要とすることなく、第2の被テスト回路ブロックにお
いて生じた回路変更に対応することができる。
、第2の被テスト回路ブロックをテストするための第2
のスキャンパス回路手段内に、各々がバイパス手段を有
するn個のシフトレジスタ手段が設けられる。バイパス
制御手段が、外部的に与えられるバイパス制御信号に応
答して、n個のバイパス手段を選択的に動作させるので
、テスト回路、すなわち選択的有効化手段の設計変更を
必要とすることなく、第2の被テスト回路ブロックにお
いて生じた回路変更に対応することができる。
【0031】
【実施例】図1は、この発明の一実施例を示す集積回路
装置のブロック図である。図1を参照して、図10に示
したシフトレジスタ90の代わりに、直接に接続され、
かつ各々がバイパス回路を有する3つのシフトパス回路
10,20および30が設けられる。これに加えて、外
部から制御信号CPおよびRSが与えられる。他の回路
部分は、図10に示したものと同様であるので説明が省
略される。
装置のブロック図である。図1を参照して、図10に示
したシフトレジスタ90の代わりに、直接に接続され、
かつ各々がバイパス回路を有する3つのシフトパス回路
10,20および30が設けられる。これに加えて、外
部から制御信号CPおよびRSが与えられる。他の回路
部分は、図10に示したものと同様であるので説明が省
略される。
【0032】図1に示したバイパス回路を有するシフト
パス回路10が図2に示される。他のバイパス回路を有
するシフトパス回路20および30も同様の回路構成を
有する。図2を参照して、このシフトパス回路10は、
直列に接続されたシフトレジスタラッチ(SRL)を有
するシフトレジスタ9aと、シフトレジスタ9aをバイ
パスさせるためのバイパス線13と、シフトレジスタ9
aまたはバイパス線13を選択するための選択回路12
とを含む。シフトレジスタ9aは、テストされるべき被
テスト回路(図示せず)に接続され、スキャンパスを構
成する。選択回路12は、シフトレジスタ9aの出力に
接続されたラッチ回路17と、ラッチされた信号をデコ
ードする1ビットのデコーダ18と、デコーダからの出
力信号に応答して動作するスイッチング素子15および
16とを含む。
パス回路10が図2に示される。他のバイパス回路を有
するシフトパス回路20および30も同様の回路構成を
有する。図2を参照して、このシフトパス回路10は、
直列に接続されたシフトレジスタラッチ(SRL)を有
するシフトレジスタ9aと、シフトレジスタ9aをバイ
パスさせるためのバイパス線13と、シフトレジスタ9
aまたはバイパス線13を選択するための選択回路12
とを含む。シフトレジスタ9aは、テストされるべき被
テスト回路(図示せず)に接続され、スキャンパスを構
成する。選択回路12は、シフトレジスタ9aの出力に
接続されたラッチ回路17と、ラッチされた信号をデコ
ードする1ビットのデコーダ18と、デコーダからの出
力信号に応答して動作するスイッチング素子15および
16とを含む。
【0033】動作において、シフトレジスタ9aは、図
1に示したANDゲート81から出力されるクロック信
号φcに応答して、与えられたシリアルデータ(テスト
データ)Siをシフトさせる。ラッチ回路17は、予め
リセット信号RSによりリセットされている。ラッチ回
路17は、外部から与えられる保持信号CPに応答して
シフトレジスタ9aから出力される入力データSiの1
つを保持する。保持された信号はデコーダ18によりデ
コードされ、スイッチ素子15および16のいずれかが
選択的にオンする。その結果、入力されたシリアルデー
タSiがシフトレジスタ9aおよびスイッチング素子1
6またはバイパス線13およびスイッチング素子15の
いずれかを介してシリアル出力データSoとして出力さ
れる。
1に示したANDゲート81から出力されるクロック信
号φcに応答して、与えられたシリアルデータ(テスト
データ)Siをシフトさせる。ラッチ回路17は、予め
リセット信号RSによりリセットされている。ラッチ回
路17は、外部から与えられる保持信号CPに応答して
シフトレジスタ9aから出力される入力データSiの1
つを保持する。保持された信号はデコーダ18によりデ
コードされ、スイッチ素子15および16のいずれかが
選択的にオンする。その結果、入力されたシリアルデー
タSiがシフトレジスタ9aおよびスイッチング素子1
6またはバイパス線13およびスイッチング素子15の
いずれかを介してシリアル出力データSoとして出力さ
れる。
【0034】3つのシフトパス回路10,20および3
0は直列に接続されているので、1つのANDゲート8
1によりクロック信号の供給を制御でき、かつ1つのス
イッチング素子61により出力制御も行なうことができ
る。図1に示した例では、3つのシフトパス回路10,
20および30が設けられているが、半導体集積回路装
置に特有の被テスト回路部分に応じて、直列に接続され
るシフトパス回路の数およびそのビット長さが制御され
る。他のシフトレジスタ91ないし99は、半導体集積
回路装置に共通に使用される回路に接続されており、し
たがってこれらのためのテスト回路の設計を変更する必
要がない。シフトパス回路10,20および30を用い
たテストにおいて、テストにおける必要に応じて各シフ
トレジスタ9a,9bおよび9cがバイパス線13によ
りバイパスされる。したがって、テストに必要なシフト
レジスタのみを使用することができる。
0は直列に接続されているので、1つのANDゲート8
1によりクロック信号の供給を制御でき、かつ1つのス
イッチング素子61により出力制御も行なうことができ
る。図1に示した例では、3つのシフトパス回路10,
20および30が設けられているが、半導体集積回路装
置に特有の被テスト回路部分に応じて、直列に接続され
るシフトパス回路の数およびそのビット長さが制御され
る。他のシフトレジスタ91ないし99は、半導体集積
回路装置に共通に使用される回路に接続されており、し
たがってこれらのためのテスト回路の設計を変更する必
要がない。シフトパス回路10,20および30を用い
たテストにおいて、テストにおける必要に応じて各シフ
トレジスタ9a,9bおよび9cがバイパス線13によ
りバイパスされる。したがって、テストに必要なシフト
レジスタのみを使用することができる。
【0035】このように、半導体集積回路装置に特有の
回路部分をテストするのに必要なシフトパス回路(たと
えば10,20および30)が1つのスキャンパス(た
とえば図10に示したシフトレジスタ90)の代わりに
設けられるので、テスト回路に要求される設計変更が最
小限となる。このことは、テスト回路において一般の半
導体集積回路装置に共通に使用される得る回路部分を設
計変更なく使用できることを意味する。
回路部分をテストするのに必要なシフトパス回路(たと
えば10,20および30)が1つのスキャンパス(た
とえば図10に示したシフトレジスタ90)の代わりに
設けられるので、テスト回路に要求される設計変更が最
小限となる。このことは、テスト回路において一般の半
導体集積回路装置に共通に使用される得る回路部分を設
計変更なく使用できることを意味する。
【0036】図1に示したバイパス回路を有する3つの
シフトパス回路10,20および30が図4に示される
。これらの3つのシフトパス回路を使用してテストが実
行される場合のフロー図が図5に示される。以下にテス
トを実行するのに要する時間について説明する。
シフトパス回路10,20および30が図4に示される
。これらの3つのシフトパス回路を使用してテストが実
行される場合のフロー図が図5に示される。以下にテス
トを実行するのに要する時間について説明する。
【0037】図5を参照して、まず、ステップ31にお
いて、3つのシフトパス回路10,20および30にリ
セット信号RSが与えられ、各シフトパス回路内に設け
られたラッチ回路17がリセットされる。このリセット
のために1つのクロックパルスを要する。
いて、3つのシフトパス回路10,20および30にリ
セット信号RSが与えられ、各シフトパス回路内に設け
られたラッチ回路17がリセットされる。このリセット
のために1つのクロックパルスを要する。
【0038】次に、ステップ32において、3つのシフ
トパス回路10,20および30におけるシフトレジス
タのバイパスを制御するための信号が各ラッチ回路17
に与えられる。このバイパス制御信号の供給は、クロッ
ク信号φcに応答して各シフトレジスタ9a,9bおよ
び9cを介して行なわれるので、(L+M+N)のクロ
ックパルスを要する。 ステップ33において、各ラ
ッチ回路17が外部から与えられる保持信号CPに応答
してバイパス制御信号を保持する。この保持のために1
つのクロックパルスを要する。
トパス回路10,20および30におけるシフトレジス
タのバイパスを制御するための信号が各ラッチ回路17
に与えられる。このバイパス制御信号の供給は、クロッ
ク信号φcに応答して各シフトレジスタ9a,9bおよ
び9cを介して行なわれるので、(L+M+N)のクロ
ックパルスを要する。 ステップ33において、各ラ
ッチ回路17が外部から与えられる保持信号CPに応答
してバイパス制御信号を保持する。この保持のために1
つのクロックパルスを要する。
【0039】ステップ34において、直列に接続された
3つのシフトレジスタ9a,9bおよび9cにテストデ
ータが入力される。(L+M+N)のクロックパルスを
要する。
3つのシフトレジスタ9a,9bおよび9cにテストデ
ータが入力される。(L+M+N)のクロックパルスを
要する。
【0040】ステップ35において、供給されたテスト
データに基づいて被テスト回路のテストが実行される。 前述のように、1つのクロックパルスを要するものと仮
定する。テスト結果を示すデータがシフトレジスタ9a
,9bおよび9cのいずれかに保持される。
データに基づいて被テスト回路のテストが実行される。 前述のように、1つのクロックパルスを要するものと仮
定する。テスト結果を示すデータがシフトレジスタ9a
,9bおよび9cのいずれかに保持される。
【0041】ステップ36において、シフトレジスタ9
a,9bおよび9c内に保持されたデータがクロック信
号φbに応答して出力される。同時に、新しいテストデ
ータがシフトレジスタ9a,9bおよび9cに与えられ
る。このステップは(L+M+N)のクロックパルスを
要する。
a,9bおよび9c内に保持されたデータがクロック信
号φbに応答して出力される。同時に、新しいテストデ
ータがシフトレジスタ9a,9bおよび9cに与えられ
る。このステップは(L+M+N)のクロックパルスを
要する。
【0042】ステップ37において、すべてのテストデ
ータ(テストパターン)についてのテストが実行された
否かが判断される。テストデータが残されているとき、
再びステップ35に戻り、ステップ35および36のテ
スト動作が繰返される。したがって、Q個のテストデー
タが準備されている場合では、ステップ35および36
がQ回繰返される。 したがって、Q個のすべてのテ
ストデータについてテストを実行するのに要する時間T
T2は、次式により表わされる。
ータ(テストパターン)についてのテストが実行された
否かが判断される。テストデータが残されているとき、
再びステップ35に戻り、ステップ35および36のテ
スト動作が繰返される。したがって、Q個のテストデー
タが準備されている場合では、ステップ35および36
がQ回繰返される。 したがって、Q個のすべてのテ
ストデータについてテストを実行するのに要する時間T
T2は、次式により表わされる。
【0043】
【式2】
TT2=(L+M+N+1)×(2+Q)
…(2)式(1
)および(2)を比較することにより、3つのシフトレ
ジスタを用いてテストを実行するのに要する時間差ΔT
Tは次式のように得られる。
…(2)式(1
)および(2)を比較することにより、3つのシフトレ
ジスタを用いてテストを実行するのに要する時間差ΔT
Tは次式のように得られる。
【0044】
【式3】ΔTT=TT1−TT2
=9Q−2(L+M+N+1) …(3)一般には、
テストパターンの数は使用されるシフトレジスタのビッ
ト長さと比較してより大きい。したがって、ΔTT>0
が得られる。すなわち、図1または図4に示した3つの
スキャンパス10,20および30を使用することによ
りテストの実行に要する時間が減少される。
テストパターンの数は使用されるシフトレジスタのビッ
ト長さと比較してより大きい。したがって、ΔTT>0
が得られる。すなわち、図1または図4に示した3つの
スキャンパス10,20および30を使用することによ
りテストの実行に要する時間が減少される。
【0045】たとえば、各シフトレジスタのビット長さ
L,M,N=20と仮定し、1000個のテストパター
ン(Q)が準備されている場合では、これらの値を式(
3)に適用することにより、次式が得られる。
L,M,N=20と仮定し、1000個のテストパター
ン(Q)が準備されている場合では、これらの値を式(
3)に適用することにより、次式が得られる。
【0046】
【式4】ΔTT=9000−122
=8878 …(
4)すなわち、この場合では、8878個のクロックパ
ルスに相当する時間が短縮されることが理解される。
4)すなわち、この場合では、8878個のクロックパ
ルスに相当する時間が短縮されることが理解される。
【0047】この発明の別の実施例を示す集積回路装置
が図6に示される。図6を参照して、図1に示したシフ
トレジスタ91の代わりにバイパス制御信号を保持する
ためのシフトレジスタ70が設けられる。このシフトレ
ジスタ70は、カスケードされた3つのレジスタ71,
72および73を含む。バイパス回路を有するシフトパ
ス回路40,50および60のバイパスを制御するため
のバイパス制御信号が入力データDiとしてシフトレジ
スタ70に与えられる。各レジスタ71,72および7
3は、ANDゲート82から与えられるクロック信号に
応答して、与えられたバイパス制御信号をシフトさせる
。各レジスタ71,72および73に保持されたバイパ
ス制御信号は、シフトパス回路40,50および60に
与えられる。各シフトパス回路40,50および60は
、シフトレジスタ9a,9bおよび9cをそれぞれ含む
。
が図6に示される。図6を参照して、図1に示したシフ
トレジスタ91の代わりにバイパス制御信号を保持する
ためのシフトレジスタ70が設けられる。このシフトレ
ジスタ70は、カスケードされた3つのレジスタ71,
72および73を含む。バイパス回路を有するシフトパ
ス回路40,50および60のバイパスを制御するため
のバイパス制御信号が入力データDiとしてシフトレジ
スタ70に与えられる。各レジスタ71,72および7
3は、ANDゲート82から与えられるクロック信号に
応答して、与えられたバイパス制御信号をシフトさせる
。各レジスタ71,72および73に保持されたバイパ
ス制御信号は、シフトパス回路40,50および60に
与えられる。各シフトパス回路40,50および60は
、シフトレジスタ9a,9bおよび9cをそれぞれ含む
。
【0048】図6に示した1つのシフトパス回路40が
図3に示される。図3を参照して、このシフトパス回路
40は、ANDゲート81からのクロック信号φcに応
答して動作するシフトレジスタ9aと、バイバス制御信
号BC1に応答して動作する選択回路42とを含む。選
択回路42は、図2に示した選択回路12と比較すると
、ラッチ回路17が除かれている。したがって、デコー
ダ18は、シフトレジスタ70内のレジスタ73から出
力されたバイパス制御信号BC1をデコードし、スイッ
チング素子15または16のいずれかをオンさせる。 その結果、シリアル入力信号Siは、シフトレジスタ9
aまたはバイパス線43のいずれかを介してシリアル出
力信号Soとして出力される。
図3に示される。図3を参照して、このシフトパス回路
40は、ANDゲート81からのクロック信号φcに応
答して動作するシフトレジスタ9aと、バイバス制御信
号BC1に応答して動作する選択回路42とを含む。選
択回路42は、図2に示した選択回路12と比較すると
、ラッチ回路17が除かれている。したがって、デコー
ダ18は、シフトレジスタ70内のレジスタ73から出
力されたバイパス制御信号BC1をデコードし、スイッ
チング素子15または16のいずれかをオンさせる。 その結果、シリアル入力信号Siは、シフトレジスタ9
aまたはバイパス線43のいずれかを介してシリアル出
力信号Soとして出力される。
【0049】図6に示した3つのシフトパス回路40,
50および60が図7に示される。図7を参照して、各
シフトパス回路40,50および60は、同様の回路構
成を有する。シフトレジスタ70は、カスケードされた
3つのレジスタ71,72および73を含む。各レジス
タ71,72および73は、図6に示したANDゲート
82から出力されるクロック信号φdに応答して与えら
れたバイパス制御信号BC1ないしBC3をシフトさせ
る。したがって、シフトパス回路40,50および60
内の各バイパス線の使用が設定されるとき、各レジスタ
71,72および73は、バイパス制御信号BC3,B
C2およびBC1をそれぞれ保持し、保持された信号を
対応する選択回路42に供給する。
50および60が図7に示される。図7を参照して、各
シフトパス回路40,50および60は、同様の回路構
成を有する。シフトレジスタ70は、カスケードされた
3つのレジスタ71,72および73を含む。各レジス
タ71,72および73は、図6に示したANDゲート
82から出力されるクロック信号φdに応答して与えら
れたバイパス制御信号BC1ないしBC3をシフトさせ
る。したがって、シフトパス回路40,50および60
内の各バイパス線の使用が設定されるとき、各レジスタ
71,72および73は、バイパス制御信号BC3,B
C2およびBC1をそれぞれ保持し、保持された信号を
対応する選択回路42に供給する。
【0050】図6に示した集積回路装置を用いることに
よりテストが実行される場合の動作は、図1に示した集
積回路装置と類似しているので、以下に簡単に説明する
。まず、シフトレジスタ70を選択するための選択信号
SLがレジスタ2に与えられる。デコーダ4は、レジス
タ2に保持された信号をデコードするので、ANDゲー
ト82およびスイッチング素子62だけが活性化される
。3ビットのバイパス制御信号BC1ないしBC3がシ
フトレジスタ70に与えられる。シフトレジスタ70内
の各レジスタ71,72および73は、ANDゲート8
2からのクロック信号に応答してそれらのバイパス制御
信号を保持する。たとえば、バイパス制御信号(BC1
,BC2,BC3)=(0,1,0)の場合では、シフ
トレジスタ9aおよび9cがバイパスされる。したがっ
て、入力されるテストデータ信号は、クロック信号に応
答してシフトレジスタ9b内でシフトされる。他の例で
は、バイパス制御信号(0,1,1)が与えられる。 この場合では、シフトレジスタ9aのみがバイパスされ
る。したがって、シフトレジスタ9bおよび9c内に保
持されたデータ信号がスイッチング素子61を介して出
力される。
よりテストが実行される場合の動作は、図1に示した集
積回路装置と類似しているので、以下に簡単に説明する
。まず、シフトレジスタ70を選択するための選択信号
SLがレジスタ2に与えられる。デコーダ4は、レジス
タ2に保持された信号をデコードするので、ANDゲー
ト82およびスイッチング素子62だけが活性化される
。3ビットのバイパス制御信号BC1ないしBC3がシ
フトレジスタ70に与えられる。シフトレジスタ70内
の各レジスタ71,72および73は、ANDゲート8
2からのクロック信号に応答してそれらのバイパス制御
信号を保持する。たとえば、バイパス制御信号(BC1
,BC2,BC3)=(0,1,0)の場合では、シフ
トレジスタ9aおよび9cがバイパスされる。したがっ
て、入力されるテストデータ信号は、クロック信号に応
答してシフトレジスタ9b内でシフトされる。他の例で
は、バイパス制御信号(0,1,1)が与えられる。 この場合では、シフトレジスタ9aのみがバイパスされ
る。したがって、シフトレジスタ9bおよび9c内に保
持されたデータ信号がスイッチング素子61を介して出
力される。
【0051】図6に示したシフトパス回路が用いられる
場合においても、図1に示した場合と同様の効果が得ら
れることが指摘される。
場合においても、図1に示した場合と同様の効果が得ら
れることが指摘される。
【0052】図2および図3に示したシフトパス回路1
0および40のいずれかのみによって集積回路装置内の
スキャンパスが構成されている例が図8に示される。図
8を参照して、各スキャンパス152ないし157は、
図1または図3に示したバイパス回路を有するシフトパ
ス回路と同様の回路構成を有する。各スキャンパス15
2ないし157は、被テスト回路102ないし107内
にそれぞれ設けられる。スキャンパス152ないし15
7および各スキャンパスに接続された配線Wにより1つ
のループが形成される。したがって、テスト回路51c
は、配線Wsを介してテストデータをスキャンパスに供
給し、配線Wrを介してテスト結果をスキャンパスから
受ける。図9に示した従来の配線と比較してわかるよう
に、配線の本数が減少されていることが指摘される。し
たがって、配線を形成するのに必要な配線領域が減少さ
れ、高集積化に貢献することも可能となる。
0および40のいずれかのみによって集積回路装置内の
スキャンパスが構成されている例が図8に示される。図
8を参照して、各スキャンパス152ないし157は、
図1または図3に示したバイパス回路を有するシフトパ
ス回路と同様の回路構成を有する。各スキャンパス15
2ないし157は、被テスト回路102ないし107内
にそれぞれ設けられる。スキャンパス152ないし15
7および各スキャンパスに接続された配線Wにより1つ
のループが形成される。したがって、テスト回路51c
は、配線Wsを介してテストデータをスキャンパスに供
給し、配線Wrを介してテスト結果をスキャンパスから
受ける。図9に示した従来の配線と比較してわかるよう
に、配線の本数が減少されていることが指摘される。し
たがって、配線を形成するのに必要な配線領域が減少さ
れ、高集積化に貢献することも可能となる。
【0053】図12は、この発明のさらに別の実施例を
示す、バウンダリスキャンレジスタを備えた集積回路装
置のブロック図である。図12を参照して、この集積回
路装置100aは、各々がテストされるべき被テスト回
路103,104,105と、この集積回路装置100
aの周辺に設けられたバウンダリスキャンレジスタ92
aとを含む。シフトパス回路10′,20′,30′が
対応する被テスト回路103,104,105にそれぞ
れ接続される。各シフトパス回路10′,20′,30
′は、バイパス回路(図示せず)をそれぞれ備えており
、かつ直列に接続される。被テスト回路103は、通常
動作において、バウンダリスキャンレジスタ92aおよ
びシフトパス回路10を介して外部的に与えられる入力
データDAIを受けるが、テスト動作において、シフト
パス回路10′を介してシフトされたテストデータを受
ける。被テスト回路104は、通常動作において、被テ
スト回路103から発生される出力信号をシフトパス回
路20′を介して受け、テスト動作において、シフトパ
ス回路20′からシフトされたテストデータを受ける。 同様に、被テスト回路30も、通常動作において、被テ
スト回路103から発生された出力信号を受け、テスト
動作において、シフトパス回路30′からシフトされた
テストデータを受ける。被テスト回路104および10
5から発生される出力信号は、バウンダリスキャンレジ
スタ92aを介して出力データDAOとして外部に出力
される。
示す、バウンダリスキャンレジスタを備えた集積回路装
置のブロック図である。図12を参照して、この集積回
路装置100aは、各々がテストされるべき被テスト回
路103,104,105と、この集積回路装置100
aの周辺に設けられたバウンダリスキャンレジスタ92
aとを含む。シフトパス回路10′,20′,30′が
対応する被テスト回路103,104,105にそれぞ
れ接続される。各シフトパス回路10′,20′,30
′は、バイパス回路(図示せず)をそれぞれ備えており
、かつ直列に接続される。被テスト回路103は、通常
動作において、バウンダリスキャンレジスタ92aおよ
びシフトパス回路10を介して外部的に与えられる入力
データDAIを受けるが、テスト動作において、シフト
パス回路10′を介してシフトされたテストデータを受
ける。被テスト回路104は、通常動作において、被テ
スト回路103から発生される出力信号をシフトパス回
路20′を介して受け、テスト動作において、シフトパ
ス回路20′からシフトされたテストデータを受ける。 同様に、被テスト回路30も、通常動作において、被テ
スト回路103から発生された出力信号を受け、テスト
動作において、シフトパス回路30′からシフトされた
テストデータを受ける。被テスト回路104および10
5から発生される出力信号は、バウンダリスキャンレジ
スタ92aを介して出力データDAOとして外部に出力
される。
【0054】図13は、図12に示した集積回路装置内
のテスト回路の回路ブロック図である。図13を参照し
て、このテスト回路51eは、各々がバイパス回路を有
する3つのシフトパス回路10′,20′,30′と、
バウンダリスキャンレジスタ(BSR)92aと、デバ
イス識別レジスタ(DIR)93aと、バイパスレジス
タ(BR)94aと、タップアクセスポート(TAP)
コントローラ21とを含む。図13に示した3つのシフ
トパス回路10′,20′,30′は、図1に示され、
かつ既に説明したシフトパス回路10,20,30と基
本的に同様の回路構成を有する。したがって、テスト回
路51eを使用することにより、図1に示した回路51
cの場合と同様の利点が得られることが指摘される。
のテスト回路の回路ブロック図である。図13を参照し
て、このテスト回路51eは、各々がバイパス回路を有
する3つのシフトパス回路10′,20′,30′と、
バウンダリスキャンレジスタ(BSR)92aと、デバ
イス識別レジスタ(DIR)93aと、バイパスレジス
タ(BR)94aと、タップアクセスポート(TAP)
コントローラ21とを含む。図13に示した3つのシフ
トパス回路10′,20′,30′は、図1に示され、
かつ既に説明したシフトパス回路10,20,30と基
本的に同様の回路構成を有する。したがって、テスト回
路51eを使用することにより、図1に示した回路51
cの場合と同様の利点が得られることが指摘される。
【0055】バウンダリスキャンレジスタ92a,デバ
イス識別レジスタ93aおよびバイパスレジスタ94a
は、いずれも基本的にシフトレジスタによって構成され
ており、これらについての詳細は、IEEEによる前述
の標準(IEEE1149.1)に開示されている。簡
単にいうと、バウンダリスキャンレジスタ92aは、L
SIがプリント回路基板に実装されたときに、様々なボ
ードテスト、たとえば配線接続テスト(EXTEXT)
,LSI内部テスト(INTEST),サンプルテスト
(SAMPLE)を実行するのにスキャンレジスタとし
て使用される。したがって、バウンダリスキャンレジス
タ92aは、各LSIの入出力端子に接続される。
イス識別レジスタ93aおよびバイパスレジスタ94a
は、いずれも基本的にシフトレジスタによって構成され
ており、これらについての詳細は、IEEEによる前述
の標準(IEEE1149.1)に開示されている。簡
単にいうと、バウンダリスキャンレジスタ92aは、L
SIがプリント回路基板に実装されたときに、様々なボ
ードテスト、たとえば配線接続テスト(EXTEXT)
,LSI内部テスト(INTEST),サンプルテスト
(SAMPLE)を実行するのにスキャンレジスタとし
て使用される。したがって、バウンダリスキャンレジス
タ92aは、各LSIの入出力端子に接続される。
【0056】デバイス識別レジスタ93aは、各LSI
の識別情報、すなわちIDコードをストアするために設
けられ、ボードテストが実行されるときに、故障LSI
を判別するために使用される。デバイス識別レジスタ9
3aにシフトクロックパルスφcを選択的に供給するこ
とにより、識別データの取込み(Capture−DR
)およびシフト(Shift−DR)が行なわれる。 IDコードは、テストデータ出力TDOを介して得られ
る。
の識別情報、すなわちIDコードをストアするために設
けられ、ボードテストが実行されるときに、故障LSI
を判別するために使用される。デバイス識別レジスタ9
3aにシフトクロックパルスφcを選択的に供給するこ
とにより、識別データの取込み(Capture−DR
)およびシフト(Shift−DR)が行なわれる。 IDコードは、テストデータ出力TDOを介して得られ
る。
【0057】バイパスレジスタ94aは、テストデータ
入力TDIとテストデータ出力TDOとの間を短時間で
接続するために設けられる。一般に、テストデータ入力
TDIとテストデータ出力TDOとの間のスキャンパス
長は非常に長いので、テストデータ入力TDIに与えら
れた入力データをテストデータ出力TDOに与えるのに
長い時間を要する。したがって、テスト動作が行なわれ
ないとき、この時間長さを減じるためバイパスレジスタ
94aが選択され、データ伝送に要する時間が短縮され
る。
入力TDIとテストデータ出力TDOとの間を短時間で
接続するために設けられる。一般に、テストデータ入力
TDIとテストデータ出力TDOとの間のスキャンパス
長は非常に長いので、テストデータ入力TDIに与えら
れた入力データをテストデータ出力TDOに与えるのに
長い時間を要する。したがって、テスト動作が行なわれ
ないとき、この時間長さを減じるためバイパスレジスタ
94aが選択され、データ伝送に要する時間が短縮され
る。
【0058】レジスタ2は、命令レジスタと呼ばれ、前
述のシフトレジスタの選択およびその動作を制御するた
めの命令信号を保持し、保持された信号をデコーダ4に
与える。
述のシフトレジスタの選択およびその動作を制御するた
めの命令信号を保持し、保持された信号をデコーダ4に
与える。
【0059】TAPコントローラ21は、少ないテスト
ピン、すなわち4ないし5のテストピンを使用してテス
ト回路51eを制御するために設けられる。TAPコン
トローラ21は、テストリセット信号TRST,テスト
モード選択信号TMSおよびテストクロック信号TCK
を受けるように接続される。TAPコントローラ21は
、シフトクロックパルスφaおよびφcの一方を出力す
ることにより、命令レジスタ2または他のシフトレジス
タ92a,93a,94aなどのいずれかを選択的に動
作させる。これに加えて、これらのレジスタの動作制御
、すなわちデータの取込み,印加(更新および伝搬など
)を行なう。TAPコントローラ21の状態遷移図は図
18に示される。
ピン、すなわち4ないし5のテストピンを使用してテス
ト回路51eを制御するために設けられる。TAPコン
トローラ21は、テストリセット信号TRST,テスト
モード選択信号TMSおよびテストクロック信号TCK
を受けるように接続される。TAPコントローラ21は
、シフトクロックパルスφaおよびφcの一方を出力す
ることにより、命令レジスタ2または他のシフトレジス
タ92a,93a,94aなどのいずれかを選択的に動
作させる。これに加えて、これらのレジスタの動作制御
、すなわちデータの取込み,印加(更新および伝搬など
)を行なう。TAPコントローラ21の状態遷移図は図
18に示される。
【0060】図13に示したバイパス回路を有するシフ
トパス回路10′,20′,30′は、設計定義テスト
データレジスタを構成する。設計定義テストデータレジ
スタは、LSI内の内部回路をテストするために設けら
れる。図13に示したシフトパス回路10′が図16に
示される。図16に示したシフトパス回路10′は、図
2に示した回路10と同様に動作することが指摘される
。
トパス回路10′,20′,30′は、設計定義テスト
データレジスタを構成する。設計定義テストデータレジ
スタは、LSI内の内部回路をテストするために設けら
れる。図13に示したシフトパス回路10′が図16に
示される。図16に示したシフトパス回路10′は、図
2に示した回路10と同様に動作することが指摘される
。
【0061】図14は、この発明の他の実施例を示す、
バウンダリスキャンレジスタを備えた集積回路装置のブ
ロック図である。図12に示した回路と比較すると、バ
イパス回路を制御するためのレジスタ71,72,73
がシフトパス回路40′,50′,60′とは別に設け
られていることが指摘される。他の回路部分は図12に
示した集積回路装置100aと同様であるので説明が省
略される。
バウンダリスキャンレジスタを備えた集積回路装置のブ
ロック図である。図12に示した回路と比較すると、バ
イパス回路を制御するためのレジスタ71,72,73
がシフトパス回路40′,50′,60′とは別に設け
られていることが指摘される。他の回路部分は図12に
示した集積回路装置100aと同様であるので説明が省
略される。
【0062】図15は、図14に示した集積回路装置内
のテスト回路の回路ブロック図である。図15を参照し
て、各シフトパス回路40,50,60内に設けられた
バイパス回路を制御するためのレジスタ71,72,7
3がシフトレジスタ70として設けられていることが指
摘される。図15に示したシフトパス回路40′が図1
7に示される。他の回路部分は図13に示したテスト回
路51eと同様であるので説明が省略される。
のテスト回路の回路ブロック図である。図15を参照し
て、各シフトパス回路40,50,60内に設けられた
バイパス回路を制御するためのレジスタ71,72,7
3がシフトレジスタ70として設けられていることが指
摘される。図15に示したシフトパス回路40′が図1
7に示される。他の回路部分は図13に示したテスト回
路51eと同様であるので説明が省略される。
【0063】このように、図1,図6,図13および図
15に示されるように、バイパス回路を有するシフトパ
ス回路をスキャンパスとして適用することにより、様々
な半導体集積回路装置に共通に使用され得るテスト回路
を部分的に固定化することが可能となる。個々の半導体
装置に特有の回路部分をテストするためには、直列に接
続され、かつバイパスを有するシフトパス回路が融通性
よく適用される。一般に、回路が固定化されることは、
回路設計に要する時間を短縮するのに貢献する。これに
加えて、テストを実行するのに要する時間も短縮される
。さらには、配線による占有面積が減少され、高集積化
された回路が得られる。
15に示されるように、バイパス回路を有するシフトパ
ス回路をスキャンパスとして適用することにより、様々
な半導体集積回路装置に共通に使用され得るテスト回路
を部分的に固定化することが可能となる。個々の半導体
装置に特有の回路部分をテストするためには、直列に接
続され、かつバイパスを有するシフトパス回路が融通性
よく適用される。一般に、回路が固定化されることは、
回路設計に要する時間を短縮するのに貢献する。これに
加えて、テストを実行するのに要する時間も短縮される
。さらには、配線による占有面積が減少され、高集積化
された回路が得られる。
【0064】
【発明の効果】以上のように、請求項1の発明によれば
、各スキャンパス回路手段をわたって接続されたバイパ
ス手段を選択的に動作させるバイパス制御手段を設けた
ので、テストされるべき被テスト回路における回路変更
に応じて必要となるテスト回路の設計変更を最小限に抑
えることが可能となった。
、各スキャンパス回路手段をわたって接続されたバイパ
ス手段を選択的に動作させるバイパス制御手段を設けた
ので、テストされるべき被テスト回路における回路変更
に応じて必要となるテスト回路の設計変更を最小限に抑
えることが可能となった。
【0065】請求項3の発明によれば、各シフトレジス
タ手段に設けられたn個のバイパス手段を選択的に動作
させるバイパス制御手段が設けられたので、第2の被テ
スト回路ブロックにおける回路変更に応じて必要となる
設計変更を最小限に抑えることが可能となった。
タ手段に設けられたn個のバイパス手段を選択的に動作
させるバイパス制御手段が設けられたので、第2の被テ
スト回路ブロックにおける回路変更に応じて必要となる
設計変更を最小限に抑えることが可能となった。
【図1】この発明の一実施例を示す集積回路装置の回路
ブロック図である。
ブロック図である。
【図2】図1に示した1つのシフトパス回路の回路ブロ
ック図である。
ック図である。
【図3】図6に示した1つのシフトパス回路の回路ブロ
ック図である。
ック図である。
【図4】図1に示した3つのシフトパス回路の回路ブロ
ック図である。
ック図である。
【図5】図1に示した3つのシフトパス回路を用いてテ
ストが実行される場合のフロー図である。
ストが実行される場合のフロー図である。
【図6】この発明の別の実施例を示す集積回路装置の回
路ブロック図である。
路ブロック図である。
【図7】図6に示した3つのシフトパス回路およびバイ
パス制御信号保持用シフトレジスタの回路ブロック図で
ある。
パス制御信号保持用シフトレジスタの回路ブロック図で
ある。
【図8】図2または図3に示したシフトパス回路が適用
された集積回路装置の概略のブロック図である。
された集積回路装置の概略のブロック図である。
【図9】従来のスキャンパスが適用された集積回路装置
の概略のブロック図である。
の概略のブロック図である。
【図10】従来の集積回路装置のテスト回路の回路ブロ
ック図である。
ック図である。
【図11】図10に示した3つのシフトレジスタを用い
てテストが実行される場合のフロー図である。
てテストが実行される場合のフロー図である。
【図12】この発明の他の実施例を示す、バウンダリス
キャンレジスタを備えた集積回路装置のブロック図であ
る。
キャンレジスタを備えた集積回路装置のブロック図であ
る。
【図13】図12に示した集積回路装置内のテスト回路
の回路ブロック図である。
の回路ブロック図である。
【図14】この発明のさらに他の実施例を示す、バウン
ダリスキャンレジスタを備えた集積回路装置のブロック
図である。
ダリスキャンレジスタを備えた集積回路装置のブロック
図である。
【図15】図14に示した集積回路装置内のテスト回路
の回路ブロック図である。
の回路ブロック図である。
【図16】図13に示した1つのシフトパス回路の回路
ブロック図である。
ブロック図である。
【図17】図15に示した1つのシフトパス回路の回路
ブロック図である。
ブロック図である。
【図18】図13に示したTAPコントローラの状態遷
移図である。
移図である。
10 バイパス回路を備えたシフトパス回路20
バイパス回路を備えたシフトパス回路30 バイパス
回路を備えたシフトパス回路51c テスト回路
バイパス回路を備えたシフトパス回路30 バイパス
回路を備えたシフトパス回路51c テスト回路
Claims (3)
- 【請求項1】 単一のデータ入力と、単一のデータ出
力と、前記データ入力とデータ出力との間に結合された
少なくとも1つのシフトレジスタ手段と、各々がテスト
されるべき複数の被テスト回路と、各々が前記複数の被
テスト回路の対応する1つに接続され、前記対応する1
つの被テスト回路のためのスキャンパスを構成する複数
のスキャンパス回路手段とを含み、前記複数のスキャン
パス回路手段は、前記データ入力とデータ出力との間に
直列に接続され、直列接続が構成され、前記複数のスキ
ャンパス回路手段の前記直列接続および前記少なくとも
1つのシフトレジスタ手段は、互いに並列に接続され、
外部的に与えられる選択信号に応答して、前記複数のス
キャンパス回路手段の前記直列接続および前記少なくと
も1つのシフトレジスタ手段の一方を選択的に有効化さ
せる選択的有効化手段と、各々が前記複数のスキャンパ
ス回路手段の対応する1つをわたって接続され、前記対
応する1つのスキャンパス回路手段をバイパスさせるた
めの複数のバイパス手段と、外部的に与えられるバイパ
ス制御信号に応答して、前記複数のバイパス回路手段を
選択的に動作させるバイパス制御手段とを含む、集積回
路装置。 - 【請求項2】 前記少なくとも1つのシフトレジスタ
手段は、バウンダリスキャンレジスタ,デバイス識別レ
ジスタ,バイパスレジスタおよび命令レジスタの少なく
とも1つを含む。 - 【請求項3】 外部的に与えられるテストデータに基
づいて動作テストを実行可能な集積回路装置であって、
前記テストデータを受けるためのテストデータ入力と、
テスト結果データを出力するためのテストデータ出力と
、各々がテストされるべき第1および第2の被テスト回
路ブロックと、前記第1の被テスト回路ブロックに接続
され、前記第1の被テスト回路ブロックにまたはからテ
ストデータを書込みまたは読出すための第1のスキャン
パス回路手段と、前記第2の被テスト回路ブロックにま
たはからテストデータを書込みまたは読出すための第2
のスキャンパス回路手段とを含み、前記第1および第2
のスキャンパス回路手段は、前記テストデータ入力とテ
ストデータ出力との間に並列に接続され、外部的に与え
られる選択信号に応答して、前記第1および第2のスキ
ャンパス回路手段の一方を選択的に有効化させる選択的
有効化手段を含み、前記第2のスキャンパス回路手段は
、前記テストデータ入力とテストデータ出力との間に接
続され、n段にカスケードされたn個(n≧2)のシフ
トレジスタ手段を含み、前記カスケードされたn個のシ
フトレジスタ手段は、前記第2の被テスト回路ブロック
にまたはからテストデータを書込みまたは読出し、各々
が対応する1つの前記シフトレジスタ手段の入力と出力
との間に接続され、前記対応する1つのシフトレジスタ
手段のバイパスを構成するn個のバイパス手段を備え、
外部的に与えられるバイパス制御信号に応答して、前記
n個のバイパス手段を選択的に動作させるバイパス制御
手段を含む、集積回路装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3024953A JP2627464B2 (ja) | 1990-03-29 | 1991-02-20 | 集積回路装置 |
US07/673,822 US5150044A (en) | 1990-03-29 | 1991-03-22 | Semiconductor integrated circuit device comprising scan paths having individual controllable bypasses |
DE4110151A DE4110151C2 (de) | 1990-03-29 | 1991-03-27 | Integrierte Schaltungsvorrichtung |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8610290 | 1990-03-29 | ||
JP2-86102 | 1990-03-29 | ||
JP3024953A JP2627464B2 (ja) | 1990-03-29 | 1991-02-20 | 集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04211842A true JPH04211842A (ja) | 1992-08-03 |
JP2627464B2 JP2627464B2 (ja) | 1997-07-09 |
Family
ID=26362551
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3024953A Expired - Fee Related JP2627464B2 (ja) | 1990-03-29 | 1991-02-20 | 集積回路装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5150044A (ja) |
JP (1) | JP2627464B2 (ja) |
DE (1) | DE4110151C2 (ja) |
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US6711708B1 (en) | 1999-03-23 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Boundary-scan test method and device |
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US9038076B2 (en) | 2004-09-14 | 2015-05-19 | Synopsys, Inc. | Debug in a multicore architecture |
Families Citing this family (63)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5483518A (en) | 1992-06-17 | 1996-01-09 | Texas Instruments Incorporated | Addressable shadow port and protocol for serial bus networks |
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JPH03252569A (ja) * | 1990-02-26 | 1991-11-11 | Advanced Micro Devicds Inc | スキャンパス用レジスタ回路 |
JPH04140677A (ja) * | 1990-10-01 | 1992-05-14 | Toshiba Corp | 半導体集積回路 |
JPH04212524A (ja) * | 1990-12-06 | 1992-08-04 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
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WO1992016998A1 (en) | 1991-03-18 | 1992-10-01 | Quality Semiconductor, Inc. | Fast transmission gate switch |
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