JP3763385B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 28
- 238000012360 testing method Methods 0.000 claims description 162
- 238000007789 sealing Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 description 13
- ZOKIJILZFXPFTO-UHFFFAOYSA-N 4-methyl-n-[4-[1-[4-(4-methyl-n-(4-methylphenyl)anilino)phenyl]cyclohexyl]phenyl]-n-(4-methylphenyl)aniline Chemical compound C1=CC(C)=CC=C1N(C=1C=CC(=CC=1)C1(CCCCC1)C=1C=CC(=CC=1)N(C=1C=CC(C)=CC=1)C=1C=CC(C)=CC=1)C1=CC=C(C)C=C1 ZOKIJILZFXPFTO-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 101100272964 Arabidopsis thaliana CYP71B15 gene Proteins 0.000 description 6
- 101100123053 Arabidopsis thaliana GSH1 gene Proteins 0.000 description 6
- 101100298888 Arabidopsis thaliana PAD2 gene Proteins 0.000 description 6
- 101100406797 Arabidopsis thaliana PAD4 gene Proteins 0.000 description 6
- 101000590281 Homo sapiens 26S proteasome non-ATPase regulatory subunit 14 Proteins 0.000 description 6
- 101001114059 Homo sapiens Protein-arginine deiminase type-1 Proteins 0.000 description 6
- 101150030164 PADI3 gene Proteins 0.000 description 6
- 101150097440 PADI6 gene Proteins 0.000 description 6
- 101150092599 Padi2 gene Proteins 0.000 description 6
- 101150094373 Padi4 gene Proteins 0.000 description 6
- 102100023222 Protein-arginine deiminase type-1 Human genes 0.000 description 6
- 102100035735 Protein-arginine deiminase type-2 Human genes 0.000 description 6
- 102100035734 Protein-arginine deiminase type-3 Human genes 0.000 description 6
- 102100035731 Protein-arginine deiminase type-4 Human genes 0.000 description 6
- 102100035732 Protein-arginine deiminase type-6 Human genes 0.000 description 6
- 102100030346 Antigen peptide transporter 1 Human genes 0.000 description 5
- 102100030343 Antigen peptide transporter 2 Human genes 0.000 description 5
- 108010023335 Member 2 Subfamily B ATP Binding Cassette Transporter Proteins 0.000 description 5
- -1 PAD5 Proteins 0.000 description 5
- 102100035175 SEC14-like protein 4 Human genes 0.000 description 5
- 101800000849 Tachykinin-associated peptide 2 Proteins 0.000 description 5
- 101800000853 Tachykinin-associated peptide 3 Proteins 0.000 description 5
- 101800000851 Tachykinin-associated peptide 4 Proteins 0.000 description 5
- 239000000523 sample Substances 0.000 description 4
- 238000010998 test method Methods 0.000 description 4
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101800000846 Tachykinin-associated peptide 6 Proteins 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Description
【発明の属する技術分野】
本発明は、複数の半導体集積回路チップを一体に封止して成る半導体装置に関し、特にそのテストを行うための構成に関する。
【0002】
【従来の技術】
近年、半導体集積回路チップの高集積化に伴って、IC,LSI等のデバイス(半導体装置)のピン数が増加している。一方、これらのデバイスを、基板に高密度に実装したいという要望があり、パッケージの小型化が進んでいる。その結果、テストを行うにあたって、ピン間隔がテスト用のプローブの直径を下回ってしまい、プリント基板のパターン面から前記プローブを接触させて測定を行う、従来からの、いわゆるインサーキット手法を用いることが困難であるという問題が生じている。
【0003】
このため、テストパッドの位置を工夫するなどして対応しており、余分な基板スペースが必要となり、前記高密度実装の妨げとなっている。また、BGA(Ball Glid Array)パッケージでは、パッケージの裏側にボール状のリードが並んでおり、表面実装した後では、前記プローブを接触させること自体が不可能である。
【0004】
特に、複数の半導体集積回路チップを、上下の積層構造から成る、または多層構造から成る、いわゆるスタックドデバイスや、平面に配置して成る、いわゆるマルチチップモジュールでは、前記高集積化に伴うピン数の増加によって、上記問題が顕著である。
【0005】
そこで、このような問題を解決するために、複数のICパッケージを実装した基板の新しいテスト法として、JTAGテストまたはIEEE1149.1準拠のテストと称されるバウンダリスキャンテスト法が開発された。そして近年では、マイクロプロッセッサの殆どがこのバウンダリスキャンテストに対応しており、また周辺回路の一部も対応するようになってきている。バウンダリスキャンテストは、プリント基板に実装されたICやLSIパッケージデバイスのピンが間違いなく接続されているか否かを、プリント基板外部のホストコンピュータ等のテスターから信号を送って調べる手法である。
【0006】
前記バウンダリスキャンテストに対応したデバイスは、たとえば図6で示すように構成されており、デバイス本来の機能を実現するコアロジック1の他に、バウンダリスキャンレジスタ(以降、BSRと略称する)2と、インストラクションレジスタ3と、バイパスレジスタ4と、オプションレジスタ5と、それらを制御するテストアクセスポート(以降、TAPと略称する)6と、前記TAP6を制御するコントローラ(以降、TAPCと略称する)7となどを備えて構成されており、前記コアロジック1自体の構成はどのようなものであってもよい。
【0007】
前記TAP6は、コアロジック1に対する命令やデータおよびテスト結果の入出力を行うシリアルインタフェイスであり、バウンダリスキャンテストの規格上、下記の5本の信号線TDI,TDO,TCK,TMS,TRSTから成る。ただし、TRSTは、オプションである。前記BSR2は、前記コアロジック1の各入出力端と対応するピン8との間にそれぞれ介在されるセルと称されるシフトレジスタ2sを一連に接続したものであり、前記シフトレジスタ2sが従来のプローブと等価な働きをし、前記信号線TDI,TDOとコアロジック1の各入出力端とを接続する。また、前記信号線TDI,TDO間には、前記バイパスレジスタ4、インストラクションレジスタ3およびオプションレジスタ5が相互に並列に介在される。
【0008】
前記TDIは前記コアロジック1に対して命令やデータをシリアル入力する信号線であり、前記TDOは前記コアロジック1からのデータをシリアル出力する信号線であり、前記TCKは前記コアロジック1に固有のシステムクロックとは独立したテスト用のクロックを供給する信号線であり、前記TMSはテスト動作を制御する信号線であり、前記TRSTは前記TAPCを非同期に初期化する信号線である。これらの5本の信号線を外部のホストコンピュータで制御することによって、前記バウンダリスキャンテストが可能となっている。
【0009】
バウンダリスキャンテストの内容については、たとえば「JTAGテストの基礎と応用」(1998.12.1、CQ出版社)や、特開平5−322988号公報などに示されている。
【0010】
図7は、従来のバウンダリスキャンテストの手法を説明するための図である。テスト対象のプリント基板11上には、複数のデバイスIC1,IC2,…,ICn(以下、総称するときには参照符ICで示す)が実装されている。プリント基板11の辺縁部にはコネクタ12が搭載されており、このコネクタ12にホストコンピュータ13が接続される。
【0011】
各デバイスICにおいて、前記信号線TCK,TMS,TRSTに対応するピンは、プリント基板11上に形成されたパターンを介して、相互に並列に、前記コネクタ12の対応するピンに接続される。一方、前記信号線TDI,TDO,に対応するピンは、前段側のデバイスの信号線TDOに対応するピンが後段側のデバイスの信号線TDIに対応するピンへと順次縦続接続されてゆき、また第1段目のデバイスの信号線TDIに対応するピンおよび最終段のデバイスの信号線TDOに対応するピンは、コネクタ12の対応するピンに接続されている。
【0012】
このように構成されたプリント基板11において、ホストコンピュータ13によって各デバイスICを制御することによって、総てのデバイスICに対して一斉に、バウンダリスキャンテストが行われる。なお、各デバイスIC固有のファンクションテストは、上記ピンとは異なるピンを使用して、各デバイスIC毎に個別に、順次行われてゆく。
【0013】
【発明が解決しようとする課題】
しかしながら、前記スタックドデバイスやマルチチップモジュールなどの複数の半導体集積回路チップを一体に封止して成るデバイスにおいて、既存のチップをそのまま一体に封止しただけでは、前記バウンダリスキャンテストを可能にするために、各チップ毎に前記5本の信号線が必要となってピン数が増加し、またそのピン数の増加によって基板上でのテストパターン長が長くなる。また、各チップ数分の回数だけ、テストを行う必要が生じる。
【0014】
本発明の目的は、複数の半導体集積回路チップを一体に封止して成る半導体装置において、少ないピン数で、かつ1回でテストを行うことができる半導体装置を提供することである。
【0015】
【課題を解決するための手段】
本発明の半導体装置は、複数のバウンダリスキャンテストに対応した半導体集積回路チップを一体に封止して成る半導体装置において、各チップにおけるコアロジックの各入出力端にそれぞれ介在されるテスト用レジスタと、第1段目のチップに搭載され、チップをテストするために前記各テスト用レジスタを制御する制御回路ならびに該制御回路に接続されるテスト命令・データの中継入出力端、および該制御回路から出力されるテストに使用する信号の出力端とを含み、一体に封止された内部で、該装置のテスト命令・データ入力端および出力端が前記第1段目のチップのテスト命令・データ入力端および中継出力端にそれぞれ接続され、該第1段目のチップの前記テスト命令・データ出力端が次段のチップのテスト命令・データ入力端に接続され、以降前段側のチップのテスト命令・データ出力端が後段側のチップのテスト命令・データ入力端に縦続接続され、最終段のチップのテスト命令・データ出力端が前記第1段目のチップの中継入力端に接続されてループが形成されているとともに、該装置の前記テストに使用する信号の入力端が前記第1段目のチップのテストに使用する信号の入力端に接続され、該第1段目のチップの前記テストに使用する信号の出力端が残余のチップにおける前記テストに使用する信号の入力端に接続されていることを特徴とする。
【0016】
上記の構成によれば、複数の半導体集積回路チップを一体に封止して成る半導体装置にバウンダリスキャンテストなどのテストを行うにあたって、各チップには、バウンダリスキャンテスト対応チップにおけるBSRなどのテスト用レジスタを搭載するとともに、TDI,TDOなどのテスト命令・データ入出力端およびTCK,TMS,TRSTなどのテストに使用する信号の入力端を搭載する。
【0017】
一方、TAPCなどの制御回路を第1段目のチップにのみ搭載する。これに合わせて、該第1段目のチップには、テスト命令・データの中継入出力端および該制御回路から出力される前記テストに使用する信号の出力端を搭載し、前記テストに使用する信号は、チップ間の接続を利用して、該第1段目のチップから残余のチップに配分する。また、テスト命令・データに対しては、チップ間の接続を利用して、第1段目のチップの中継出力端を次段のチップのテスト命令・データ入力端に接続し、以降前段側のチップのテスト命令・データ出力端を後段側のチップのテスト命令・データ入力端に縦続接続してゆき、最終段のチップのテスト命令・データ出力端を前記第1段目のチップの中継入力端に接続してループを形成することによって、各チップに供給する。
【0018】
したがって、装置のテスト命令・データ入力端および出力端ならびにテストに使用する信号の入力端を必要最小限、たとえば前記バウンダリスキャンテストに対応する場合には、4または5ピンとし、少ないピン数でテストを行うことができ、基板上でのテストパターン長を短くすることができる。また、1回でテストを行うことができる。さらにまた、複数のチップに共用される制御回路は第1段目のチップのみに形成すればよく、残余のチップのゲート数を抑えてチップ面積を縮小することができるとともに、工数を削減することができる。
【0019】
【発明の実施の形態】
本発明の参考形態1について、図1および図2ならびに前記図6に基づいて説明すれば以下のとおりである。
【0020】
図1は、本発明の参考形態1の半導体装置であるスタックドデバイス21内の電気回路図である。このスタックドデバイス21内には、複数のチップic1,ic2,ic3(以下、総称するときには参照符icで示す)が相互に一体で封止されている。各チップicは、ともに前記図6で示すデバイス本来の機能を実現するコアロジック1の他に、前記BSR2と、インストラクションレジスタ3と、バイパスレジスタ4と、オプションレジスタ5と、それらを制御するTAP6と、前記TAP6を制御するTAPC7となどを備えて構成されており、前記コアロジック1自体の構成はどのようなものであってもよい。
【0021】
各チップicにおいて、前記信号線TCK,TMS,TRSTに対応するパッドAC,AM,ARは、ワイヤーWC,WM,WRを介して、相互に並列に、該スタックドデバイス21の対応するピンBC,BM,BRにそれぞれ接続される。一方、前記信号線TDI,TDOに対応するパッドAI,AOは、チップ間を接続するワイヤーWOIを介して、前段側のデバイスの信号線TDOに対応するパッドAOが後段側のデバイスの信号線TDIに対応するパッドAIへと順次縦続接続されてゆき、また第1段目のチップic1の信号線TDIに対応するパッドAIおよび最終段のチップic3の信号線TDOに対応するパッドAOは、対応するピンBI,BOにそれぞれ接続されている。
【0022】
同様に、通常のコアロジック1のための信号線PAD1,PAD2,PAD3;PAD4,PAD5,PAD6に対応するパッドA1,A2,A3;A4,A5,A6は、チップ間を接続するワイヤーW41,W52,W63をそれぞれ介して、相互に並列に、前段側のチップの出力信号線PAD4,PAD5,PAD6に対応するパッドA4,A5,A6が後段側のチップの入力信号線PAD1,PAD2,PAD3に対応するパッドA1,A2,A3へと接続され、また第1段目のチップic1の入力信号線PAD1,PAD2,PAD3に対応するパッドA1,A2,A3および最終段のチップic3の出力信号線PAD4,PAD5,PAD6に対応するパッドA4,A5,A6は、ワイヤーW1,W2,W3;W4,W5,W6をそれぞれ介して、相互に並列に、対応するピンB1,B2,B3;B4,B5,B6にそれぞれ接続されている。
【0023】
このように構成されたスタックドデバイス21は、前記図7で示すデバイスIC1やIC2として、テスト対象のプリント基板11上に搭載され、前記ホストコンピュータ13によって各チップのTAP6を制御することによって、該スタックドデバイス21内の総てのチップicに対して一斉に、バウンダリスキャンテストが行われる。なお、各チップic固有のファンクションテストは、前記ピンB1〜B6などを使用して、各チップic毎に個別に、順次行われてゆく。
【0024】
このようにして、デバイスのテスト命令・データ入力ピンBIおよび出力ピンBOならびにテストに使用する信号の入力ピンBC,BM,BRを必要最小限の4(BRを省略した場合)または5ピンとし、少ないピン数でテストを行うことができ、プリント基板11上でのテストパターン長を短くすることができる。また、1回でテストを行うことができる。
【0025】
図2は、前記スタックドデバイス21の一構造例を示す断面図である。なお、前記図1では、チップは、ic1,ic2,ic3の3つであったけれども、説明の簡略化のために、この図2ではチップは2つとする。該スタックドデバイス21は、基板22の一方面側に、2つのチップic1,ic2が積層されて構成され、前記基板22の他方面側に、半田バンプ23がマトリクス状に配列されたBGA構造の半導体装置である。各チップic1,ic2は、基板22上のパッドと、ワイヤーWによってそれぞれ接続されており、該基板22上のパターンを介して、前記半田バンプ23と接続されている。各チップic1,ic2は、モールド樹脂24によって、相互に一体で気密に封止されている。
【0026】
このように、このスタックドデバイス21では、基板22の一方面側に2つのチップic1,ic2が積層されており、前記ワイヤーWOIやワイヤーW41,W52,W63によってチップic1,ic2間の接続が可能となっている。
【0027】
本参考形態の半導体装置は、以上のように、各チップにおけるコアロジックの各入出力端にそれぞれ介在されるテスト用レジスタと、各チップに搭載され、該チップをテストするために前記各テスト用レジスタを制御する制御回路ならびに該制御回路に接続されるテスト命令・データの入出力端および前記テストに使用する信号の入力端とを含み、一体に封止された内部で、装置のテスト命令・データ入力端が第1段目のチップのテスト命令・データ入力端に接続されているとともに、順次、前段側のチップのテスト命令・データ出力端が後段側のチップのテスト命令・データ入力端に縦続接続され、最終段のチップのテスト命令・データ出力端が前記装置のテスト命令・データ出力端に接続され、装置の前記テストに使用する信号の入力端が各チップの対応する信号の入力端に接続されている。
【0028】
それゆえ、装置のテスト命令・データ入力端および出力端ならびにテストに使用する信号の入力端を必要最小限とし、少ないピン数でテストを行うことができ、基板上でのテストパターン長を短くすることができる。また、1回でテストを行うことができる。
【0029】
本発明の参考形態2について、図3および図4ならびに前記図6に基づいて説明すれば以下のとおりである。
【0030】
図3は、本発明の実施の他の形態の半導体装置であるスタックドデバイス31内の電気回路図である。このスタックドデバイス31は、上述のスタックドデバイス21に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。2つのチップic1,ic2は、ともに前記図6および図1と同様に、デバイス本来の機能を実現するコアロジック1の他に、前記BSR2と、インストラクションレジスタ3と、バイパスレジスタ4と、オプションレジスタ5と、それらを制御するTAP6と、前記TAP6を制御するTAPC7となどを備えて構成されている。
【0031】
各チップicにおいて、前記信号線TCK,TMS,TRSTに対応するパッドAC,AM,ARは、ワイヤーWC,WM,WRを介して、相互に並列に、該スタックドデバイス31の対応するピンBC,BM,BRにそれぞれ接続される。また、前記信号線TDOに対応するパッドAOは、ワイヤーWOを介して、各チップic1,ic2毎に個別に設けられたピンBOにそれぞれ接続されており、バウンダリスキャンテスト出力が、シリアルでそれぞれ出力される。一方、前記信号線TDIに対応するパッドAIにおいて、第1段目のチップic1の信号線TDIに対応するパッドAIは、ワイヤーWIを介して、対応するピンBIに接続されているのに対して、後段のチップic2の信号線TDIに対応するパッドAIは、ワイヤーWOIを介して、前段のチップic1の信号線TDOに対応するピンBOに接続されている。
【0032】
また、各チップicの通常のコアロジック1のための信号線PAD1,PAD2,PAD3;PAD4,PAD5,PAD6に対応するパッドA1,A2,A3;A4,A5,A6は、ワイヤーW1,W2,W3;W4,W5,W6をそれぞれ介して、相互に並列に、個別に設けられたピンB1,B2,B3;B4,B5,B6にそれぞれ接続されている。
【0033】
このようにして、チップ間が直接接続できない場合にも、ピンBOを介してチップ間を接続することによって、デバイスのテスト命令・データ出力ピンBOは各チップic1,ic2毎に個別に必要となるけれども、残余のテスト命令・データ入力ピンBIおよびテストに使用する信号の入力ピンBC,BM,BRを必要最小限の3(BRを省略した場合)または4ピンとし、少ないピン数でテストを行うことができ、プリント基板11上でのテストパターン長を短くすることができる。また、1回でテストを行うことができる。
【0034】
図4は、前記スタックドデバイス31の一構造例を示す断面図である。該スタックドデバイス31は、基板32の表裏両面に、各チップic2,ic1がそれぞれ貼合わせられ、一対の両側部からピン33がそれぞれ1列に配列されて形成されるDIL(Dual In Line)構造の半導体装置である。したがって、前記のように、それぞれ基板32の表裏各面側となるチップic2,ic1間をワイヤーによって接続できないので、前記のようにテスト命令・データ出力ピンBOを介して接続される。各チップic1,ic2は、モールド樹脂24によって、相互に一体で気密に封止されている。
【0035】
本参考形態2の半導体装置は、以上のように、各チップにおけるコアロジックの各入出力端にそれぞれ介在されるテスト用レジスタと、各チップに搭載され、該チップをテストするために前記各テスト用レジスタを制御する制御回路ならびに該制御回路に接続されるテスト命令・データの入出力端および該制御回路に接続される前記テストに使用する信号の入力端とを含み、一体に封止された内部で、装置のテスト命令・データ入力端が第1段目のチップのテスト命令・データ入力端に接続され、各チップのテスト命令・データ出力端が装置の対応する各出力端に接続されるとともに、該出力端を介して後段側のチップのテスト命令・データ入力端に縦続接続され、装置の前記テストに使用する信号の入力端が各チップの対応する信号の入出力端に接続されている。
【0036】
それゆえ、直接チップ間の接続を行えない場合に、装置のテスト命令・データ出力端はチップ数分必要となるけれども、装置のテスト命令・データ入力端ならびにテストに使用する信号の入力端を必要最小限とし、少ないピン数でテストを行うことができ、基板上でのテストパターン長を短くすることができる。また、1回でテストを行うことができる。
【0037】
本発明の実施の形態について、図5および前記図2ならびに前記図6に基づいて説明すれば以下のとおりである。
【0038】
図5は、本発明の実施の形態の半導体装置であるスタックドデバイス41内の電気回路図である。このスタックドデバイス41は、上述のスタックドデバイス21,31に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。このスタックドデバイス41で用いられるチップic1a,ic2a,ic3aは、前記図6を参照して、デバイス本来の機能を実現するコアロジック1の他に、前記BSR2およびTAP6をそれぞれ備えている点は、前述のチップic1,ic2,ic3と同様であるけれども、第2段目以降のチップic2a,ic3aには制御回路としてのTAPC7ならびにインストラクションレジスタ3、バイパスレジスタ4およびオプションレジスタ5等は設けられておらず、第1段目のチップic1aのみに設けられている点で異なる。
【0039】
このため、チップic1aには、信号線TDI、TDOの中継信号線TDIa,TDOa、および前記信号線TCK,TMS,TRSTに対応する出力信号線TAP0,TAP1,TAP2,TAP3,TAP4が設けられている。また、チップic2a,ic3aには、前記信号線TDIとともに、前記信号線TAP0,TAP1,TAP2,TAP3,TAP4が設けられている。
【0040】
第1段目のチップic1aにおいて、前記信号線TDI,TCK,TMS,TRSTに対応するパッドAI,AC,AM,ARは、ワイヤーWI,WC,WM,WRを介して、相互に並列に、該スタックドデバイス41の対応するピンBI,BC,BM,BRにそれぞれ接続される。また、前記中継信号線TDOaに対応するパッドAOaは、ワイヤーWOを介して、ピンBOに接続される。
【0041】
一方、信号線TAP0,TAP1,TAP2,TAP3,TAP4に対応するパッドC0,C1,C2,C3,C4は、チップ間を接続するワイヤーW10,W11,W12,W13,W14を介して、相互に並列に、チップic2a,ic3aの対応する信号線TAP0,TAP1,TAP2,TAP3,TAP4のパッドC0,C1,C2,C3,C4にそれぞれ接続される。
【0042】
また、信号線TDOに対応するパッドAOは、チップ間を接続するワイヤーWOIを介して、チップic2aの信号線TDIに対応するパッドAIに接続され、同様に、チップic2の信号線TDOに対応するパッドAOは、チップ間を接続するワイヤーWOIを介して、チップic3aの信号線TDIに対応するパッドAIに接続される。そして、チップic3aの信号線TDOに対応するパッドAOは、チップ間を接続するワイヤーWOIを介して、チップic1aの中継信号線TDIaに対応するパッドAIaに接続されている。こうして、テスト命令・データ出力および入力の信号線TDO,TDIがループ状に接続される。
【0043】
各チップicの通常のコアロジック1のための信号線PAD1,PAD2,PAD3;PAD4,PAD5,PAD6に対応するパッドA1,A2,A3;A4,A5,A6は、ワイヤーW1,W2,W3;W4,W5,W6をそれぞれ介して、相互に並列に、個別に設けられたピンB1,B2,B3;B4,B5,B6にそれぞれ接続されている。
【0044】
このように構成されたスタックドデバイス41は、前記図7で示すホストコンピュータ13によってチップic1aのTAPC7を介して各チップicのTAP6を制御することによって、該スタックドデバイス21内の総てのチップicに対して一斉に、バウンダリスキャンテストが行われる。
【0045】
このようにして、デバイスのテスト命令・データ入力ピンBIおよび出力ピンBOならびにテストに使用する信号の入力ピンBC,BM,BRを必要最小限の4(BRを省略した場合)または5ピンとし、少ないピン数でテストを行うことができ、プリント基板11上でのテストパターン長を短くすることができる。また、1回でテストを行うことができる。
【0046】
さらにまた、複数のチップicでTAPC7ならびにインストラクションレジスタ3、バイパスレジスタ4およびオプションレジスタ5等を共用するので、チップic2a,ic3aのゲート数を抑えてチップ面積を縮小することができるとともに、工数を削減することができる。たとえば、TAPC1つは、BSRのほぼ20〜30個分のゲート数を有するので、前記チップic2a,ic3aでは、そのBSRの20〜30個分のゲート数を削減することができる。また、チップic2a,ic3aでは、コアロジック設計の度にバウンダリスキャンテストのための専用回路やピンをつけ加える必要はなくなり、設計工数としては、たとえば10日程度短縮することができる。
【0047】
このスタックドデバイス41は、チップ間接続を利用しているので、その構造例は、前記スタックドデバイス21と同様に、前記図2で示すようになる。
【0048】
【発明の効果】
本発明の半導体装置は、以上のように、各チップにおけるコアロジックの各入出力端にそれぞれ介在されるテスト用レジスタと、第1段目のチップに搭載され、チップをテストするために前記各テスト用レジスタを制御する制御回路ならびに該制御回路に接続されるテスト命令・データの中継入出力端、および該制御回路から出力されるテストに使用する信号の出力端とを含み、一体に封止された内部で、該装置のテスト命令・データ入力端および出力端が前記第1段目のチップのテスト命令・データ入力端および中継出力端にそれぞれ接続され、該第1段目のチップの前記テスト命令・データ出力端が次段のチップのテスト命令・データ入力端に接続され、以降前段側のチップのテスト命令・データ出力端が後段側のチップのテスト命令・データ入力端に縦続接続され、最終段のチップのテスト命令・データ出力端が前記第1段目のチップの中継入力端に接続されてループが形成されているとともに、該装置の前記テストに使用する信号の入力端が前記第1段目のチップのテストに使用する信号の入力端に接続され、該第1段目のチップの前記テストに使用する信号の出力端が残余のチップにおける前記テストに使用する信号の入力端に接続されている。
【0049】
それゆえ、装置のテスト命令・データ入力端および出力端ならびにテストに使用する信号の入力端を必要最小限とし、少ないピン数でテストを行うことができ、基板上でのテストパターン長を短くすることができる。また、1回でテストを行うことができる。さらにまた、複数のチップに共用される制御回路は第1段目のチップのみに形成すればよく、残余のチップのゲート数を抑えてチップ面積を縮小することができるとともに、工数を削減することができる。
【図面の簡単な説明】
【図1】 本発明の参考形態1の半導体装置であるスタックドデバイス内の電気回路図である。
【図2】 図1および図5で示すスタックドデバイスの一構造例を示す断面図である。
【図3】 本発明の参考形態2の半導体装置であるスタックドデバイス内の電気回路図である。
【図4】 図3で示すスタックドデバイスの一構造例を示す断面図である。
【図5】 本発明の実施の形態の半導体装置であるスタックドデバイス内の電気回路図である。
【図6】 バウンダリスキャンテストに対応したデバイスの一例を示すブロック図である。
【図7】 従来のバウンダリスキャンテストの手法を説明するためのブロック図である。
【符号の説明】
1 コアロジック
2 バウンダリスキャンレジスタ〔BSR〕(テスト用レジスタ)
3 インストラクションレジスタ(テスト用レジスタ)
4 バイパスレジスタ(テスト用レジスタ)
5 オプションレジスタ(テスト用レジスタ)
6 テストアクセスポート〔TAP〕
7 コントローラ〔TAPC〕(制御回路)
11 プリント基板
12 コネクタ
13 ホストコンピュータ
21,31,41 スタックドデバイス
22,32 基板
23 半田バンプ
24 モールド樹脂
33 ピン
A1,A2,A3;A4,A5,A6 パッド
AI パッド(チップのテスト命令・データ入力端)
AC,AM,AR パッド(各チップの対応する信号の入力端)
AO パッド(チップのテスト命令・データ出力端)
AIa,AOa パッド(制御回路に接続されるテスト命令・データの中継入出力端)
B1,B2,B3;B4,B5,B6 ピン
BI ピン(装置のテスト命令・データ入力端)
BC,BM,BR ピン(装置のテストに使用する信号の入力端)
BO ピン(装置のテスト命令・データ出力端)
C0,C1,C2,C3,C4 パッド(制御回路から出力される前記テストに使用 する信号の出力端)
ic1,ic2,ic3 チップ
ic1a;ic2a,ic3a チップ
PAD1,PAD2,PAD3;PAD4,PAD5,PAD6 信号線
TDI,TDO,TCK,TMS,TRST 信号線
TDIa,TDOa 中継信号線
TAP0,TAP1,TAP2,TAP3,TAP4 信号線
W ワイヤー
W10,W11,W12,W13,W14 ワイヤー
W41,W52,W63 ワイヤー
WI,WO,WC,WM,WR,WOI ワイヤー
Claims (1)
- 複数のバウンダリスキャンテストに対応した半導体集積回路チップを一体に封止して成る半導体装置において、
各チップにおけるコアロジックの各入出力端にそれぞれ介在されるテスト用レジスタと、
第1段目のチップに搭載され、チップをテストするために前記各テスト用レジスタを制御する制御回路ならびに該制御回路に接続されるテスト命令・データの中継入出力端、および該制御回路から出力されるテストに使用する信号の出力端とを含み、
一体に封止された内部で、該装置のテスト命令・データ入力端および出力端が前記第1段目のチップのテスト命令・データ入力端および中継出力端にそれぞれ接続され、該第1段目のチップの前記テスト命令・データ出力端が次段のチップのテスト命令・データ入力端に接続され、以降前段側のチップのテスト命令・データ出力端が後段側のチップのテスト命令・データ入力端に縦続接続され、最終段のチップのテスト命令・データ出力端が前記第1段目のチップの中継入力端に接続されてループが形成されているとともに、
該装置の前記テストに使用する信号の入力端が前記第1段目のチップのテストに使用する信号の入力端に接続され、該第1段目のチップの前記テストに使用する信号の出力端が残余のチップにおける前記テストに使用する信号の入力端に接続されていることを特徴とする半導体装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31848599A JP3763385B2 (ja) | 1999-11-09 | 1999-11-09 | 半導体装置 |
EP00305720A EP1099953B1 (en) | 1999-11-09 | 2000-07-06 | Semiconductor device with testing capability |
DE60030391T DE60030391T2 (de) | 1999-11-09 | 2000-07-06 | Halbleiterschaltung mit Prüfungsfähigkeit |
TW089113402A TW472154B (en) | 1999-11-09 | 2000-07-06 | Semiconductor devices |
US09/615,956 US7036058B1 (en) | 1999-11-09 | 2000-07-13 | Semiconductor device having integrally sealed integrated circuit chips arranged for improved testing |
KR10-2000-0040162A KR100392300B1 (ko) | 1999-11-09 | 2000-07-13 | 반도체장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31848599A JP3763385B2 (ja) | 1999-11-09 | 1999-11-09 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001135786A JP2001135786A (ja) | 2001-05-18 |
JP3763385B2 true JP3763385B2 (ja) | 2006-04-05 |
Family
ID=18099655
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31848599A Expired - Fee Related JP3763385B2 (ja) | 1999-11-09 | 1999-11-09 | 半導体装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7036058B1 (ja) |
EP (1) | EP1099953B1 (ja) |
JP (1) | JP3763385B2 (ja) |
KR (1) | KR100392300B1 (ja) |
DE (1) | DE60030391T2 (ja) |
TW (1) | TW472154B (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004264057A (ja) * | 2003-02-12 | 2004-09-24 | Sharp Corp | バウンダリスキャンコントローラ、半導体装置、半導体装置の半導体回路チップ識別方法、半導体装置の半導体回路チップ制御方法 |
CN100427964C (zh) * | 2003-08-04 | 2008-10-22 | 华为技术有限公司 | 一种电路板的边界扫描测试方法 |
DE60314525T2 (de) * | 2003-12-17 | 2008-02-28 | Stmicroelectronics Ltd., Almondsbury | TAP Zeitmultiplexen mit Abtasttest |
EP1706752B1 (en) * | 2004-01-13 | 2008-05-07 | Nxp B.V. | Jtag test architecture for multi-chip pack |
JP4525125B2 (ja) * | 2004-03-24 | 2010-08-18 | ソニー株式会社 | マルチチップ型半導体装置 |
KR100630716B1 (ko) | 2004-11-11 | 2006-10-02 | 삼성전자주식회사 | 다양한 패턴 데이터를 쓸 수 있는 반도체 메모리 소자 및그 전기적 검사방법 |
US7650542B2 (en) * | 2004-12-16 | 2010-01-19 | Broadcom Corporation | Method and system of using a single EJTAG interface for multiple tap controllers |
KR100850208B1 (ko) | 2007-01-09 | 2008-08-04 | 삼성전자주식회사 | Pbt 장치 및 그 방법 |
US8621301B2 (en) * | 2009-03-04 | 2013-12-31 | Alcatel Lucent | Method and apparatus for virtual in-circuit emulation |
KR102566994B1 (ko) | 2015-12-14 | 2023-08-14 | 삼성전자주식회사 | 멀티 칩 디버깅 방법 및 이를 적용하는 멀티 칩 시스템 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55111151A (en) | 1979-02-20 | 1980-08-27 | Nec Corp | Integrated circuit device |
JP2874248B2 (ja) | 1990-02-26 | 1999-03-24 | 日本電気株式会社 | 診断用スキャンパス付き電子回路 |
JP2627464B2 (ja) | 1990-03-29 | 1997-07-09 | 三菱電機株式会社 | 集積回路装置 |
US5068886A (en) * | 1990-06-28 | 1991-11-26 | Monica Lavia | Catheter or cannula position indicator for use in hemodynamic monitoring and the like |
JPH05322988A (ja) | 1992-05-18 | 1993-12-07 | Sony Corp | 電子装置の検査方法 |
US5627842A (en) * | 1993-01-21 | 1997-05-06 | Digital Equipment Corporation | Architecture for system-wide standardized intra-module and inter-module fault testing |
US5621740A (en) * | 1993-05-14 | 1997-04-15 | Matsushita Electric Industrial Co., Ltd. | Output pad circuit for detecting short faults in integrated circuits |
US6006343A (en) * | 1993-07-30 | 1999-12-21 | Texas Instruments Incorporated | Method and apparatus for streamlined testing of electrical circuits |
JP3479653B2 (ja) * | 1993-10-15 | 2003-12-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | テスト装置 |
US5448525A (en) * | 1994-03-10 | 1995-09-05 | Intel Corporation | Apparatus for configuring a subset of an integrated circuit having boundary scan circuitry connected in series and a method thereof |
US6058602A (en) * | 1998-09-21 | 2000-05-09 | Integrated Packaging Assembly Corporation | Method for encapsulating IC packages with diamond substrate |
JPH09186418A (ja) | 1995-12-28 | 1997-07-15 | Oki Electric Ind Co Ltd | バウンダリスキャンテストにおけるプリント配線板の接続構造 |
US5808877A (en) * | 1996-09-19 | 1998-09-15 | Samsung Electronics Co., Ltd. | Multichip package having exposed common pads |
US6260165B1 (en) * | 1996-10-18 | 2001-07-10 | Texas Instruments Incorporated | Accelerating scan test by re-using response data as stimulus data |
US6199182B1 (en) * | 1997-03-27 | 2001-03-06 | Texas Instruments Incorporated | Probeless testing of pad buffers on wafer |
US6000051A (en) * | 1997-10-10 | 1999-12-07 | Logic Vision, Inc. | Method and apparatus for high-speed interconnect testing |
US6163867A (en) * | 1998-08-28 | 2000-12-19 | Hewlett-Packard Company | Input-output pad testing using bi-directional pads |
-
1999
- 1999-11-09 JP JP31848599A patent/JP3763385B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-06 TW TW089113402A patent/TW472154B/zh not_active IP Right Cessation
- 2000-07-06 DE DE60030391T patent/DE60030391T2/de not_active Expired - Lifetime
- 2000-07-06 EP EP00305720A patent/EP1099953B1/en not_active Expired - Lifetime
- 2000-07-13 KR KR10-2000-0040162A patent/KR100392300B1/ko not_active IP Right Cessation
- 2000-07-13 US US09/615,956 patent/US7036058B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20010049778A (ko) | 2001-06-15 |
KR100392300B1 (ko) | 2003-07-22 |
US7036058B1 (en) | 2006-04-25 |
DE60030391T2 (de) | 2007-08-30 |
TW472154B (en) | 2002-01-11 |
DE60030391D1 (de) | 2006-10-12 |
EP1099953A3 (en) | 2001-05-23 |
EP1099953B1 (en) | 2006-08-30 |
EP1099953A2 (en) | 2001-05-16 |
JP2001135786A (ja) | 2001-05-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050201 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050404 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050404 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050614 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050805 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051025 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051202 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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