JP3333036B2 - 試験装置、試験装置を備えたシステムおよび試験方法 - Google Patents
試験装置、試験装置を備えたシステムおよび試験方法Info
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- JP3333036B2 JP3333036B2 JP04670694A JP4670694A JP3333036B2 JP 3333036 B2 JP3333036 B2 JP 3333036B2 JP 04670694 A JP04670694 A JP 04670694A JP 4670694 A JP4670694 A JP 4670694A JP 3333036 B2 JP3333036 B2 JP 3333036B2
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- test
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2736—Tester hardware, i.e. output processing circuits using a dedicated service processor for test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
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- Computer Hardware Design (AREA)
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【0001】
【産業上の利用分野】本発明は、高密度実装プリント基
板の試験等に用いられるJTAG回路によるシステム試
験装置に関する。
板の試験等に用いられるJTAG回路によるシステム試
験装置に関する。
【0002】
【従来の技術】LSIの高集積化が進み、より複雑な回
路が、より小さなチップサイズのLSIに搭載できるよ
うになった。また、プリント基板の表面実装技術が進
み、より多くのチップ部品をプリント基板に実装できる
ようになった。それに伴って、小型で高性能のシステム
を構築することが可能になったが、その反面、プリント
基板上の各LSIの試験が難しくなった。
路が、より小さなチップサイズのLSIに搭載できるよ
うになった。また、プリント基板の表面実装技術が進
み、より多くのチップ部品をプリント基板に実装できる
ようになった。それに伴って、小型で高性能のシステム
を構築することが可能になったが、その反面、プリント
基板上の各LSIの試験が難しくなった。
【0003】IEEE標準1149.1として、Joi
nt Test Action Group(以後、J
TAGと略す)によって提案されているボードテスト手
法では、LSI内部に組み込むテスト機構について定義
されている。以下に、JTAGによって提案されたバウ
ンダリ・スキャン・アーキテクチャ(以後、JTAG回
路と略す)について説明する。
nt Test Action Group(以後、J
TAGと略す)によって提案されているボードテスト手
法では、LSI内部に組み込むテスト機構について定義
されている。以下に、JTAGによって提案されたバウ
ンダリ・スキャン・アーキテクチャ(以後、JTAG回
路と略す)について説明する。
【0004】図8は、従来のJTAG回路の構成を示す
図である。JTAG回路は最小構成として、テスト・ア
クセス・ポート(以後、TAPと略す)、TAPコント
ローラ807、スキャン可能な命令レジスタ804、一
連のスキャン可能なバウンダリ・スキャン・レジスタ8
01とバイパス・レジスタ802、レジスタからの出力
を選択して出力するマルチプレクサ805、806、そ
してバウンダリ・スキャン・レジスタ801かバイパス
・レジスタ802を選択するデータ・レジスタ・セレク
タ803で構成される。
図である。JTAG回路は最小構成として、テスト・ア
クセス・ポート(以後、TAPと略す)、TAPコント
ローラ807、スキャン可能な命令レジスタ804、一
連のスキャン可能なバウンダリ・スキャン・レジスタ8
01とバイパス・レジスタ802、レジスタからの出力
を選択して出力するマルチプレクサ805、806、そ
してバウンダリ・スキャン・レジスタ801かバイパス
・レジスタ802を選択するデータ・レジスタ・セレク
タ803で構成される。
【0005】TAP信号は、テスト・クロック入力(T
CK)、テスト・モード選択入力(TMS)、テスト・
データ入力(TDI)、テスト・データ出力(TD
O)、更にテスト論理を初期化するためのテスト・リセ
ット入力(TRST)から成る。
CK)、テスト・モード選択入力(TMS)、テスト・
データ入力(TDI)、テスト・データ出力(TD
O)、更にテスト論理を初期化するためのテスト・リセ
ット入力(TRST)から成る。
【0006】バウンダリ・スキャン・レジスタ801
は、テストするLSIの各端子にシフトレジスタが1段
ずつ配置され、スキャン・テストの原理によってLSI
の端子に現れる信号を捕らえたり、保持したりするレジ
スタである。
は、テストするLSIの各端子にシフトレジスタが1段
ずつ配置され、スキャン・テストの原理によってLSI
の端子に現れる信号を捕らえたり、保持したりするレジ
スタである。
【0007】また、バイパス・レジスタ802は、1段
のシフトレジスタで構成され、テスト・データ入力TD
Iからの入力をテスト・データ出力TDOへバイパスす
ることを可能にしている。従って、JTAG回路から他
のJTAG回路へデータをバイパスする際に、バイパス
・レジスタ802が使用される。
のシフトレジスタで構成され、テスト・データ入力TD
Iからの入力をテスト・データ出力TDOへバイパスす
ることを可能にしている。従って、JTAG回路から他
のJTAG回路へデータをバイパスする際に、バイパス
・レジスタ802が使用される。
【0008】TAPコントローラ807は、テスト・モ
ード・選択入力TMS及びテスト・クロック入力TCK
によって、命令レジスタ804或いはバウンダリ・スキ
ャン・レジスタ801かバイパス・レジスタ802への
データのシフト動作を行う。シフト動作によって、命令
レジスタ804へ書き込まれたデータは、データ・レジ
スタ・セレクタ803に入力され、1つのレジスタが選
択され、バウンダリ・スキャン動作、或いはバイパス動
作が行われる。そして、マルチプレクサ3 805(M
UX3)から選択されたレジスタの出力信号が出力され
る。また、マルチプレクサ4 806(MUX4)は、
命令レジスタ804か、バウンダリ・スキャン・レジス
タ801又はバイパス・レジスタ802からの出力信号
を選択して出力するものである。
ード・選択入力TMS及びテスト・クロック入力TCK
によって、命令レジスタ804或いはバウンダリ・スキ
ャン・レジスタ801かバイパス・レジスタ802への
データのシフト動作を行う。シフト動作によって、命令
レジスタ804へ書き込まれたデータは、データ・レジ
スタ・セレクタ803に入力され、1つのレジスタが選
択され、バウンダリ・スキャン動作、或いはバイパス動
作が行われる。そして、マルチプレクサ3 805(M
UX3)から選択されたレジスタの出力信号が出力され
る。また、マルチプレクサ4 806(MUX4)は、
命令レジスタ804か、バウンダリ・スキャン・レジス
タ801又はバイパス・レジスタ802からの出力信号
を選択して出力するものである。
【0009】図9は、テスト論理の状態遷移を示す図で
ある。テスト論理の状態遷移は、TAPコントローラ8
07で制御され、様々なテスト状態が実現される。TA
Pコントローラ807は、テスト・アクセス・ポートT
APの内、テスト・モード選択入力TMS、テスト・ク
ロック入力TCK、及びテスト・リセット入力TRST
によって制御される。
ある。テスト論理の状態遷移は、TAPコントローラ8
07で制御され、様々なテスト状態が実現される。TA
Pコントローラ807は、テスト・アクセス・ポートT
APの内、テスト・モード選択入力TMS、テスト・ク
ロック入力TCK、及びテスト・リセット入力TRST
によって制御される。
【0010】TAPコントローラ807が初期化された
直後は、TEST-LOGIC-RESET状態(S201)にある。こ
の状態にある時は、テスト論理が使用不能であり、シス
テム論理の通常動作が可能な状態である。
直後は、TEST-LOGIC-RESET状態(S201)にある。こ
の状態にある時は、テスト論理が使用不能であり、シス
テム論理の通常動作が可能な状態である。
【0011】それぞれの状態は、テスト・クロック入力
TCKの立ち上がり時のテスト・モード選択入力TMS
の状態によって遷移し、例えばTEST-LOGIC-RESET状態
(S201)にある時に、テスト・クロック入力TCK
が立ち上がり、その時のテスト・モード選択入力TMS
が“0”であればRUN-TEST/IDLE 状態(S202)へ遷
移し、テスト・モード選択入力TMSが“1”であれば
TEST-LOGIC-RESET状態(S201)のまま、状態が遷移
しないことを示している。
TCKの立ち上がり時のテスト・モード選択入力TMS
の状態によって遷移し、例えばTEST-LOGIC-RESET状態
(S201)にある時に、テスト・クロック入力TCK
が立ち上がり、その時のテスト・モード選択入力TMS
が“0”であればRUN-TEST/IDLE 状態(S202)へ遷
移し、テスト・モード選択入力TMSが“1”であれば
TEST-LOGIC-RESET状態(S201)のまま、状態が遷移
しないことを示している。
【0012】RUN-TEST/IDLE 状態(S202)は、テス
ト実行中の基本状態であり、スキャン動作が今から行わ
れるか、或いはスキャン動作中の中間状態を示してい
る。SELECT-DR-SCAN状態(S203)へ遷移すると、ス
キャン・シーケンスが初期化される。
ト実行中の基本状態であり、スキャン動作が今から行わ
れるか、或いはスキャン動作中の中間状態を示してい
る。SELECT-DR-SCAN状態(S203)へ遷移すると、ス
キャン・シーケンスが初期化される。
【0013】次に、テスト・モード選択入力TMSの状
態によって、CAPTURE-DR状態(S211)へ遷移する
か、或いはSELECT-IR-SCAN状態(S204)へ遷移する
かに分かれるが、SELECT-IR-SCAN状態(S204)へ遷
移する場合について説明する。SELECT-IR-SCAN状態(S
204)へ遷移すると、命令レジスタ804のスキャン
・シーケンスが初期化される。
態によって、CAPTURE-DR状態(S211)へ遷移する
か、或いはSELECT-IR-SCAN状態(S204)へ遷移する
かに分かれるが、SELECT-IR-SCAN状態(S204)へ遷
移する場合について説明する。SELECT-IR-SCAN状態(S
204)へ遷移すると、命令レジスタ804のスキャン
・シーケンスが初期化される。
【0014】CAPTURE-IR状態(S205)へ状態が遷移
すると、命令レジスタ804中のシフトレジスタに固定
パターンが取り込まれる。この固定パターンは、下位2
ビットがバイナリ・コード“01”に固定されており、
設計に固有な情報をこのパターンに盛り込むことが可能
である。この命令レジスタ804の内容を、シフト動作
を行いながらテスト・データ出力TDOを通して読みだ
すことが可能である。
すると、命令レジスタ804中のシフトレジスタに固定
パターンが取り込まれる。この固定パターンは、下位2
ビットがバイナリ・コード“01”に固定されており、
設計に固有な情報をこのパターンに盛り込むことが可能
である。この命令レジスタ804の内容を、シフト動作
を行いながらテスト・データ出力TDOを通して読みだ
すことが可能である。
【0015】次に、SHIFT-IR状態(S206)へ遷移す
ると、命令レジスタ804中のシフトレジスタがテスト
・データ入力TDIとテスト・データ出力TDOに接続
される。テスト・モード選択入力TMSが“0”の状態
の時にテスト・クロック入力TCKが立ち上がる毎に、
テスト・データ出力TDO側へデータがシフトされる。
命令レジスタ804が8ビットであれば、8回シフト動
作を繰り返すことによって、所定の命令を命令レジスタ
804に書き込むことが可能であり、又、シフト動作を
繰り返しながらテスト・データ出力TDOを読むことに
よって、命令レジスタ804の内容を読み出すことも可
能である。
ると、命令レジスタ804中のシフトレジスタがテスト
・データ入力TDIとテスト・データ出力TDOに接続
される。テスト・モード選択入力TMSが“0”の状態
の時にテスト・クロック入力TCKが立ち上がる毎に、
テスト・データ出力TDO側へデータがシフトされる。
命令レジスタ804が8ビットであれば、8回シフト動
作を繰り返すことによって、所定の命令を命令レジスタ
804に書き込むことが可能であり、又、シフト動作を
繰り返しながらテスト・データ出力TDOを読むことに
よって、命令レジスタ804の内容を読み出すことも可
能である。
【0016】シフト動作が終了後に、EXIT1-IR状態(S
207)へ状態が遷移する。この状態は、次にスキャン
動作を終了するか、或いは命令レジスタ804のシフト
動作を休止するかのいずれかの状態へ遷移する。テスト
・モード選択入力TMSを“0”にして、テスト・クロ
ック入力TCKを立ち上げるとPAUSE-IR状態(S20
8)へ遷移し、テスト・モード選択入力TMSを“1”
にして、テスト・クロック入力TCKを立ち上げるとUP
DATE-IR 状態(S210)へ遷移する。
207)へ状態が遷移する。この状態は、次にスキャン
動作を終了するか、或いは命令レジスタ804のシフト
動作を休止するかのいずれかの状態へ遷移する。テスト
・モード選択入力TMSを“0”にして、テスト・クロ
ック入力TCKを立ち上げるとPAUSE-IR状態(S20
8)へ遷移し、テスト・モード選択入力TMSを“1”
にして、テスト・クロック入力TCKを立ち上げるとUP
DATE-IR 状態(S210)へ遷移する。
【0017】PAUSE-IR状態(S208)へ遷移すると、
テスト・データ入力TDIとテスト・データ出力TDO
間のシリアル・パスにおける命令レジスタ804のシフ
ト動作が休止される。この状態は、外部記憶装置からテ
スト機構内のメモリに新しいパターンをロードする場合
などに使用される。
テスト・データ入力TDIとテスト・データ出力TDO
間のシリアル・パスにおける命令レジスタ804のシフ
ト動作が休止される。この状態は、外部記憶装置からテ
スト機構内のメモリに新しいパターンをロードする場合
などに使用される。
【0018】次に、テスト・モード選択入力TMSを
“1”にして、テスト・クロック入力TCKを立ち上げ
るとEXIT2-IR状態(S209)へ遷移する。更に、スキ
ャン動作の必要がある場合には、再びSHIFT-IR状態(S
206)へ遷移してシフト動作を行い、スキャン動作を
終了するのであれば、次のUPDATE-IR 状態(S210)
へ遷移する。
“1”にして、テスト・クロック入力TCKを立ち上げ
るとEXIT2-IR状態(S209)へ遷移する。更に、スキ
ャン動作の必要がある場合には、再びSHIFT-IR状態(S
206)へ遷移してシフト動作を行い、スキャン動作を
終了するのであれば、次のUPDATE-IR 状態(S210)
へ遷移する。
【0019】UPDATE-IR 状態(S210)へ遷移する
と、シフトレジスタにシフトされた新しい命令がラッチ
され、並列に出力される。ラッチが完了すると、命令の
実行が始まる。例えば、バイパスの命令が命令レジスタ
804にロードされると、バイパス・レジスタ802が
選択され、バイパス・レジスタ802のシフトによっ
て、バイパス動作が行われる。
と、シフトレジスタにシフトされた新しい命令がラッチ
され、並列に出力される。ラッチが完了すると、命令の
実行が始まる。例えば、バイパスの命令が命令レジスタ
804にロードされると、バイパス・レジスタ802が
選択され、バイパス・レジスタ802のシフトによっ
て、バイパス動作が行われる。
【0020】状態遷移図のS203、及びS211〜S
216は、バウンダリ・スキャン・レジスタ801又は
バイパス・レジスタ802におけるスキャン動作につい
て示している。命令レジスタ804におけるスキャン動
作と比較すると、対象となるレジスタがバウンダリ・ス
キャン・レジスタ801又はバイパス・レジスタ802
となる点と、バウンダリ・スキャン・レジスタ801と
バイパス・レジスタ802のどちらが選択されているか
によって、スキャン動作のシフト回数が違ってくる点で
異なるが、おおよその流れは同じであるので、ここでの
説明は省略する。
216は、バウンダリ・スキャン・レジスタ801又は
バイパス・レジスタ802におけるスキャン動作につい
て示している。命令レジスタ804におけるスキャン動
作と比較すると、対象となるレジスタがバウンダリ・ス
キャン・レジスタ801又はバイパス・レジスタ802
となる点と、バウンダリ・スキャン・レジスタ801と
バイパス・レジスタ802のどちらが選択されているか
によって、スキャン動作のシフト回数が違ってくる点で
異なるが、おおよその流れは同じであるので、ここでの
説明は省略する。
【0021】図10は、従来の本体装置を検査する際の
全体構成を示す図である。サービス・プロセッサ100
1(SVP)は、インタフェース回路1002(SC
I)と接続され、本体装置内の各基板1003−1〜1
003−mのレジスタ制御、メモリへのデータ書き込
み、或いはメモリからのデータ読み出し等の制御コマン
ドを発行する。また、SVP1001は各基板内のJT
AG回路の制御も行う。SCI1002と本体装置内の
各基板は、それぞれJTAG回路を制御するためのテス
ト・アクセス・ポートTAP、及び制御コマンド、制御
データ等を送受するためのコマンド・バスによって接続
される。
全体構成を示す図である。サービス・プロセッサ100
1(SVP)は、インタフェース回路1002(SC
I)と接続され、本体装置内の各基板1003−1〜1
003−mのレジスタ制御、メモリへのデータ書き込
み、或いはメモリからのデータ読み出し等の制御コマン
ドを発行する。また、SVP1001は各基板内のJT
AG回路の制御も行う。SCI1002と本体装置内の
各基板は、それぞれJTAG回路を制御するためのテス
ト・アクセス・ポートTAP、及び制御コマンド、制御
データ等を送受するためのコマンド・バスによって接続
される。
【0022】各基板に搭載されているLSI内のJTA
G回路のテスト・データ出力TDOが、同じ基板の別の
LSI内のJTAG回路のテスト・データ入力TDIに
接続されている(特に、図示しない)。従って、基板内
で各LSIを一巡する大きなスキャン・チェーンが形成
され、インタフェース回路SCIからの5本のTAP信
号を制御することによって、基板内の全てのLSIの試
験を行うことが可能になる。
G回路のテスト・データ出力TDOが、同じ基板の別の
LSI内のJTAG回路のテスト・データ入力TDIに
接続されている(特に、図示しない)。従って、基板内
で各LSIを一巡する大きなスキャン・チェーンが形成
され、インタフェース回路SCIからの5本のTAP信
号を制御することによって、基板内の全てのLSIの試
験を行うことが可能になる。
【0023】本体装置内の各基板の試験を行う手順とし
て、先ずSVP1001は各基板に対して、基板に搭載
のLSI内のレジスタ、メモリ等の設定を行うためにコ
マンド・バスを通してコマンドを発行する。LSI内の
コマンド制御部(特に、図示は省略する)でコマンドの
解析を行い、SVP1001から転送されたデータを参
照しながらコマンドの実行を行い、LSI内のレジスタ
等の回路の設定を行って回路を動作させる。
て、先ずSVP1001は各基板に対して、基板に搭載
のLSI内のレジスタ、メモリ等の設定を行うためにコ
マンド・バスを通してコマンドを発行する。LSI内の
コマンド制御部(特に、図示は省略する)でコマンドの
解析を行い、SVP1001から転送されたデータを参
照しながらコマンドの実行を行い、LSI内のレジスタ
等の回路の設定を行って回路を動作させる。
【0024】次に、JTAG回路の制御を上述した状態
遷移に従って行い、試験を行うLSIに対してはバウン
ダリ・スキャン・レジスタ801を選択する。また、試
験を行う必要のないLSIに対しては、バイパス・レジ
スタ802を選択する。そして、スキャン動作を行うこ
とによって、LSI内の各回路の状態をスキャンするこ
とが可能になる。
遷移に従って行い、試験を行うLSIに対してはバウン
ダリ・スキャン・レジスタ801を選択する。また、試
験を行う必要のないLSIに対しては、バイパス・レジ
スタ802を選択する。そして、スキャン動作を行うこ
とによって、LSI内の各回路の状態をスキャンするこ
とが可能になる。
【0025】また、試験の最中に前記コマンド・バスか
らデータを読み出して、LSI内のレジスタの状態、或
いはメモリ内のデータ等を知ることも可能である。
らデータを読み出して、LSI内のレジスタの状態、或
いはメモリ内のデータ等を知ることも可能である。
【0026】
【発明が解決しようとする課題】従来の試験装置では、
SCI1002と各基板1003−1〜1003−mと
の接続は、それぞれの基板毎にテスト・アクセス・ポー
トTAP、及びコマンド・バスを接続する必要があるた
め、基板の枚数の増加に伴って配線本数が大幅に増加す
るという問題があった。
SCI1002と各基板1003−1〜1003−mと
の接続は、それぞれの基板毎にテスト・アクセス・ポー
トTAP、及びコマンド・バスを接続する必要があるた
め、基板の枚数の増加に伴って配線本数が大幅に増加す
るという問題があった。
【0027】また、SCI1002内にJTAG回路を
制御するためのJTAGスキャン用インタフェース回
路、及びコマンドを発行するためのコマンド用インタフ
ェース回路が必要である。従って、試験する基板毎にそ
れぞれJTAGスキャン用インタフェース回路、及びコ
マンド用インタフェース回路をSCI1002内に用意
する必要があり、試験を行う基板の枚数が増える毎にS
CI1002の回路規模が大幅に増加するという問題が
あった。
制御するためのJTAGスキャン用インタフェース回
路、及びコマンドを発行するためのコマンド用インタフ
ェース回路が必要である。従って、試験する基板毎にそ
れぞれJTAGスキャン用インタフェース回路、及びコ
マンド用インタフェース回路をSCI1002内に用意
する必要があり、試験を行う基板の枚数が増える毎にS
CI1002の回路規模が大幅に増加するという問題が
あった。
【0028】
【課題を解決するための手段】図2、及び図3は、本発
明の原理を示すブロック図である。データ・レジスタ
は、試験するLSIの各端子に現れる信号を捕らえ、保
持するバウンダリ・スキャン・レジスタ201と、他の
LSIに信号をバイパスするバイパス・レジスタ202
と、システム論理回路を制御するためのコマンドを格納
するJTAG命令格納手段203と、システム論理回路
を制御するためのデータを格納するJTAGデータ格納
手段204とによって構成される。実施例では、それぞ
れのデータ・レジスタは、シフト・レジスタ又はシフト
レジスタとラッチ回路で構成され、JTAG命令格納手
段203はJTAG命令レジスタ、JTAGデータ格納
手段204はJTAGデータ・レジスタとして説明す
る。
明の原理を示すブロック図である。データ・レジスタ
は、試験するLSIの各端子に現れる信号を捕らえ、保
持するバウンダリ・スキャン・レジスタ201と、他の
LSIに信号をバイパスするバイパス・レジスタ202
と、システム論理回路を制御するためのコマンドを格納
するJTAG命令格納手段203と、システム論理回路
を制御するためのデータを格納するJTAGデータ格納
手段204とによって構成される。実施例では、それぞ
れのデータ・レジスタは、シフト・レジスタ又はシフト
レジスタとラッチ回路で構成され、JTAG命令格納手
段203はJTAG命令レジスタ、JTAGデータ格納
手段204はJTAGデータ・レジスタとして説明す
る。
【0029】データ・レジスタ選択手段205は、前記
データ・レジスタの中から1つを選択するもので、デコ
ーダ回路で構成され、実施例ではデータ・レジスタ・セ
レクタとして説明する。
データ・レジスタの中から1つを選択するもので、デコ
ーダ回路で構成され、実施例ではデータ・レジスタ・セ
レクタとして説明する。
【0030】切替手段1 206は、前記データ・レジ
スタの各出力を、前記データ・レジスタ選択手段205
の指示に従って切り替えるもので、マルチプレクサで構
成され、実施例ではMUX1として説明する。
スタの各出力を、前記データ・レジスタ選択手段205
の指示に従って切り替えるもので、マルチプレクサで構
成され、実施例ではMUX1として説明する。
【0031】命令レジスタ207は、シリアル・データ
をシフトしてラッチし、並列データとして前記データ・
レジスタ選択手段205へ出力するものであり、シフト
レジスタ又はシフトレジスタとラッチ回路で構成され
る。
をシフトしてラッチし、並列データとして前記データ・
レジスタ選択手段205へ出力するものであり、シフト
レジスタ又はシフトレジスタとラッチ回路で構成され
る。
【0032】切替手段2 208は、前記切替手段1
206の出力と、前記命令レジスタ207の出力を切り
替えるものであり、マルチプレクサで構成され、実施例
ではMUX2として説明する。
206の出力と、前記命令レジスタ207の出力を切り
替えるものであり、マルチプレクサで構成され、実施例
ではMUX2として説明する。
【0033】TAPコントローラ209は、前記データ
・レジスタ、前記データ・レジスタ選択手段205、前
記切替手段1 206、前記命令レジスタ207、及び
前記切替手段2 208を制御するものである。
・レジスタ、前記データ・レジスタ選択手段205、前
記切替手段1 206、前記命令レジスタ207、及び
前記切替手段2 208を制御するものである。
【0034】コマンド解析手段301は、前記JTAG
命令格納手段203から出力されたコマンドの内容を解
析するものであり、実施例ではコマンド解析部として説
明する。
命令格納手段203から出力されたコマンドの内容を解
析するものであり、実施例ではコマンド解析部として説
明する。
【0035】実行処理手段302は、前記コマンド解析
手段301で行われた解析結果に従った処理を実行する
ものであり、実施例では実行処理部として説明する。
手段301で行われた解析結果に従った処理を実行する
ものであり、実施例では実行処理部として説明する。
【0036】
【作用】本発明の動作原理を、図2、及び図3を用いて
説明する。インタフェース回路(SCI)からの信号に
よって、TAPコントローラ209の制御が行われる。
TAPコントローラ209は、データ・レジスタ内の各
レジスタ、各格納手段、及び命令レジスタの選択を行
い、選択されたレジスタ、或いは格納手段に対して、デ
ータのシフト動作、及びラッチを行う。
説明する。インタフェース回路(SCI)からの信号に
よって、TAPコントローラ209の制御が行われる。
TAPコントローラ209は、データ・レジスタ内の各
レジスタ、各格納手段、及び命令レジスタの選択を行
い、選択されたレジスタ、或いは格納手段に対して、デ
ータのシフト動作、及びラッチを行う。
【0037】TAPコントローラ209によって、命令
レジスタ207が選択されれば、シフト動作によって命
令レジスタ207内に命令がシフトされ、ラッチされた
後に、命令がデータ・レジスタ選択手段205へ転送さ
れる。データ・レジスタ選択手段205は、転送された
命令に従ってデータ・レジスタの中から1つを選択し、
データ・レジスタのシフト動作は、その選択されたレジ
スタ、或いは格納手段に対して行われる。
レジスタ207が選択されれば、シフト動作によって命
令レジスタ207内に命令がシフトされ、ラッチされた
後に、命令がデータ・レジスタ選択手段205へ転送さ
れる。データ・レジスタ選択手段205は、転送された
命令に従ってデータ・レジスタの中から1つを選択し、
データ・レジスタのシフト動作は、その選択されたレジ
スタ、或いは格納手段に対して行われる。
【0038】TAPコントローラ209によって、バウ
ンダリ・スキャン・レジスタ201が選択されれば、バ
ウンダリ・スキャン・レジスタ201にLSIの各端子
の信号がラッチされ、シフト動作が行われることによっ
て、各端子の信号をスキャンすることが可能である。
ンダリ・スキャン・レジスタ201が選択されれば、バ
ウンダリ・スキャン・レジスタ201にLSIの各端子
の信号がラッチされ、シフト動作が行われることによっ
て、各端子の信号をスキャンすることが可能である。
【0039】TAPコントローラ209によって、バイ
パス・レジスタ202が選択されれば、バイパス・レジ
スタ202を介して、入力データが直接出力データとし
て出力され、外部へのデータ信号のバイパスが可能にな
る。
パス・レジスタ202が選択されれば、バイパス・レジ
スタ202を介して、入力データが直接出力データとし
て出力され、外部へのデータ信号のバイパスが可能にな
る。
【0040】TAPコントローラ209によって、JT
AG命令格納手段203が選択されれば、シフト動作に
よってJTAG命令格納手段203内にコマンドが書き
込まれ、書き込まれたコマンドはコマンド制御部内のコ
マンド解析手段301へ転送される。コマンド解析手段
301は、転送されたコマンドを解析して実行制御手段
302へ解析結果を転送する。
AG命令格納手段203が選択されれば、シフト動作に
よってJTAG命令格納手段203内にコマンドが書き
込まれ、書き込まれたコマンドはコマンド制御部内のコ
マンド解析手段301へ転送される。コマンド解析手段
301は、転送されたコマンドを解析して実行制御手段
302へ解析結果を転送する。
【0041】前記コマンドが、システム論理回路内のレ
ジスタ303−1〜303−Lへのデータ書き込みであ
れば、TAPコントローラ209によって、JTAGデ
ータ格納手段204が選択されて、シフト動作によって
JTAGデータ格納手段204内にデータが書き込ま
れ、書き込まれたデータはコマンド制御部内の実行処理
手段302へ転送される。転送されたデータは、前記解
析結果に従って、システム論理回路内の所定のレジスタ
へ書き込まれる。
ジスタ303−1〜303−Lへのデータ書き込みであ
れば、TAPコントローラ209によって、JTAGデ
ータ格納手段204が選択されて、シフト動作によって
JTAGデータ格納手段204内にデータが書き込ま
れ、書き込まれたデータはコマンド制御部内の実行処理
手段302へ転送される。転送されたデータは、前記解
析結果に従って、システム論理回路内の所定のレジスタ
へ書き込まれる。
【0042】又、前記コマンドが、システム論理回路内
のレジスタ303−1〜303−Lからデータを読み出
すコマンドであれば、実行処理手段302によって、シ
ステム論理回路内のレジスタ等からJTAGデータ格納
手段204へデータが転送され、TAPコントローラ2
09によって、JTAGデータ格納手段204内のデー
タがシフトされ、そのデータを読み出すことによって、
システム論理回路内のレジスタの状態を読み出すことが
可能である。
のレジスタ303−1〜303−Lからデータを読み出
すコマンドであれば、実行処理手段302によって、シ
ステム論理回路内のレジスタ等からJTAGデータ格納
手段204へデータが転送され、TAPコントローラ2
09によって、JTAGデータ格納手段204内のデー
タがシフトされ、そのデータを読み出すことによって、
システム論理回路内のレジスタの状態を読み出すことが
可能である。
【0043】切替手段1 206は、データ・レジスタ
のシフト動作が行われる場合に、データ・レジスタ内の
選択されたレジスタ、或いは格納手段の出力を選択して
出力する。
のシフト動作が行われる場合に、データ・レジスタ内の
選択されたレジスタ、或いは格納手段の出力を選択して
出力する。
【0044】切替手段2 208は、シフト動作が行わ
れる場合に、データ・レジスタか、或いは命令レジスタ
の内、選択されたレジスタの出力を選択して出力する。
れる場合に、データ・レジスタか、或いは命令レジスタ
の内、選択されたレジスタの出力を選択して出力する。
【0045】
【実施例】図1は、本発明の原理を示すブロック図であ
るとともに、本発明の一実施例の全体構成を示してい
る。サービスプロセッサ101(SVP)は、インタフ
ェース回路102(SCI)と接続され、本体装置の各
基板内のJTAG回路の制御を行う。SCI102と本
体装置内の各基板103−1〜103−mとは、それぞ
れ5本のテスト・アクセス・ポートTAP(テスト・ク
ロック入力TCK、テスト・モード選択入力TMS、テ
スト・データ入力TDI、テスト・データ出力TDO、
テスト・リセット入力TRST)のみで接続されてい
る。SVP101から発行された指示は、SCI102
に入力されて、SCI102内でJTAG回路を制御す
るための信号であるTAP信号に変換されて出力され
る。
るとともに、本発明の一実施例の全体構成を示してい
る。サービスプロセッサ101(SVP)は、インタフ
ェース回路102(SCI)と接続され、本体装置の各
基板内のJTAG回路の制御を行う。SCI102と本
体装置内の各基板103−1〜103−mとは、それぞ
れ5本のテスト・アクセス・ポートTAP(テスト・ク
ロック入力TCK、テスト・モード選択入力TMS、テ
スト・データ入力TDI、テスト・データ出力TDO、
テスト・リセット入力TRST)のみで接続されてい
る。SVP101から発行された指示は、SCI102
に入力されて、SCI102内でJTAG回路を制御す
るための信号であるTAP信号に変換されて出力され
る。
【0046】図4は、各基板でのLSIの接続を示して
いる。LSI1〜LSInには、通常のシステム論理の
動作が行われるシステム論理回路と、試験のためだけに
使用される回路が搭載されている。図4の基板に搭載さ
れた各LSIには、試験のためだけに使用される回路の
みが記載されており、JTAG回路401−1〜401
−n、及びコマンドを解析して実行するコマンド制御部
402−1〜402−nがそれに相当し、通常動作が行
われるシステム論理回路は省略している。
いる。LSI1〜LSInには、通常のシステム論理の
動作が行われるシステム論理回路と、試験のためだけに
使用される回路が搭載されている。図4の基板に搭載さ
れた各LSIには、試験のためだけに使用される回路の
みが記載されており、JTAG回路401−1〜401
−n、及びコマンドを解析して実行するコマンド制御部
402−1〜402−nがそれに相当し、通常動作が行
われるシステム論理回路は省略している。
【0047】コマンド制御部402−1〜402−n
は、JTAG回路から転送されたコマンドを解析するコ
マンド解析部403−1〜403−nと、コマンド解析
部の解析結果に従った処理を行う実行処理部404−1
〜404−nとで構成される。実行処理部404−1〜
404−nは、通常の動作が行われるシステム論理回路
のレジスタに直接データを設定したり、或いはレジスタ
から直接データを読み出すことが可能で、システムの通
常動作では設定されることのないデータをレジスタに設
定したり、通常動作では読み出すことが不可能な回路部
分のデータを読み出したりすることが、試験中に可能に
なるが、その説明は後述する。
は、JTAG回路から転送されたコマンドを解析するコ
マンド解析部403−1〜403−nと、コマンド解析
部の解析結果に従った処理を行う実行処理部404−1
〜404−nとで構成される。実行処理部404−1〜
404−nは、通常の動作が行われるシステム論理回路
のレジスタに直接データを設定したり、或いはレジスタ
から直接データを読み出すことが可能で、システムの通
常動作では設定されることのないデータをレジスタに設
定したり、通常動作では読み出すことが不可能な回路部
分のデータを読み出したりすることが、試験中に可能に
なるが、その説明は後述する。
【0048】LSI1のJTAG回路には、SCI10
2からのテスト・データ入力TDIが入力される。LS
I1のJTAG回路のテスト・データ出力TDOは、L
SI2のJTAG回路のテスト・データ入力TDIに接
続されている。同様に、LSI内のテスト・データ出力
TDOは、次段のLSIのテスト・データ入力TDIに
接続され、最後のLSInのテスト・データ出力TDO
が、SCI102へのテスト・データ出力TDOに接続
される。従って、インタフェース回路SCI102から
のテスト・データ入力TDIは、LSI1〜LSInを
通って、再びインタフェース回路SCI102のテスト
・データ出力TDOに戻るという大きなスキャン・チェ
ーンが形成される。
2からのテスト・データ入力TDIが入力される。LS
I1のJTAG回路のテスト・データ出力TDOは、L
SI2のJTAG回路のテスト・データ入力TDIに接
続されている。同様に、LSI内のテスト・データ出力
TDOは、次段のLSIのテスト・データ入力TDIに
接続され、最後のLSInのテスト・データ出力TDO
が、SCI102へのテスト・データ出力TDOに接続
される。従って、インタフェース回路SCI102から
のテスト・データ入力TDIは、LSI1〜LSInを
通って、再びインタフェース回路SCI102のテスト
・データ出力TDOに戻るという大きなスキャン・チェ
ーンが形成される。
【0049】図5は、本発明のJTAG回路の一実施例
を示している。JTAG回路は、テスト・アクセス・ポ
ート(TAP)、TAPコントローラ509、スキャン
可能な命令レジスタ507、一連のスキャン可能なデー
タ・レジスタ501〜504、レジスタからの出力信号
を選択して出力するマルチプレクサ506、508、そ
してデータ・レジスタ内のレジスタを選択するデータ・
レジスタ・セレクタ505で構成される。
を示している。JTAG回路は、テスト・アクセス・ポ
ート(TAP)、TAPコントローラ509、スキャン
可能な命令レジスタ507、一連のスキャン可能なデー
タ・レジスタ501〜504、レジスタからの出力信号
を選択して出力するマルチプレクサ506、508、そ
してデータ・レジスタ内のレジスタを選択するデータ・
レジスタ・セレクタ505で構成される。
【0050】TAP信号は、テスト・クロック入力(T
CK)、テスト・モード選択入力(TMS)、テスト・
データ入力(TDI)、テスト・データ出力(TD
O)、更にテスト論理を初期化するためのテスト・リセ
ット入力(TRST)から成る。
CK)、テスト・モード選択入力(TMS)、テスト・
データ入力(TDI)、テスト・データ出力(TD
O)、更にテスト論理を初期化するためのテスト・リセ
ット入力(TRST)から成る。
【0051】TAPコントローラ509は、テスト・モ
ード選択入力TMS及びテスト・クロック入力TCKに
よって、命令レジスタ507或いはデータ・レジスタへ
のデータの入力及びそのデータのシフト動作を行う。命
令レジスタ507が選択された場合に、テスト・データ
入力TDIからの入力信号が順に命令レジスタ507に
シフトされて、命令の設定が終了した後に、命令レジス
タ507へ書き込まれたデータは、データ・レジスタ・
セレクタ505に入力され、データ・レジスタ内の1つ
のレジスタが選択される。
ード選択入力TMS及びテスト・クロック入力TCKに
よって、命令レジスタ507或いはデータ・レジスタへ
のデータの入力及びそのデータのシフト動作を行う。命
令レジスタ507が選択された場合に、テスト・データ
入力TDIからの入力信号が順に命令レジスタ507に
シフトされて、命令の設定が終了した後に、命令レジス
タ507へ書き込まれたデータは、データ・レジスタ・
セレクタ505に入力され、データ・レジスタ内の1つ
のレジスタが選択される。
【0052】データ・レジスタは、バウンダリ・スキャ
ン・レジスタ501、バイパス・レジスタ502、シス
テム論理回路を制御するためのコマンドを格納するJT
AGコマンド・レジスタ503(JIR)、及びシステ
ム論理回路を制御するためのデータを格納するJTAG
データ・レジスタ504(JDR)で構成される。
ン・レジスタ501、バイパス・レジスタ502、シス
テム論理回路を制御するためのコマンドを格納するJT
AGコマンド・レジスタ503(JIR)、及びシステ
ム論理回路を制御するためのデータを格納するJTAG
データ・レジスタ504(JDR)で構成される。
【0053】JIR503は、シフトレジスタ又はシフ
トレジスタとラッチ回路で構成され、テスト・データ入
力TDIからの入力データが順にシフトされて入力され
る。JIR503に所定のコマンドが設定されれば、J
IR503内のコマンドはコマンド制御部内のコマンド
解析部403へ転送され、コマンド解析部内でコマンド
の解析が行われる。
トレジスタとラッチ回路で構成され、テスト・データ入
力TDIからの入力データが順にシフトされて入力され
る。JIR503に所定のコマンドが設定されれば、J
IR503内のコマンドはコマンド制御部内のコマンド
解析部403へ転送され、コマンド解析部内でコマンド
の解析が行われる。
【0054】JDR504も同様に、シフトレジスタ又
はシフトレジスタとラッチ回路で構成され、JDR50
4内にデータを書き込む場合には、テスト・データ入力
TDIからの入力データが順にシフトされて入力され
る。JDR504に所定のデータが設定されれば、JD
R504内のデータはコマンド制御部内の実行処理部4
04へ転送され、コマンド解析部403内での解析結果
に基づいた処理をそのデータを用いて行う。例えば、通
常の動作が行われるシステム論理回路のレジスタにデー
タを設定したり、カウンタに特定の値を設定したり、或
いは特定の回路のみをリセットすることも可能である。
はシフトレジスタとラッチ回路で構成され、JDR50
4内にデータを書き込む場合には、テスト・データ入力
TDIからの入力データが順にシフトされて入力され
る。JDR504に所定のデータが設定されれば、JD
R504内のデータはコマンド制御部内の実行処理部4
04へ転送され、コマンド解析部403内での解析結果
に基づいた処理をそのデータを用いて行う。例えば、通
常の動作が行われるシステム論理回路のレジスタにデー
タを設定したり、カウンタに特定の値を設定したり、或
いは特定の回路のみをリセットすることも可能である。
【0055】また、逆に通常の動作が行われるシステム
論理回路からデータを読み出すことも可能である。例え
ば、通常の動作が行われるシステム論理回路のレジスタ
に設定されているデータをJDR504に転送し、JD
R504の内容を順にシフトして、テスト・データ出力
TDOからの出力データを読み出すことによって、通常
の動作が行われるシステム論理回路の状態を読み出すこ
とが可能になる。従って、試験を行いたい回路からデー
タをJDR504内に転送できるようにしておけば、任
意の箇所の状態を読み出すことが可能になる。
論理回路からデータを読み出すことも可能である。例え
ば、通常の動作が行われるシステム論理回路のレジスタ
に設定されているデータをJDR504に転送し、JD
R504の内容を順にシフトして、テスト・データ出力
TDOからの出力データを読み出すことによって、通常
の動作が行われるシステム論理回路の状態を読み出すこ
とが可能になる。従って、試験を行いたい回路からデー
タをJDR504内に転送できるようにしておけば、任
意の箇所の状態を読み出すことが可能になる。
【0056】図6は、システム論理回路内の試験箇所の
一例を示す図である。8ビットのレジスタ601(8ビ
ットのF/Fで構成される)は、システム論理回路内の
回路である。レジスタ601の入力信号D0〜D7、及
びCKは、システム論理回路内の他の回路と接続してい
る。レジスタ601に接続されているシステム論理回路
内の他の回路を試験するために、JTAG回路を介して
データを書き込む必要がある。セレクタSEL0〜8
(602〜610)は、システム論理回路内の他の回路
と、実行処理部404からの信号を切り替えるために付
加された回路である。通常のシステム論理回路が動作す
る場合には、セレクタSEL0〜8によってシステム論
理回路内の他の回路からの信号が選択され、試験が行わ
れる時に、コマンド解析部403でレジスタ601への
データ書き込みが解析されれば、実行処理部404から
の信号が選択される。
一例を示す図である。8ビットのレジスタ601(8ビ
ットのF/Fで構成される)は、システム論理回路内の
回路である。レジスタ601の入力信号D0〜D7、及
びCKは、システム論理回路内の他の回路と接続してい
る。レジスタ601に接続されているシステム論理回路
内の他の回路を試験するために、JTAG回路を介して
データを書き込む必要がある。セレクタSEL0〜8
(602〜610)は、システム論理回路内の他の回路
と、実行処理部404からの信号を切り替えるために付
加された回路である。通常のシステム論理回路が動作す
る場合には、セレクタSEL0〜8によってシステム論
理回路内の他の回路からの信号が選択され、試験が行わ
れる時に、コマンド解析部403でレジスタ601への
データ書き込みが解析されれば、実行処理部404から
の信号が選択される。
【0057】試験が行われている時に、コマンド解析部
403によって、レジスタ601へのデータ書き込みが
解析されると、JDR504の内容が実行処理部40
4、及びセレクタSEL0〜7を介して、レジスタ60
1のD0〜D7へ入力される。そして、TAPコントロ
ーラ509からの制御信号が、実行制御部404でレジ
スタ601への書き込みのためのタイミング信号に変換
されて、レジスタ601のCKに入力され、試験用のデ
ータがレジスタ601に設定される。その後、システム
論理回路を動作させることによって、レジスタ601が
関連している回路部分の所定の試験を行うことが可能に
なる。
403によって、レジスタ601へのデータ書き込みが
解析されると、JDR504の内容が実行処理部40
4、及びセレクタSEL0〜7を介して、レジスタ60
1のD0〜D7へ入力される。そして、TAPコントロ
ーラ509からの制御信号が、実行制御部404でレジ
スタ601への書き込みのためのタイミング信号に変換
されて、レジスタ601のCKに入力され、試験用のデ
ータがレジスタ601に設定される。その後、システム
論理回路を動作させることによって、レジスタ601が
関連している回路部分の所定の試験を行うことが可能に
なる。
【0058】又、試験が行われている時に、レジスタ6
01の内容を読み出す場合には、レジスタ601の出力
Q0〜Q7が、実行処理部404を介してJDR504
に出力され、TAPコントローラ509からの制御信号
によってJDR504にラッチされる。そして、SVP
101は、インタフェース回路SCI102を介して、
JDR504のシフト動作を行いながらテスト・データ
出力TDOを読み出すことによって、レジスタ601の
内容を読み出すことができる。
01の内容を読み出す場合には、レジスタ601の出力
Q0〜Q7が、実行処理部404を介してJDR504
に出力され、TAPコントローラ509からの制御信号
によってJDR504にラッチされる。そして、SVP
101は、インタフェース回路SCI102を介して、
JDR504のシフト動作を行いながらテスト・データ
出力TDOを読み出すことによって、レジスタ601の
内容を読み出すことができる。
【0059】次に、JIR503及びJDR504にそ
れぞれコマンド、データを設定する時の状態遷移を、図
7及び図9を用いて説明する。図9は、従来技術で説明
したように、JTAG回路の命令レジスタ507、デー
タ・レジスタにデータを設定する際の状態遷移を示して
おり、テスト・クロックTCKの立ち上り時のテスト・
モード選択入力TMSの状態によって、状態が遷移す
る。TAPコントローラ509が初期化された直後は、
TEST-LOGIC-RESET状態にある。
れぞれコマンド、データを設定する時の状態遷移を、図
7及び図9を用いて説明する。図9は、従来技術で説明
したように、JTAG回路の命令レジスタ507、デー
タ・レジスタにデータを設定する際の状態遷移を示して
おり、テスト・クロックTCKの立ち上り時のテスト・
モード選択入力TMSの状態によって、状態が遷移す
る。TAPコントローラ509が初期化された直後は、
TEST-LOGIC-RESET状態にある。
【0060】図7は、JIR503にコマンドを設定し
た後、JDR504にデータを設定する場合の状態遷移
を示したものである。図7に示す状態遷移は、図9の状
態遷移図を実際に遷移する順に並べたものである。S1
04〜S112は、命令レジスタ507に“JIR S
ET”命令を設定する場合の状態遷移を示したものであ
る。“JIR SET”命令は、データ・レジスタ内の
JIR503を選択して、JIR503をテスト・デー
タ入力TDIとテスト・データ出力TDOの間に接続す
る命令である。先ず、テスト・モード選択入力TMSを
“0”にしてテスト・クロック入力TCKを立ち上げる
ことによって、TEST-LOGIC-RESET状態(S101)から
RUN-TEST/IDLE 状態(S102)に遷移する。この状態
は、テスト実行中の基本状態であり、システム論理の通
常動作の状態から、テスト状態に遷移したことを示して
いる。以下、状態の遷移はテストクロック入力TCKの
立ち上がり時のテスト・モード選択入力TMSの状態で
行われるものとする。
た後、JDR504にデータを設定する場合の状態遷移
を示したものである。図7に示す状態遷移は、図9の状
態遷移図を実際に遷移する順に並べたものである。S1
04〜S112は、命令レジスタ507に“JIR S
ET”命令を設定する場合の状態遷移を示したものであ
る。“JIR SET”命令は、データ・レジスタ内の
JIR503を選択して、JIR503をテスト・デー
タ入力TDIとテスト・データ出力TDOの間に接続す
る命令である。先ず、テスト・モード選択入力TMSを
“0”にしてテスト・クロック入力TCKを立ち上げる
ことによって、TEST-LOGIC-RESET状態(S101)から
RUN-TEST/IDLE 状態(S102)に遷移する。この状態
は、テスト実行中の基本状態であり、システム論理の通
常動作の状態から、テスト状態に遷移したことを示して
いる。以下、状態の遷移はテストクロック入力TCKの
立ち上がり時のテスト・モード選択入力TMSの状態で
行われるものとする。
【0061】RUN-TEST/IDLE 状態(S102)からSELE
CT-DR-SCAN状態(S103)を経て、SELECT-IR-SCAN状
態(S104)に遷移する。この時、命令レジスタ50
7のスキャン・シーケンスが初期化される。
CT-DR-SCAN状態(S103)を経て、SELECT-IR-SCAN状
態(S104)に遷移する。この時、命令レジスタ50
7のスキャン・シーケンスが初期化される。
【0062】CAPTURE-IR状態(S105)に遷移する
と、命令レジスタ507中のシフトレジスタに固定パタ
ーンが取り込まれるが、ここではこの固定パターンは使
用されない。
と、命令レジスタ507中のシフトレジスタに固定パタ
ーンが取り込まれるが、ここではこの固定パターンは使
用されない。
【0063】SHIFT-IR状態(S106)に遷移すると、
命令レジスタ507中のシフトレジスタはテスト・デー
タ入力TDIとテスト・データ出力TDOの間に接続さ
れ、テスト・データ出力TDOの方へデータがシフトさ
れる。命令レジスタ507が8ビットのレジスタである
ので、8回シフトすれば命令レジスタ507に命令が設
定されるが、途中でシフト動作を休止する場合には、EX
IT1-IR状態(S107)を経た後に、PAUSE-IR状態(S
108)に遷移し、シフト動作を休止する必要がない場
合には、所定のシフト動作が終了後、EXIT1-IR状態(S
107)を経た後に、UPDATE-IR 状態(S112)に遷
移することになる。
命令レジスタ507中のシフトレジスタはテスト・デー
タ入力TDIとテスト・データ出力TDOの間に接続さ
れ、テスト・データ出力TDOの方へデータがシフトさ
れる。命令レジスタ507が8ビットのレジスタである
ので、8回シフトすれば命令レジスタ507に命令が設
定されるが、途中でシフト動作を休止する場合には、EX
IT1-IR状態(S107)を経た後に、PAUSE-IR状態(S
108)に遷移し、シフト動作を休止する必要がない場
合には、所定のシフト動作が終了後、EXIT1-IR状態(S
107)を経た後に、UPDATE-IR 状態(S112)に遷
移することになる。
【0064】PAUSE-IR状態(S108)に遷移するの
は、例えばテスト機構内のメモリに新しいパターンをロ
ードする場合などに行われる。休止の状態が終了して、
シフト動作を再開する場合には、EXIT2-IR状態(S10
9)を経た後、再びSHIFT-IR状態(S110)に遷移
し、残りのシフト動作を終了後、EXIT1-IR状態(S11
1)を経た後に、UPDATE-IR 状態(S112)に遷移す
る。
は、例えばテスト機構内のメモリに新しいパターンをロ
ードする場合などに行われる。休止の状態が終了して、
シフト動作を再開する場合には、EXIT2-IR状態(S10
9)を経た後、再びSHIFT-IR状態(S110)に遷移
し、残りのシフト動作を終了後、EXIT1-IR状態(S11
1)を経た後に、UPDATE-IR 状態(S112)に遷移す
る。
【0065】UPDATE-IR 状態(S112)に遷移する
と、上記のシフト動作によって得られた新しい命令が、
命令レジスタ507にロードされ、ラッチされる。ラッ
チされた命令は、並列に出力されてデータ・レジスタ・
セレクタ505に入力される。
と、上記のシフト動作によって得られた新しい命令が、
命令レジスタ507にロードされ、ラッチされる。ラッ
チされた命令は、並列に出力されてデータ・レジスタ・
セレクタ505に入力される。
【0066】以上の動作により、命令レジスタ507に
は“JIR SET”命令が設定され、データ・レジス
タ内のJIR503が選択されて、テスト・データ入力
TDIとテスト・データ出力TDOの間にJIR503
が接続されることになる。
は“JIR SET”命令が設定され、データ・レジス
タ内のJIR503が選択されて、テスト・データ入力
TDIとテスト・データ出力TDOの間にJIR503
が接続されることになる。
【0067】S114〜S122は、選択されたJIR
503にコマンドを設定する場合の状態遷移を示してい
る。S114〜S122は、S104〜S112の命令
レジスタ507に命令を設定する場合とほぼ同じであ
る。異なるのは、テスト・データ入力TDIからデータ
が入力されるのがJIR503である点と、シフト動作
の回数がJIR503のシフトレジスタの段数である点
だけであるので、詳細な説明は省略する。
503にコマンドを設定する場合の状態遷移を示してい
る。S114〜S122は、S104〜S112の命令
レジスタ507に命令を設定する場合とほぼ同じであ
る。異なるのは、テスト・データ入力TDIからデータ
が入力されるのがJIR503である点と、シフト動作
の回数がJIR503のシフトレジスタの段数である点
だけであるので、詳細な説明は省略する。
【0068】UPDATE-DR 状態(S122)に遷移する
と、JIR503内に設定されたコマンドは、コマンド
制御部内のコマンド解析部403に転送され、コマンド
の解析が行われる。コマンドの解析結果が、通常のシス
テム論理回路の状態を読み出すためのコマンドであれ
ば、その状態をデータ・レジスタ内のJDR504に転
送する。また、逆に通常のシステム論理回路に状態を設
定する場合であれば、以下に説明するシフト動作によっ
てJDR504にデータが設定された後に、コマンドが
実行される。
と、JIR503内に設定されたコマンドは、コマンド
制御部内のコマンド解析部403に転送され、コマンド
の解析が行われる。コマンドの解析結果が、通常のシス
テム論理回路の状態を読み出すためのコマンドであれ
ば、その状態をデータ・レジスタ内のJDR504に転
送する。また、逆に通常のシステム論理回路に状態を設
定する場合であれば、以下に説明するシフト動作によっ
てJDR504にデータが設定された後に、コマンドが
実行される。
【0069】S125〜S133は、命令レジスタ50
7に“JDR SET”命令を設定する場合の状態遷移
を示したものである。“JDR SET”命令は、デー
タ・レジスタ内のJDR504を選択して、JDR50
4をテスト・データ入力TDIとテスト・データ出力T
DOの間に接続する命令である。動作は、S104〜S
112で説明した命令レジスタに“JIR SET”を
設定する場合と、設定する命令が異なる点を除いては全
く同じであるので、詳細な説明は省略する。
7に“JDR SET”命令を設定する場合の状態遷移
を示したものである。“JDR SET”命令は、デー
タ・レジスタ内のJDR504を選択して、JDR50
4をテスト・データ入力TDIとテスト・データ出力T
DOの間に接続する命令である。動作は、S104〜S
112で説明した命令レジスタに“JIR SET”を
設定する場合と、設定する命令が異なる点を除いては全
く同じであるので、詳細な説明は省略する。
【0070】UPDATE-IR 状態(S133)に遷移する
と、“JDR SET”命令が、命令レジスタ507に
ロードされ、ラッチされる。ラッチされた命令は、並列
に出力されてデータ・レジスタ・セレクタ505に入力
され、データ・レジスタ内のJDR504が選択され
て、テスト・データ入力TDIとテスト・データ出力T
DOの間にJDR504が接続されることになる。
と、“JDR SET”命令が、命令レジスタ507に
ロードされ、ラッチされる。ラッチされた命令は、並列
に出力されてデータ・レジスタ・セレクタ505に入力
され、データ・レジスタ内のJDR504が選択され
て、テスト・データ入力TDIとテスト・データ出力T
DOの間にJDR504が接続されることになる。
【0071】S135〜S143は、JDR504にシ
フト動作を行うことによってデータを設定するか、或い
はシステム論理回路からJDR504に転送されたデー
タをシフト動作によって読み出す場合の状態遷移を示し
ている。以下に、JDR504にデータを設定して、シ
ステム論理回路内の所定の回路にデータを書き込む場合
の状態遷移について説明する。
フト動作を行うことによってデータを設定するか、或い
はシステム論理回路からJDR504に転送されたデー
タをシフト動作によって読み出す場合の状態遷移を示し
ている。以下に、JDR504にデータを設定して、シ
ステム論理回路内の所定の回路にデータを書き込む場合
の状態遷移について説明する。
【0072】SELECT-DR-SCAN状態(S135)を経て、
CAPTURE-DR状態(S136)に遷移すると、選択された
JDR504に並列にデータがロードされる。しかし、
シフト動作を行ってJDR504にデータを設定する場
合には、このロードする動作は特に意味を持たない。
CAPTURE-DR状態(S136)に遷移すると、選択された
JDR504に並列にデータがロードされる。しかし、
シフト動作を行ってJDR504にデータを設定する場
合には、このロードする動作は特に意味を持たない。
【0073】SHIFT-DR状態(S137)に遷移すると、
JDR504がテスト・データ入力TDIとテスト・デ
ータ出力TDOの間に接続され、テスト・クロック入力
TCKの立ち上がる毎にデータが1個ずつテスト・デー
タ出力TDOの方にシフトされ、JDR504のシフト
レジスタの段数分だけ、シフト動作が繰り返される。
JDR504がテスト・データ入力TDIとテスト・デ
ータ出力TDOの間に接続され、テスト・クロック入力
TCKの立ち上がる毎にデータが1個ずつテスト・デー
タ出力TDOの方にシフトされ、JDR504のシフト
レジスタの段数分だけ、シフト動作が繰り返される。
【0074】シフト動作の途中に、シフト動作を休止す
る必要がある時は、EXIT1-DR状態(S138)を経た
後、PAUSE-DR状態(S139)に遷移してシフト動作を
休止して、その間に他の処理を行う。そして、シフト動
作を再開する場合には、EXIT2-DR状態(S140)を経
て、再びSHIFT-DR状態(S141)へ遷移してシフト動
作を行う。
る必要がある時は、EXIT1-DR状態(S138)を経た
後、PAUSE-DR状態(S139)に遷移してシフト動作を
休止して、その間に他の処理を行う。そして、シフト動
作を再開する場合には、EXIT2-DR状態(S140)を経
て、再びSHIFT-DR状態(S141)へ遷移してシフト動
作を行う。
【0075】シフト動作が終了後、EXIT1-DR状態(S1
42)を経て、UPDATE-DR 状態(S143)に遷移す
る。UPDATE-DR 状態に遷移すると、JDR504にシフ
トされたデータが、コマンド制御部内の実行処理部40
4へ転送される。コマンド制御部内ではコマンドの解析
結果に従って、JDR504から転送されたデータをシ
ステム論理回路内の所定の回路にデータが書き込まれる
という処理が行われる。
42)を経て、UPDATE-DR 状態(S143)に遷移す
る。UPDATE-DR 状態に遷移すると、JDR504にシフ
トされたデータが、コマンド制御部内の実行処理部40
4へ転送される。コマンド制御部内ではコマンドの解析
結果に従って、JDR504から転送されたデータをシ
ステム論理回路内の所定の回路にデータが書き込まれる
という処理が行われる。
【0076】次に、JDR504にシステム論理回路内
の状態を転送し、転送されたデータを読み出す場合につ
いて説明する。SELECT-DR-SCAN状態(S135)を経
て、CAPTURE-DR状態(S136)に遷移すると、選択さ
れたJDR504に並列にデータがロードされる。この
時、ロードされるデータは、コマンドで指定されたシス
テム論理回路内のレジスタ等の回路の信号状態である。
の状態を転送し、転送されたデータを読み出す場合につ
いて説明する。SELECT-DR-SCAN状態(S135)を経
て、CAPTURE-DR状態(S136)に遷移すると、選択さ
れたJDR504に並列にデータがロードされる。この
時、ロードされるデータは、コマンドで指定されたシス
テム論理回路内のレジスタ等の回路の信号状態である。
【0077】SHIFT-DR状態(S137)に遷移すると、
JDR504がテスト・データ入力TDIとテスト・デ
ータ出力TDOの間に接続され、テスト・クロック入力
TCKの立ち上がる毎にデータが1個ずつテスト・デー
タ出力TDOの方にシフトされ、JDR504のシフト
レジスタの段数分だけ、シフト動作が繰り返される。従
って、シフトする毎にテスト・データ出力TDOを読み
出せば、システム論理回路内の状態を知ることが可能で
ある。以後の状態遷移S138〜S143は、JDR5
04にシフト動作を行うことによってデータを設定する
場合と同じであるので、説明は省略する。
JDR504がテスト・データ入力TDIとテスト・デ
ータ出力TDOの間に接続され、テスト・クロック入力
TCKの立ち上がる毎にデータが1個ずつテスト・デー
タ出力TDOの方にシフトされ、JDR504のシフト
レジスタの段数分だけ、シフト動作が繰り返される。従
って、シフトする毎にテスト・データ出力TDOを読み
出せば、システム論理回路内の状態を知ることが可能で
ある。以後の状態遷移S138〜S143は、JDR5
04にシフト動作を行うことによってデータを設定する
場合と同じであるので、説明は省略する。
【0078】一連の処理が終了すれば、SELECT-DR-SCAN
状態(S145)、及びSELECT-IR-SCAN状態(S14
6)を経て、TEST-LOGIC-RESET状態(S147)に遷移
し、システム論理の通常動作が可能になる。
状態(S145)、及びSELECT-IR-SCAN状態(S14
6)を経て、TEST-LOGIC-RESET状態(S147)に遷移
し、システム論理の通常動作が可能になる。
【0079】以上説明したように、JTAG回路を使用
して、試験状態にあるシステム論理回路内のレジスタ等
の回路にデータを設定したり、或いはシステム論理回路
内のレジスタ等の回路からデータを読み出すことが可能
になるが、試験状態中に限る訳ではなく、通常動作状態
中でもJTAG回路を使用して、上述した処理を行うこ
とも可能であることは言うまでもない。
して、試験状態にあるシステム論理回路内のレジスタ等
の回路にデータを設定したり、或いはシステム論理回路
内のレジスタ等の回路からデータを読み出すことが可能
になるが、試験状態中に限る訳ではなく、通常動作状態
中でもJTAG回路を使用して、上述した処理を行うこ
とも可能であることは言うまでもない。
【0080】また、システム論理回路を制御するコマン
ドを格納するJIR503、及びシステム論理回路を制
御するデータを格納するJDR504は、何ビットのシ
フトレジスタ、ラッチ回路であっても良いことも言うま
でもない。
ドを格納するJIR503、及びシステム論理回路を制
御するデータを格納するJDR504は、何ビットのシ
フトレジスタ、ラッチ回路であっても良いことも言うま
でもない。
【0081】更に、データを必要としないコマンドの場
合には、JIR503のみの実行も可能である。
合には、JIR503のみの実行も可能である。
【0082】
【発明の効果】本発明によれば、SCIと本体装置内の
各基板との接続が、それぞれ5本のTAP信号のみで可
能となり、配線本数が大幅に削減された。
各基板との接続が、それぞれ5本のTAP信号のみで可
能となり、配線本数が大幅に削減された。
【0083】また、従来SCI内に必要であったJTA
G回路を制御するためのJTAGスキャン用インタフェ
ース、コマンドを発行するためのコマンド用インタフェ
ースの内、コマンド用インタフェースを削除することが
でき、SCIの回路規模を大幅に削減することが可能に
なった。
G回路を制御するためのJTAGスキャン用インタフェ
ース、コマンドを発行するためのコマンド用インタフェ
ースの内、コマンド用インタフェースを削除することが
でき、SCIの回路規模を大幅に削減することが可能に
なった。
【図1】本発明の原理を示すブロック図(その1)
【図2】本発明の原理を示すブロック図(その2)
【図3】本発明の原理を示すブロック図(その3)
【図4】各基板でのLSIの接続を示す図
【図5】本発明のJTAG回路の一実施例
【図6】システム論理回路内の試験箇所の一例を示す図
【図7】JIR、JDRにそれぞれコマンド、データを
設定する時の状態遷移を示す図
設定する時の状態遷移を示す図
【図8】従来のJTAG回路の構成を示す図
【図9】テスト論理の状態遷移を示す図
【図10】従来の本体装置を検査する際の全体構成を示
す図
す図
201 バウンダリ・スキャン・レジスタ 202 バイパス・レジスタ 203 JTAG命令格納手段 204 JTAGデータ格納手段 205 データ・レジスタ選択手段 206 切替手段1 207 命令レジスタ 208 切替手段2 209 TAPコントローラ 301 コマンド解析手段 302 実行処理手段 303 システム論理回路内レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原 一広 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 審査官 尾崎 淳史 (56)参考文献 特開 平5−164826(JP,A) 特開 平4−211842(JP,A) (58)調査した分野(Int.Cl.7,DB名) G01R 31/28 G06F 11/22 330
Claims (10)
- 【請求項1】 通常動作を行うシステム論理回路と試験
を行う試験回路と該試験回路によって試験される試験論
理回路とを備える回路装置であって、 前記試験回路は、 前記システム論理回路を制御するためのコマンドまたは
前記試験回路自体を制御するコマンドを格納する命令格
納手段と、 前記システム論理回路内に設定されるデータまたは前記
試験論理回路内に設定されるデータを格納するデータ格
納手段と、 を少なくとも有し、 前記命令格納手段とデータ格納手段を制御するコントロ
ーラと、 前記命令格納手段に格納されたコマンドを解析するコマ
ンド解析手段と、 前記コマンド解析手段の解析結果に応じて、前記データ
格納手段に格納されたデータを前記システム論理回路内
あるいは試験論理回路内に設定する実行処理手段と を備
えたことを特徴とする回路装置。 - 【請求項2】 通常動作を行うシステム論理回路と試験
を行う試験回路と該試験回路によって試験される試験論
理回路とを備える回路装置を含むシステムであって、 前記試験回路は、 前記システム論理回路を制御するためのコマンドまたは
前記拭験回路自体を制御するコマンドを格納する命令格
納手段と、 前記システム論理回路内に設定されるデータまたは前記
試験論理回路内に設定されるデータを格納するデータ格
納手段と、 を少なくとも有し、 前記命令格納手段とデータ格納手段を制御するコントロ
ーラと、 前記命令格納手段に格納されたコマンドを解析するコマ
ンド解析手段と、 前記コマンド解析手段の解析結果に応じて、前記データ
格納手段に格納されたデータを前紀システム論理回路内
あるいは試験論理回路内に設定する実行処理手段とを含
み、 前記システムは、 複数の前記回路装置と、 を有することを特徴とするシステム論理回路と試験回路
回路を有する回路装置 を備えたシステム。 - 【請求項3】 前記命令格納手段は、コマンドをシフト
してラッチすること、 を特徴とする請求項1に記載の装置、又は請求項2に記
載のシステム。 - 【請求項4】 前記命令格納手段から前記コマンド解析
手段へのコマンドの転送は、前記コントローラ内のテス
ト論理の状態遷移が、コマンドの更新状態へ遷移した時
に行われること、 を特徴とする請求項1に記載の装置、又は請求項2に記
載のシステム。 - 【請求項5】 前記実行処理手段は、前記システム論理
回路内レジスタから前記データ格納手段へデータを転送
すること、 を特徴とする請求項1に記載の装置、又は請求項2に記
載のシステム。 - 【請求項6】 前記データ格納手段は、前記システム論
理回路内レジスタからデータが転送される際は、転送後
にラッチしてシフトすること、 を特徴とする請求項5に記載のシステム。 - 【請求項7】 前記システム論理回路内レジスタから前
記データ格納手段へのデータの転送は、前記コントロー
ラ内のテスト論理の状態遷移が、データの更新状態へ遷
移した時に行われること、 を特徴とする請求項5に記載のシステム。 - 【請求項8】 前記実行処理手段は、前記データ格納手
段から前記システム論理回路内レジスタへデータを転送
すること、 を特徴とする請求項1に記載の装置、又は請求項2に記
載のシステム。 - 【請求項9】 前記データ格納手段は、前記システム論
理回路内レジスタへデータを転送する際は、シフトして
ラッチした後に転送を行うこと、 を特徴とする請求項8に記載のシステム。 - 【請求項10】前記データ格納手段から前記システム論
理回路内レジスタへのデータの転送は、前記コントロー
ラ内のテスト論理の状態遷移が、データの更新状態へ遷
移した時に行われること、 を特徴とする請求項8に記載のシステム。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04670694A JP3333036B2 (ja) | 1994-03-17 | 1994-03-17 | 試験装置、試験装置を備えたシステムおよび試験方法 |
EP95103342A EP0672910B1 (en) | 1994-03-17 | 1995-03-08 | System testing device and method using a JTAG circuit |
DE69530949T DE69530949T2 (de) | 1994-03-17 | 1995-03-08 | Vorrichtung und Verfahren zum Testen eines Systems unter Verwendung eines JTAG-Schaltkreises |
US08/902,950 US5781560A (en) | 1994-03-17 | 1997-07-30 | System testing device and method using JTAG circuit for testing high-package density printed circuit boards |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04670694A JP3333036B2 (ja) | 1994-03-17 | 1994-03-17 | 試験装置、試験装置を備えたシステムおよび試験方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07260883A JPH07260883A (ja) | 1995-10-13 |
JP3333036B2 true JP3333036B2 (ja) | 2002-10-07 |
Family
ID=12754814
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04670694A Expired - Fee Related JP3333036B2 (ja) | 1994-03-17 | 1994-03-17 | 試験装置、試験装置を備えたシステムおよび試験方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5781560A (ja) |
EP (1) | EP0672910B1 (ja) |
JP (1) | JP3333036B2 (ja) |
DE (1) | DE69530949T2 (ja) |
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KR100715492B1 (ko) * | 2006-06-05 | 2007-05-07 | (주)엠씨티코리아 | 극미세 피치를 갖는 프로브유니트 및 이를 이용한프로브장치 |
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-
1994
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