JP4805134B2 - 集積回路の内部ラッチをスキャンする方法及び装置並びに集積回路 - Google Patents
集積回路の内部ラッチをスキャンする方法及び装置並びに集積回路 Download PDFInfo
- Publication number
- JP4805134B2 JP4805134B2 JP2006354957A JP2006354957A JP4805134B2 JP 4805134 B2 JP4805134 B2 JP 4805134B2 JP 2006354957 A JP2006354957 A JP 2006354957A JP 2006354957 A JP2006354957 A JP 2006354957A JP 4805134 B2 JP4805134 B2 JP 4805134B2
- Authority
- JP
- Japan
- Prior art keywords
- serial interface
- scan
- integrated circuit
- register
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンと、
第二のシリアルインタフェースを介して設定されるループ選択レジスタと、
前記第一のシリアルインタフェースを介して設定される命令レジスタと、
前記ループ選択レジスタ内の値と前記命令レジスタ内の命令コードとに基づいて前記複数のスキャンチェーン中の一つのスキャンチェーンを選択し、該選択されたスキャンチェーンに対して前記第一のシリアルインタフェースを介してのデータのシフトイン及びシフトアウトを実行する回路と、
を具備し、前記スキャン方法は、
前記第二のシリアルインタフェースを介して前記ループ選択レジスタに値を設定するステップと、
前記第一のシリアルインタフェースを介して前記命令レジスタに命令コードを設定するステップと、
を具備するスキャン方法。
各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンと、
第二のシリアルインタフェースを介して設定されるループ選択レジスタと、
前記第一のシリアルインタフェースを介して設定される命令レジスタと、
前記ループ選択レジスタ内の値と前記命令レジスタ内の命令コードとに基づいて前記複数のスキャンチェーン中の一つのスキャンチェーンを選択し、該選択されたスキャンチェーンに対して前記第一のシリアルインタフェースを介してのデータのシフトイン及びシフトアウトを実行する回路と、
を具備し、前記スキャン装置は、
前記第二のシリアルインタフェースを介して前記ループ選択レジスタに値を設定する手段と、
前記第一のシリアルインタフェースを介して前記命令レジスタに命令コードを設定する手段と、
を具備するスキャン装置。
各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンと、
前記第一のシリアルインタフェースを介して設定される命令レジスタと、
第二のシリアルインタフェースを介して設定されるループ選択レジスタと、
前記ループ選択レジスタ内の値と前記命令レジスタ内の命令コードとに基づいて前記複数のスキャンチェーン中の一つのスキャンチェーンを選択し、該選択されたスキャンチェーンに対して前記第一のシリアルインタフェースを介してのデータのシフトイン及びシフトアウトを実行する回路と、
を具備する集積回路。
20、20A SCI(System Console Interface)
21 JCMR(JTAG CoMmand Register)
22 JCR(JTAG chip Command Register)
23 SCDR(JTAG Sense/Control Data Register)
24 LOOP(JTAG LOOP register)
25 JTAG制御回路
26 TDR(Test Data Register)
32 ICMR(I2C CoMmand Register)
34 ISCR(I2C Slave add Command Register)
36 IDR(I2C Data Register)
38 I2C制御回路
40、40A 本体装置
50、50A ASIC(Application Specific Integrated Circuit)
52 TAPコントローラ
54 IR(Instruction Register)
56 ラッチ
60 I2C回路
62 ループ選択回路
64 ループ選択レジスタ
65 セレクタ
66 コマンド(CMD)レジスタ
67 データ(DATA)レジスタ
70 AND回路
72A、72B、72N スキャンチェーン
74 OR回路
76 デコーダ
Claims (6)
- 第一のシリアルインタフェースと、各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンとを備える集積回路の内部ラッチをスキャン装置によりスキャンするスキャン方法であって、
前記集積回路内に設けられ、前記複数のスキャンチェーンのいずれかを選択するために用いる情報を保持するループ選択レジスタに、第二のシリアルインタフェースを介して値を設定するステップと、
前記集積回路内に設けられ、前記第一のシリアルインタフェースを介したスキャン動作の制御を行う命令を格納する命令レジスタに、前記第一のシリアルインタフェースを介し命令コードを設定するステップと、
前記集積回路内に設けられ、前記第一のシリアルインタフェースを介してのデータのシフトイン及びシフトアウトを実行する回路に、前記ループ選択レジスタ内の値と前記命令レジスタ内の命令コードとに基づいて前記複数のスキャンチェーン中の一つのスキャンチェーンを選択させ、該選択されたスキャンチェーンに対して前記第一のシリアルインタフェースを介してのデータのシフトイン及びシフトアウトを実行させるステップと、
を具備するスキャン方法。 - JTAGポートを第一のシリアルインタフェースとして備える集積回路の内部ラッチをスキャンするスキャン装置であって、前記集積回路が、
各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンと、
第二のシリアルインタフェースを介して設定されるループ選択レジスタと、
前記第一のシリアルインタフェースを介して設定される命令レジスタと、
前記ループ選択レジスタ内の値と前記命令レジスタ内の命令コードとに基づいて前記複数のスキャンチェーン中の一つのスキャンチェーンを選択し、該選択されたスキャンチェーンに対して前記第一のシリアルインタフェースを介してのデータのシフトイン及びシフトアウトを実行する回路と、
を具備し、前記スキャン装置は、
前記第二のシリアルインタフェースを介して前記ループ選択レジスタに値を設定する手段と、
前記第一のシリアルインタフェースを介して前記命令レジスタに命令コードを設定する手段と、
を具備するスキャン装置。 - 前記複数のスキャンチェーンの各々は、同一種類のクロックによって駆動されるラッチを接続したものである、請求項2に記載のスキャン装置。
- 前記第二のシリアルインタフェースは、I2Cバスである、請求項2に記載のスキャン装置。
- JTAGポートを第一のシリアルインタフェースとして備える集積回路であって、
各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンと、
前記第一のシリアルインタフェースを介して設定される命令レジスタと、
第二のシリアルインタフェースを介して設定されるループ選択レジスタと、
前記ループ選択レジスタ内の値と前記命令レジスタ内の命令コードとに基づいて前記複数のスキャンチェーン中の一つのスキャンチェーンを選択し、該選択されたスキャンチェーンに対して前記第一のシリアルインタフェースを介してのデータのシフトイン及びシフトアウトを実行する回路と、
を具備する集積回路。 - 前記複数のスキャンチェーンの各々は、同一種類のクロックによって駆動されるラッチを接続したものである、請求項5に記載の集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006354957A JP4805134B2 (ja) | 2006-12-28 | 2006-12-28 | 集積回路の内部ラッチをスキャンする方法及び装置並びに集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006354957A JP4805134B2 (ja) | 2006-12-28 | 2006-12-28 | 集積回路の内部ラッチをスキャンする方法及び装置並びに集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008164470A JP2008164470A (ja) | 2008-07-17 |
JP4805134B2 true JP4805134B2 (ja) | 2011-11-02 |
Family
ID=39694172
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006354957A Expired - Fee Related JP4805134B2 (ja) | 2006-12-28 | 2006-12-28 | 集積回路の内部ラッチをスキャンする方法及び装置並びに集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4805134B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8533545B2 (en) * | 2009-03-04 | 2013-09-10 | Alcatel Lucent | Method and apparatus for system testing using multiple instruction types |
US8694844B2 (en) | 2010-07-29 | 2014-04-08 | Texas Instruments Incorporated | AT speed TAP with dual port router and command circuit |
CN103097902B (zh) * | 2010-07-29 | 2015-12-09 | 德克萨斯仪器股份有限公司 | 改进全速测试访问端口操作 |
WO2012016151A2 (en) * | 2010-07-29 | 2012-02-02 | Texas Instruments Incorporated | Improving at-speed test access port operations |
JP6115042B2 (ja) * | 2012-08-27 | 2017-04-19 | 富士通株式会社 | 情報処理装置、テストデータ作成装置、テストデータ作成方法、およびプログラム |
KR102066661B1 (ko) * | 2013-09-02 | 2020-01-15 | 삼성전자 주식회사 | 스캔-체인으로 연결된 플립-플롭들의 값들을 jtag 인터페이스를 이용하여 재구성할 수 있는 집적 회로, 이의 동작 방법, 및 상기 집적 회로를 포함하는 장치들 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63148179A (ja) * | 1986-12-10 | 1988-06-21 | Nec Corp | スキヤン・パス回路 |
JP2627464B2 (ja) * | 1990-03-29 | 1997-07-09 | 三菱電機株式会社 | 集積回路装置 |
JP2901156B2 (ja) * | 1990-08-31 | 1999-06-07 | 三菱電機株式会社 | 半導体集積回路装置 |
JPH0763821A (ja) * | 1993-06-30 | 1995-03-10 | Kawasaki Steel Corp | テスト回路 |
US7426348B2 (en) * | 2003-01-15 | 2008-09-16 | Avago Technologies Fiber Ip Pte Ltd | Calibrating an optical transceiver via adaptive testing |
-
2006
- 2006-12-28 JP JP2006354957A patent/JP4805134B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008164470A (ja) | 2008-07-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7653845B2 (en) | Test algorithm selection in memory built-in self test controller | |
US7047467B1 (en) | Structure and method for verifying data in a non-JTAG device from a JTAG device with microcontroller | |
US6861866B2 (en) | System on chip (SOC) and method of testing and/or debugging the system on chip | |
US5781560A (en) | System testing device and method using JTAG circuit for testing high-package density printed circuit boards | |
US5768289A (en) | Dynamically controlling the number of boundary-scan cells in a boundary-scan path | |
JPH06201797A (ja) | 万能境界走査センサ/駆動器集積回路 | |
JP4701244B2 (ja) | マイクロコンピュータ及びそのテスト方法 | |
US20080010569A1 (en) | Device testing architecture, method, and system | |
JP4805134B2 (ja) | 集積回路の内部ラッチをスキャンする方法及び装置並びに集積回路 | |
JP3287539B2 (ja) | テスト機構を有する処理システム | |
US8185338B2 (en) | Low pin interface testing module | |
US11307251B1 (en) | Circuit and testing circuit thereof | |
JPH1183956A (ja) | 集積回路 | |
US7447962B2 (en) | JTAG interface using existing I/O bus | |
KR19980064249A (ko) | Jtag 명령 디코드 테스트 레지스터 및 그 테스트 방법 | |
US7284174B2 (en) | Enhanced JTAG interface | |
US7174492B1 (en) | AC coupled line testing using boundary scan test methodology | |
JP5022110B2 (ja) | 半導体集積回路 | |
JP4549701B2 (ja) | 半導体回路装置及び半導体回路に関するスキャンテスト方法 | |
US20180067163A1 (en) | Integrated electronic device having a test architecture, and test method thereof | |
US6381720B1 (en) | Test circuit and method for system logic | |
EP2141597B1 (en) | Semiconductor integrated circuit | |
KR20030027989A (ko) | 칩 테스트 장치 | |
US20050289421A1 (en) | Semiconductor chip | |
KR100769041B1 (ko) | 테스트를 위한 집적회로 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090907 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110510 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110517 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110712 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110802 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110810 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140819 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |