JPH06213972A - バウンダリースキャンセル回路，バウンダリースキャンテスト回路及びその使用方法 - Google Patents

Abstract

(57)【要約】 【目的】 バウンダリースキャンテスト回路を使用した
０／１縮退故障テストにおいて、テスト時間を短縮す
る。 【構成】 入力用バウンダリースキャンセル回路１００
ａでは、第３セレクタ１１１により、制御信号Ｓcbに応
じ、論理論理入力端子１０１からの信号と演算器１１２
で生成された排他的論理和とのいずれかを選択して出力
し、第１フリップフロップ１０４により、この出力をラ
ッチする。演算器１１２で、第１フリップフロップ１０
４の出力と論理入力端子１０１からの信号との排他的論
理和を演算する。スキャン出力端子１０８から排他的論
理和信号をスキャンアウトする。これにより、テスト結
果をスキャンアウトするシフト動作数が低減され、テス
ト時間が短縮される。出力用回路では、テストデータの
反転論理を自動的に生成することで、反転論理のスキャ
ンインを省略し、テスト時間を短縮する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路の入出力ピン
に対応して設けられるバウンダリースキャンセル回路，
複数の集積回路の入出力ピン間に接続される被テスト配
線の接続状態をテストするためのバウンダリースキャン
テスト回路及びバウンダリースキャンテスト方法に関す
るものである。

【０００２】

【従来の技術】近年、ボード（プリント基板等）上のテ
スト容易化設計の手法として、バウンダリースキャンテ
ストが重要な手法として開発されており、ＩＥＥＥ１１
４９．１によりそのアクセス方法の標準化が図られてい
る。以下、ＩＥＥＥ１１４９．１に準拠したバウンダリ
ースキャンセル回路の構成とこのバウンダリースキャン
セル回路を用いてボード上の部品間の配線テストを行う
ためのバウンダリースキャンテスト回路の構成につい
て、図１３〜図１６に基づき説明する。

【０００３】図１３は、バウンダリースキャンセル回路
を使用したバウンダリースキャンテスト回路２００の構
成を示す。プリント基板上には複数の集積回路２１０，
２２０，２３０，…が配設されており、各集積回路２１
０，２２０，２３０内には、内部論理２１２，２２２，
２３２，…と、集積回路内の機器の動作を制御するため
のＴＡＰコントローラ（図示せず）と、各集積回路２１
０，２２０，２３０間で信号を授受するための多数の接
続端子２１５，２２５，２３５と、この接続端子２１５
（２２５，２３５）と内部論理２１２（２２２，２３
２）との間に介設された接続端子数と同数のバウンダリ
ースキャンセル回路１００，…とが主要機器として配設
されている。そして、このバウンダリースキャンテスト
回路２００では、各集積回路２１０，２２０，２３０の
各接続端子２１５，２２５，２３５間に、信号線である
被テスト配線Ｗtsが取り付けられており、各バウンダリ
ースキャンセル回路１００の信号状態によって、当該接
続端子に接続される被テスト配線Ｗtsの断線等をテスト
するようになされている。また、同一集積回路内及び各
集積回路の各バウンダリースキャンセル回路１００は直
列に接続され、すべての集積回路間に跨ってスキャン信
号Ｓscanが流れるスキャンパス１５０が構成されてい
る。すなわち、被テスト配線Ｗtsの縮退故障テストの
際、このスキャンパス１５０を介して、テスト用の論理
信号（テストデータ）を各バウンダリースキャンセル回
路に入力し（以下、スキャンインという）、あるいは被
テスト配線を経てバウンダリースキャンセル回路に入力
される論理信号（テスト結果）をスキャンパスを介して
出力する（以下、スキャンアウトという）ようになされ
ている。なお、図中、ＴDOは集積回路２１０，２２０か
ら出力されるスキャン信号Ｓscanを出力するためのスキ
ャン出力端子、ＴDIはスキャン信号Ｓcan を入力するた
めのスキャン入力端子、ＴCKはクロック信号の入力端
子、ＴMSはテストモード選択信号の入力端子、ＴRST は
リセット信号の入力端子である。

【０００４】次に、図１４は、ＩＥＥＥ１１４９．１に
準拠した従来のバウンダリースキャンセル回路１００の
構成を示す。同図に示すように、バウンダリースキャン
セル回路１００には、それぞれ制御信号Ｓca，Ｓccによ
り２つの入力のうちの一方を選択して出力する第１，第
２セレクタ１０２，１０３と、それぞれクロック信号Ｓ
cd，Ｓceに同期して作動する２つの第１，第２フリップ
フロップ１０４，１０５と、駆動能力の等しい論理値１
／０を出力するバッファ１０７とが配設されている。ま
た、バウンダリースキャンセル回路１００の外部からの
論理信号を受ける論理出力端子１０１と、スキャンパス
１５０からのスキャン信号Ｓscanを受けるスキャン入力
端子１０６と、それぞれ信号Ｓca，Ｓcc，Ｓcd，Ｓceが
入力される制御端子１１０ａ，１１０ｃ，１１０ｄ，１
１０ｅと、スキャンパス１５０にスキャン信号Ｓscanを
出力するためのスキャン出力端子１０８と、バウンダリ
ースキャンセル回路１００の外部に論理信号を出力する
論理出力端子１０９とを備えている。

【０００５】上記第１セレクタ１０２の一方の入力は論
理入力端子１０１からの論理信号Ｓlgであり、他方の入
力はスキャン入力端子１０６からのスキャン信号Ｓscan
である。また、第１セレクタ１０２の出力は第１フリッ
プフロップ１０４に入力され、第１フリップフロップ１
０４の出力は第２フリップフロップ１０５に入力され
る。一方、上記第２セレクタ１０３の一方の入力は論理
入力端子１０１からの論理信号Ｓlgであり、他方の入力
は第２フリップフロップ１０５の出力である。さらに、
第２セレクタ１０３の出力はバッファ１０７に入力さ
れ、バッファ１０７の出力は論理出力端子１０９を介し
てバウンダリースキャンセル回路１００の外部に出力さ
れる。なお、バウンダリースキャンセル回路１００は入
力側に配置される場合と出力側に配置される場合とがあ
るが、基本的はいずれも同様の構成となっている。

【０００６】次に、図１５は、上記集積回路２１０のバ
ウンダリースキャンセル回路１００を出力用とし、集積
回路２２０のバウンダリースキャンセル回路１００を入
力用とした場合の接続状態を示す。同図に示すように、
集積回路２１０において、バウンダリースキャンセル回
路１００の論理入力端子１０１は内部論理２１２に接続
され、論理出力端子１０９は集積回路２１０の接続端子
２１５（出力ピン）に接続されている。また、集積回路
２２０においては、バウンダリースキャンセル回路１０
０の論理入力端子１０１が集積回路２２０の接続端子２
２５（入力ピン）に接続され、論理出力端子１０９が内
部論理２２２に接続されている。

【０００７】上記集積回路２１０のバウンダリースキャ
ンセル回路１００において、第１セレクタ１０２が制御
信号Ｓcaに応じてスキャン信号Ｓscanを選択する場合に
は、第１集積回路２１０内の各バウンダリースキャンセ
ル回路１００の第１フリップフロップ１０４はすべてシ
リアルに接続された状態となり、図１３に示すスキャン
出力端子ＴDOからスキャン信号Ｓscanが出力され、順次
各集積回路２１０，２２０，…にスキャン入力端子１０
６を介して入力されスキャン出力端子１０８を介して出
力される。

【０００８】以上のように構成されたバウンダリースキ
ャンテスト回路２００を使用して、配線Ｗtsの０縮退故
障テストを行う際の動作について説明する。

【０００９】予め、ＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ命令
により、集積回路２１０のバウンダリースキャンセル回
路１００の第２フリップフロップ１０５に論理値“１”
を記憶させておく。次にＥＸＴＥＳＴ命令を実行するこ
とにより制御信号Ｓccが「１」になり出力ピンである接
続端子２１５から論理値“１”が出力される。図１６
は、ＩＥＥＥ１１４９．１で規定されたＴＡＰコントロ
ーラの状態遷移図である。同図において、ＴＡＰコント
ローラがＣaptureーＤＲ状態の時に制御信号Ｓcaが
“０”となり、集積回路２２０の入力用バウンダリース
キャンセル回路１００の第１フリップフロップ１０４に
配線Ｗtsを通ってきたテスト結果の論理値がラッチされ
る。次に、ＴＡＰコントローラがＳhiftーＤＲ状態時に
制御信号Ｓcaが“１”となりスキャンパス１５０が連通
状態になると同時に、第１フリップフロップ１０４にラ
ッチされている論理値がスキャンアウトされる。スキャ
ンアウトされた全てのシリアルデータのうち上記テスト
結果の論理値列を入力したテストデータ（論理値
“１”）と比較することにより配線Ｗtsの０縮退故障を
検出することができる。同様に“１”縮退故障をテスト
するには、論理値“０”を出力用バウンダリースキャン
セル回路１００から出力し、入力用バウンダリースキャ
ンセル回路１００に入力されるテスト結果をスキャンパ
ス１５０にスキャンアウトする。

【００１０】すなわち、被テスト配線Ｗtsを経て入力用
バウンダリースキャンセル回路１００に入力される論理
値が出力用バウンダリースキャンセル回路１００から出
力された論理値そのものであれば、被テスト配線Ｗtsの
接続状態は良好である。一方、論理値“１”を出力した
のに論理値“０”が入力された場合には０縮退故障とな
り、論理値“０”を出力したのに論理値“１”が入力さ
れた場合には１縮退故障となる。

【００１１】

【発明が解決しようとする課題】ところで、一般的に配
線の０／１縮退故障をテストするため際には、ある論理
値列からなるテストデータと、その反転論理値からなる
テストデータが必要である。すなわち、最初に“０”，
“０”，“０”，“１”，…というテストデータを出力
用バウンダリースキャンセル回路から被テスト配線に入
力させる場合、次に、“１”，“１”，“１”，
“０”，…というテストデータを出力用バウンダリース
キャンセル回路に入力する必要がある。また、入力用バ
ウンダリースキャンセル回路では、各被テスト配線を経
た論理信号を受けて、テストデータに対するテスト結果
とその反転論理に対するテスト結果とをスキャンパスに
出力する必要がある。したがって、集積回路間の被テス
ト配線の合計数がＮのとき、０／１縮退故障をテストす
るためには、合計４Ｎサイクルのシフト動作が必要とな
り、入出力ピン数つまり被テスト配線数の増加に従い飛
躍的にテスト時間が増加していくという問題があった。

【００１２】一方、例えば米国特許公報ＵＳＰ5084874
号に開示されるごとく、バウンダリースキャンセル回路
の構成として、入力論理，入力スキャン信号等のうちい
ずれかの信号を選択するマルチプレクサと、このマルチ
プレクサから入力される信号を一定時間の間保持する２
つのフリップフロップとを直列に接続し、後方のフリッ
プフロップの反転出力をマルチプレクサにフィードバッ
クするようにしたものがある。しかし、同公報に開示さ
れるものでは、論理出力端子への信号が常にマルチプレ
クサと２つのフリップフロップを介して出力されるよう
に構成されているので、反転論理を論理出力端子に出力
する際にキャプチャーサイクルが必要となる。このため
マルチプレクサの制御が入力用と出力用のバウンダリー
スキャンセルで異なるので、テスト回路が複雑になり、
かつ、このような構成では、テスト時間の短縮を図るこ
とが困難であるという問題があった。

【００１３】本発明は、上記問題に鑑みなされたもので
あって、出力用バウンダリースキャンセル回路ではテス
トデータの反転論理を内部で生成する手段を講ずること
により初期のテストデータの反転論理をスキャンインす
るサイクルを省略し、入力用バウンダリースキャンセル
回路では、テスト結果である論理出力と前回の論理出力
との排他的論理和を生成する手段を設けることにより、
テストデータに対するテスト結果をスキャンアウトする
サイクル数を低減し、もって、テスト時間の短縮を図る
ことにある。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明の講じた手段は、図１１に示すよう
に、バウンダリースキャンセル回路として、外部から入
力される論理信号を受ける論理入力端子と、外部から入
力されるスキャン信号を受けるスキャン入力端子と、外
部にスキャン信号を出力するためのスキャン出力端子
と、上記論理入力端子を介して入力される論理信号を入
力とし、論理信号を一定時間の間記憶して出力する入力
論理記憶手段と、上記入力論理記憶手段から出力される
一定時間前の論理信号と上記論理入力端子を介して入力
される今回の論理信号とを入力とし、前回の論理信号と
今回の論理信号との排他的論理和を生成する排他的論理
和生成手段と、上記スキャン入力端子を介して入力され
るスキャン信号及び排他的論理和生成手段で生成される
排他的論理和信号を入力とし、制御信号に応じて、入力
スキャン信号と排他的論理和とを選択して上記スキャン
出力端子を介して外部に出力するスキャン選択手段とを
設ける構成としたものである。

【００１５】請求項２の発明の講じた手段は、上記請求
項１の発明において、上記論理入力端子からの論理信号
及びスキャン入力端子からのスキャン信号を入力とし、
制御信号に応じて、論理信号とスキャン信号とのいずれ
かを選択して上記排他的論理和生成手段に出力する入力
選択手段を設ける。そして、上記スキャン選択手段を、
入力側が上記入力選択手段の出力側と排他的論理和生成
手段の出力側に接続し、上記入力論理記憶手段を、入力
側がスキャン選択手段の出力側に接続され出力側が上記
スキャン出力端子に接続されて、クロック信号に応じ、
入力論理信号又は排他的論理和信号を出力する入力論理
保持用フリップフロップで構成する。さらに、上記スキ
ャン出力端子を、上記入力保持用フリップフロップの非
反転出力端子に接続するように構成したものである。

【００１６】請求項３の発明の講じた手段は、図１２に
示すように、バウンダリースキャンセル回路として、論
理信号を出力する論理出力端子と、外部から入力される
スキャン信号を受けるスキャン入力端子と、外部にスキ
ャン信号を出力するためのスキャン出力端子と、上記ス
キャン入力端子を介して入力されるスキャン信号を一定
時間の間記憶した後出力する入力スキャン記憶手段と、
該入力スキャン記憶手段の出力を入力とし、入力スキャ
ン信号の反転信号を生成する反転信号生成手段と、入力
側が上記スキャン入力端子及び反転信号生成手段に接続
され出力側が上記入力スキャン記憶手段に接続されて、
制御信号に応じて、入力スキャン信号とその反転信号と
を交互に選択して出力する入力選択手段と、上記入力選
択手段で選択された入力スキャン信号とその反転信号と
の交互信号を一定時間保持した後論理出力端子を介して
外部に出力する交互信号出力手段とを設ける。そして、
上記スキャン出力端子を、上記スキャン入力端子と入力
選択手段との間の信号線に接続するように構成したもの
である。

【００１７】請求項４の発明の講じた手段は、上記請求
項３の発明において、上記入力スキャン記憶手段，反転
信号生成手段及び交互信号出力手段を、クロック信号に
応じて、入力信号の非反転信号と反転信号とをそれぞれ
２つの出力端子から出力する入力スキャン保持用フリッ
プフロップで構成する。そして、上記論理出力端子を、
上記入力スキャン保持用フリップフロップの非反転信号
の出力端子に接続し、上記入力選択手段を、入力側が上
記スキャン入力端子と入力スキャン保持用フリップフロ
ップの反転信号の出力端子に接続され出力側が上記入力
スキャン保持用フリップフロップの入力端子に接続され
る構成としたものである。

【００１８】請求項５の発明の講じた手段は、上記請求
項１又は２の発明におけるバウンダリースキャンセル回
路に、上記請求項３の発明と同様の論理出力端子と、入
力スキャン記憶手段と、反転信号生成手段と、出力論理
選択手段とを設ける構成としたものである。

【００１９】請求項６の発明の講じた手段は、内部論理
と外部から上記内部論理に論理信号を入力するための入
力ピンと上記内部論理から外部に論理信号を出力するた
めの出力ピンとを有する複数の集積回路と、上記複数の
集積回路のうちいずれかの集積回路の入力ピンと他の集
積回路の出力ピンの間に設けられ断接状態をテストする
被テスト配線が取り付けられる配線取付部と、各集積回
路の入力ピンと内部論理との間に介設される入力用バウ
ンダリースキャンセル回路と、各集積回路の出力ピンと
内部論理との間に介設される出力用バウンダリースキャ
ンセル回路と、該各バウンダリースキャンセル回路を直
列に接続するスキャンパスとを備えたバウンダリースキ
ャンテスト回路を前提とする。そして、上記入力用バウ
ンダリースキャンセル回路を、上記請求項１の発明のバ
ウンダリースキャンセル回路と同様に構成したものであ
る。

【００２０】請求項７の発明の講じた手段は、上記請求
項６の発明における入力用バウンダリースキャンセル回
路を、請求項２の発明のバウンダリースキャンセル回路
と同様に構成したものである。

【００２１】請求項８の発明の講じた手段は、内部論理
と外部から上記内部論理に論理信号を入力するための入
力ピンと上記内部論理から外部に論理信号を出力するた
めの出力ピンとを有する複数の集積回路と、上記複数の
集積回路のうちいずれかの集積回路の入力ピンと他の集
積回路の出力ピンの間に設けられ断接状態をテストする
被テスト配線が取り付けられる配線取付部と、各集積回
路の入力ピンと内部論理との間に介設される入力用バウ
ンダリースキャンセル回路と、各集積回路の出力ピンと
内部論理との間に介設される出力用バウンダリースキャ
ンセル回路と、該各バウンダリースキャンセル回路を直
列に接続するスキャンパスとを備えたバウンダリースキ
ャンテスト回路を前提とする。そして、上記出力用バウ
ンダリースキャンセル回路を請求項３の発明のバウンダ
リースキャンセル回路と同様に構成したものである。

【００２２】請求項９の発明の講じた手段は、上記請求
項８の発明における出力用バウンダリースキャンセル回
路を、請求項４の発明のバウンダリースキャンセル回路
と同様に構成したものである。

【００２３】請求項１０の発明の講じた手段は、上記請
求項６又は７の発明において、上記入力用バウンダリー
セル回路が配設されている集積回路に出力用バウンダリ
ーセル回路を配設し、該出力用バウンダリースキャンセ
ル回路を、上記請求項３の発明のバウンダリースキャン
セル回路と同様に構成したものである。

【００２４】請求項１１の発明の講じた手段は、上記請
求項８又は９の発明において、上記出力用バウンダリー
セル回路が配設される集積回路内に入力用バウンダリー
セル回路を配設し、該入力用バウンダリースキャンセル
回路を、上記請求項１の発明のバウンダリースキャンセ
ル回路と同様に構成したものである。

【００２５】請求項１２の発明の講じた手段は、内部論
理と外部から上記内部論理に論理信号を入力するための
入力ピンと上記内部論理から外部に論理信号を出力する
ための出力ピンとを有する複数の集積回路と、上記複数
の集積回路のうちいずれかの集積回路の入力ピンと他の
集積回路の出力ピンの間に設けられ断接状態をテストす
る被テスト配線が取り付けられる配線取付部と、各集積
回路の入力ピンと内部論理との間に介設される入力用バ
ウンダリースキャンセル回路と、各集積回路の出力ピン
と内部論理との間に介設される出力用バウンダリースキ
ャンセル回路と、該各バウンダリースキャンセル回路を
直列に接続するスキャンパスとを備えたバウンダリース
キャンテスト回路を前提とする。そして、上記入力用バ
ウンダリースキャンセル回路及び出力用バウンダリース
キャンセル回路に、論理信号を入力可能に構成された論
理入力端子と、上記スキャンパスからのスキャン信号を
受けるスキャン入力端子と、上記スキャンパスにスキャ
ン信号を出力するためのスキャン出力端子と、上記論理
入力端子を介して入力される論理信号を入力とし、論理
信号を一定時間の間記憶して出力する入力論理記憶手段
と、上記入力論理記憶手段から出力される一定時間前の
論理信号と上記論理入力端子を介して入力される今回の
論理信号とを入力とし、前回の論理信号と今回の論理信
号との排他的論理和を生成する排他的論理和生成手段
と、上記スキャン入力端子を介して入力されるスキャン
信号及び排他的論理和生成手段で生成される排他的論理
和信号を入力とし、制御信号に応じて、入力スキャン信
号と排他的論理和とを選択して上記スキャン出力端子に
出力するスキャン選択手段と、論理信号を出力する論理
出力端子と、上記スキャン入力端子からバウンダリース
キャンセル回路に入力されるスキャン信号を入力とし、
入力スキャン信号を一定時間の間記憶した後出力する入
力スキャン記憶手段と、該入力スキャン記憶手段の出力
を入力とし、入力スキャン信号の反転信号を生成する反
転信号生成手段と、入力側が上記スキャン入力端子及び
反転信号生成手段に接続され出力側が上記入力スキャン
記憶手段に接続されて、制御信号に応じて、入力スキャ
ン信号とその反転信号とを交互に選択する入力選択手段
と、上記入力選択手段で選択された入力スキャン信号と
その反転信号との交互信号を一定時間保持した後出力す
る交互信号出力手段とを配設する構成としたものであ
る。

【００２６】請求項１３の発明の講じた手段は、内部論
理と外部から上記内部論理に論理信号を入力するための
入力ピンと上記内部論理から外部に論理信号を出力する
ための出力ピンとを有する複数の集積回路と、各集積回
路の入力ピンと内部論理との間に介設される入力用バウ
ンダリースキャンセル回路と、各集積回路の出力ピンと
内部論理との間に介設される出力用バウンダリースキャ
ンセル回路と、各バウンダリースキャンセル回路を直列
に接続するスキャンパスとを備えたバウンダリースキャ
ンテスト回路を使用するバウンダリースキャンテスト方
法として、上記複数の集積回路のうち少なくとも１つの
集積回路の出力ピンと他の集積回路の入力ピンとの間に
被テスト配線を接続し、交互に反転する論理信号を、上
記出力ピン側の集積回路の出力用バウンダリースキャン
セル回路から一定時間間隔で逐次出力し、上記入力ピン
側の集積回路の入力用バウンダリースキャンセル回路に
入力される論理信号を一定時間の間記憶させた後、上記
入力ピンを介して入力される今回の論理信号と前回の論
理信号との排他的論理和を生成し、バウンダリースキャ
ンセル回路に入力される入力スキャン信号と排他的論理
和とを選択して上記スキャンパスにスキャンアウトする
方法である。

【００２７】請求項１４の発明の講じた手段は、内部論
理と外部から上記内部論理に論理信号を入力するための
入力ピンと上記内部論理から外部に論理信号を出力する
ための出力ピンとを有する複数の集積回路と、各集積回
路の入力ピンと内部論理との間に介設される入力用バウ
ンダリースキャンセル回路と、各集積回路の出力ピンと
内部論理との間に介設される出力用バウンダリースキャ
ンセル回路と、各バウンダリースキャンセル回路を直列
に接続するスキャンパスとを備えたバウンダリースキャ
ンテスト回路を使用するバウンダリースキャンテスト方
法として、上記複数の集積回路のうち少なくとも１つの
集積回路の出力ピンと他の集積回路の入力ピンとの間に
被テスト配線を接続し、上記出力ピン側の集積回路の出
力用バウンダリースキャンセル回路にスキャンパスから
入力されるスキャン信号をスキャンインして一定時間の
間記憶し、上記記憶されたスキャン信号の反転信号を生
成し、上記出力用バウンダリースキャンセル回路に入力
される次のスキャン信号と反転された前回のスキャン信
号とを交互に選択して被テスト配線に入力させる方法で
ある。

【００２８】

【作用】以上の構成により、請求項１の発明では、論理
入力端子を介して入力される今回の論理信号値が前回入
力された論理信号値と同じ場合には、排他的論理和生成
手段で生成される排他的論理和は“０”となり、今回の
論理信号値が前回の論理信号値と異なる場合には排他的
論理和は“１”となる。したがって、配線が正常であれ
ば交互に反転する論理信号が配線を介して論理入力端子
に入力されるような配線の０／１縮退故障のテストで
は、排他的論理和生成手段で生成される排他的論理和が
“１”であれば配線の接続状態が良好であり、排他的論
理和が“０”であれば配線の接続状態が不良であること
が判別可能となる。そして、この排他的論理和がスキャ
ンパスにスキャンアウトされるので、０／１縮退故障を
テストする際、初期のテストデータに対するテスト結果
と初期のテストデータの反転論理に対するテスト結果と
の双方をスキャンアウトする必要はなく、両テスト結果
の排他的論理和のみをスキャンアウトすれば足りる。し
たがって、テスト結果をスキャンアウトするためのシフ
ト動作数が低減されることになる。

【００２９】請求項２の発明では、入力選択手段によっ
て、論理入力端子の側からの論理信号が入力選択手段に
より選択されると、クロック信号に応じてフリップフロ
ップに一定時間ラッチされ、排他的論理和生成手段に入
力される。そして、排他的論理和生成手段で新たな論理
信号と比較され、上記請求項１の発明と同様の作用によ
り、配線の縮退故障を識別するための排他的論理和が生
成される。一方、入力選択手段でスキャン信号が選択さ
れると、スキャン選択手段及びフリップフロップを介し
てスキャン出力端子からスキャン信号が出力される。し
たがって、当該バウンダリースキャンセル回路へのスキ
ャン信号の入力と、当該バウンダリースキャンセル回路
からのスキャン信号の出力とがクロック信号に同期して
行われ、円滑な配線の０／１縮退故障のテストに使用す
ることが可能となる。

【００３０】請求項３の発明では、入力選択手段によ
り、入力スキャン信号とその反転信号とが交互に選択さ
れる。そして、交互信号出力手段により、この入力スキ
ャン信号とその反転信号とが交互にバウンダリースキャ
ンセル回路から出力される。したがって、バウンダリー
スキャンセル回路をテストデータの出力側に配置し、あ
るテストデータをスキャン入力端子からバウンダリース
キャンセル回路に与えると、その反転論理が自動的にバ
ウンダリースキャンセル回路の内部で生成され、論理出
力端子からテストデータと反転論理とが交互に出力され
る。したがって、あるテストデータに対してその反転論
理をスキャンインするために必要なシフト動作が不要と
なる。

【００３１】一方、反転信号生成手段の出力は入力選択
手段にフィードバックされるが、スキャン出力端子は入
力選択手段とスキャン入力端子との間の信号線に接続さ
れているので、反転信号をスキャンパスに出力する必要
がなくスキャンパスへの出力が反転信号と干渉すること
はない。したがって、一度スキャンパスに入力したテス
トデータが保存されるため、テストデータの再利用が可
能となり、テストデータのスキャンに必要なシフト動作
を減少させることができる。

【００３２】請求項４の発明では、上記請求項３の発明
において、単一の入力スキャン保持用フリップフロップ
が、入力スキャン記憶手段，反転信号生成手段及び交互
信号出力手段として機能するので、簡素な構成で、テス
トデータの反転論理の生成とテストデータ及びその反転
論理の交互信号の出力とがなされることになる。

【００３３】請求項５の発明では、一つのバウンダリー
スキャンセル回路の中に、テストデータの反転信号を生
成してテストデータ及びその反転論理を交互に出力する
機能と、テスト結果をスキャンアウトするサイクル数を
低減する機能とが設けられているので、バウンダリース
キャンセル回路の構成を共通化しながら、配置場所に応
じてその機能を切換えることが可能となる。すなわち、
バウンダリースキャンセル回路の構造の共通化によるコ
ストの低減が可能となる。

【００３４】請求項６の発明では、配線取付部に取り付
けられた被テスト配線の０／１縮退故障のテスト時に、
バウンダリースキャンテスト回路の集積回路の入力ピン
側に接続されるバウンダリースキャンセル回路におい
て、各バウンダリースキャンセル回路から、被テスト配
線を経て入力される論理信号と前回入力された論理信号
との排他的論理和がスキャンパスに出力される。そし
て、この排他的論理和だけで当該バウンダリースキャン
セルに接続される被テスト配線に故障があるか否かが検
出される。したがって、被テスト配線数をＮ個とする
と、テスト結果のスキャンアウトのためのシフト動作数
はＮサイクルで済むことになり、テスト結果をスキャン
アウトするためのシフト動作数が低減され、テスト時間
が短縮されることになる。

【００３５】請求項７の発明では、上記請求項６の発明
の作用に加え、入力用バウンダリースキャンセル回路に
おいて、フリップフロップによって、前回入力した論理
信号の記憶と、排他的論理和のスキャンパスへのスキャ
ンアウトとが行われるので、簡素な構成で済むことにな
る。

【００３６】請求項８の発明では、配線取付部に取り付
けられた被テスト配線の０／１縮退故障のテスト時に、
バウンダリースキャンテスト回路の集積回路の出力ピン
側に接続されるバウンダリースキャンセル回路におい
て、テストデータがスキャンパスから各バウンダリース
キャンセル回路に入力されると、各バウンダリースキャ
ンセル回路でその反転論理が自動的に生成され、被テス
ト配線にテストデータの信号とその反転論理信号とが交
互に出力される。したがって、０／１縮退故障をテスト
する際、テストデータの反転論理を各バウンダリースキ
ャンセル回路にスキャンインするためのシフト動作が不
要となる。すなわち、被テスト配線数をＮ個とすると、
テストデータのスキャンインのために必要なシフト動作
数はＮサイクルで済むことになり、テスト時間が短縮さ
れることになる。

【００３７】請求項９の発明では、上記請求項８の発明
において、各バウンダリースキャンセル回路で、単一の
入力スキャン保持用フリップフロップが入力スキャン記
憶手段と反転信号生成手段と交互信号出力手段として機
能するので、簡素な構成でテストデータの反転論理の生
成とテストデータ−その反転論理の交互信号の出力がな
されることになる。

【００３８】請求項１０又は請求項１１の発明では、入
力用バウンダリースキャンセル回路では、上記請求項６
又は請求項７の発明の作用が得られ、出力用バウンダリ
ースキャンセル回路では上記請求項８又は請求項９の発
明の作用が得られる。したがって、テストデータのスキ
ャンインとテスト結果のスキャンアウトとについて、シ
フト動作数の低減が可能となる。すなわち、被テスト配
線数をＮ個とすると、合計２Ｎサイクルのシフト動作
で、テストデータのスキャンインとテスト結果のスキャ
ンアウトが行われることになり、テスト時間が大幅に短
縮される。

【００３９】請求項１２の発明では、集積回路内のバウ
ンダリースキャンセル回路の構成を共通化しながら、そ
の配置場所に応じて入力用又は出力用バウンダリースキ
ャンセル回路として機能を切換えて使用することで、テ
ストデータのスキャンインとテスト結果のスキャンアウ
トとについて、シフト動作数の低減が可能となる。した
がって、すべてのバウンダリースキャンセル回路の構成
の共通化によるコストの低減が可能となる。

【００４０】請求項１３の発明では、被テスト配線の０
／１縮退故障をテストする際に、各入力用バウンダリー
スキャンセル回路において、交互に反転する論理信号を
被テスト配線に入力しながら、各論理信号に対して得ら
れた２つの論理出力についてスキャンパスにスキャンア
ウトせずに１つのテスト結果のスキャンアウトだけで故
障が検知される。したがって、テスト時間が短縮される
ことになる。

【００４１】請求項１４の発明では、被テスト配線の０
／１縮退故障をテストする際に、各出力用バウンダリー
スキャンセル回路において、スキャンパスからテストデ
ータをスキャンインするだけで、テストデータの論理信
号とその反転論理信号とが被テスト配線に出力される。
したがって、テストデータの反転論理をスキャンインす
るシフト動作が不要な分、テスト時間が短縮される。

【００４２】

【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。

【００４３】（実施例１）以下、実施例１のバウンダリ
ースキャンセル回路について、図１〜図３に基づき説明
する。なお、以下の各実施例において、バウンダリース
キャンテスト回路の全体的な機器の配置は、上記図１３
に示す従来のバウンダリースキャンテスト回路２００構
造と基本的に同じであるが、バウンダリースキャンセル
回路１００の構成が異なる。

【００４４】図１は、上記バウンダリースキャンセル回
路１００のうち実施例１に係るバウンダリースキャンセ
ル回路１００ａの構成を示す。このバウンダリースキャ
ンセル回路１００ａにおいて、第１セレクタ１０２、第
２セレクタ１０３、第１フリップフロップ１０４、第２
フリップフロップ１０５、バッファ１０７等の主要機器
の構成と、論理入力端子１０１、スキャン入力端子１０
６、スキャン出力端子１０８、論理出力端子１０９、制
御端子１１０ａ，１１０ｃ，１１０ｄ，１１０ｅが設け
られている点は、上述した従来のバウンダリースキャン
セル回路１００（図１４参照）と同様である。

【００４５】ここで、本発明の特徴として、上記第１セ
レクタ１０２と第１フリップフロップ１０４との間に、
スキャン選択手段としての第３セレクタ１１１と、排他
的論理和生成手段としての演算器１１２とが介設されて
いる。そして、上記演算器１１２は、入力論理記憶手段
としての第１フリップフロップ１０４の非反転出力と、
第１セレクタ１０２の出力とを入力とする。上記第３セ
レクタ１１１は、第１セレクタ１０２の出力と演算器１
１２の出力とを入力とし、端子１１０ｂから入力される
制御信号Ｓcbに応じて、２つの入力のいずれかを選択し
て出力する。また、第１フリップフロップ１０４は、第
３セレクタ１１１の出力を端子Ｄへの入力としており、
端子ＣＫへのクロック信号Ｓcdに応じ、その入力を保持
した後、端子Ｑから出力する。演算器１１２は、第１セ
レクタ１０２の出力と第１フリップフロップ１０４の非
反転出力とを入力とし、両者の排他的論理和を演算して
出力する。また、第２フリップフロップ１０５は、第１
フリップフロップ１０４の非反転出力を端子Ｄへの入力
としており、端子ＣＫへのクロック信号Ｓceに応じ、そ
の入力を保持した後端子Ｑから出力する。第２セレクタ
１０３は、第２フリップフロップ１０５の非反転出力と
論理入力端子１０１からの論理信号Ｓlgとを入力とし、
制御信号Ｓccに応じていずれかの入力を選択して出力す
る。そして、第２セレクタ１０３の出力はバッファ１０
７に入力され、論理出力端子１０９を介して外部（例え
ば図１３の内部論理２１２）に出力される。また、スキ
ャン出力端子１０８は、第１フリップフロップ１０４の
非反転出力側に接続されており、このスキャン出力端子
１０８を介して、上記演算器１１２から出力される排他
的論理和信号等がスキャンパス１５０にスキャンアウト
される。図中、各セレクタ１０２，１０３，１１１の入
力に付された数字“０”，“１”は、その入力を選択す
る制御信号の値を示している。

【００４６】次に、以上のように構成されたバウンダリ
ースキャンセル回路１００ａの動作について、図２及び
図３を参照しながら説明する。図２はＴＡＰコントロー
ラの状態遷移図である。図３（ａ）〜（ｃ）は、３つの
バウンダリースキャンセル回路１００ａを集積回路の出
力ピン側に配置した場合の動作を説明する図である。

【００４７】まず、図２に示す１度目のＣaptureーＤＲ
状態時には、制御信号Ｓca及びＳcbがともに“０”であ
るため、図３（ｂ）に示すように、論理入力端子１０１
からの論理信号Ｓlgはクロック信号Ｓcdの立ち上がりで
第１フリップフロップ１０４にラッチされる。このと
き、制御信号Ｓccは“１”であり、クロック信号Ｓceは
“０”である。

【００４８】次に、２度目のＣaptureーＤＲ状態で、制
御信号Ｓcbを“１”にした後クロック信号Ｓcdを与える
と、図３（ｂ）に示すように、あらかじめ第１フリップ
フロップ１０４にラッチされていた論理値と、論理入力
端子１０１から入力される論理信号Ｓlgの値との排他的
論理和が改めて第１フリップフロップ１０４にラッチさ
れる。このことにより、１回目と２回目のＣaptureーＤ
Ｒ状態時にラッチすべき論理信号Ｓlgの値が互いに論理
反転のものであれば，必ず論理値“１”が第１フリップ
フロップ１０４にラッチされる。つまり、各バウンダリ
ースキャンセル回路１００ａに入力される論理信号Ｓlg
が、図３（ａ）に示す１度目のＣaptureーＤＲ状態では
上から順に“０”，“０”，“１”であり、図３（ｂ）
に示す２度目のＣaptureーＤＲ状態では上から順に
“１”，“１”，“０”であるとすると、各バウンダリ
ースキャンセル回路１００ａの第１フリップフロップ１
０４には、各２つの論理値の排他的論理和“１”，
“１”，“１”がラッチされる。

【００４９】次に、ＳhiftーＤＲ状態で、制御信号Ｓca
が“１”となり，第１フリップフロップ１０４にスキャ
ン信号Ｓscanが入力されると、第１フリップフロップ１
０４は、シフトレジスタとして機能する。この状態の
時、図３（ｃ）に示すように、最終的に第１フリップフ
ロップ１０４にラッチされていた論理値がスキャン信号
Ｓscanとして出力される。

【００５０】また、図２に示すＵpdate ーＤＲ状態で、
クロック信号Ｓceが与えられると、第１フリップフロッ
プ１０４の出力が第２フリップフロップ１０５にラッチ
される。さらに、制御信号Ｓccを“１”にすることによ
って、論理入力端子１０１からの論理信号Ｓlgの値とは
無関係に、第２フリップフロップ１０５の非反転出力を
バッファ１０７から出力させることが可能となる。

【００５１】このように、上記実施例に係るバウンダリ
ースキャンセル回路１００ａによると、ＣaptureーＤＲ
状態時にラッチされる論理値が直前にラッチされていた
論理値と同じであれば論理値“０”が、反転論理であれ
ば論理値“１”が結果としてフリップフロップ１０４に
ラッチされる。このことは、ある種のテストで本来連続
的に論理反転した信号がラッチされるはずのバウンダリ
ースキャンセル回路ではスキャンアウトのためのシフト
動作数を低減しうることになる。すなわち、例えば集積
回路間の配線の０／１縮退故障テストの際、集積回路の
入力ピン側に配置されるバウンダリースキャンセル回路
では、配線にテストデータとその反転論理信号が入力さ
れる。そして、この２種類の入力に対する配線からの２
種類の出力をそれぞれスキャンアウトする必要がなくな
り、排他的論理和信号のみスキャンアウトすれば、配線
の０／１縮退故障の有無が検知できる。したがって、ス
キャンアウトに要するシフト動作数の低減によりテスト
時間を大幅に短縮することが可能になる。すなわち、被
テスト配線数をＮ個とすると、Ｎサイクルのシフト動作
でテスト結果のスキャンアウトを完了できるため、集積
回路の集積度が高くなるにつれて、従来のバウンダリー
スキャンセル回路に比べてスキャンインに必要なシフト
動作数を大幅に低減することができる。

【００５２】また、この構成により，任意の論理値をバ
ッファ１０７から出力させることができ、１度目にラッ
チした論理値と２度目にラッチする論理値との１ビット
排他的論理和を出力させることが可能である。

【００５３】なお、本発明は必ずしも上記図１のバウン
ダリースキャンセル回路１００ａの構成に限定されるも
のではない。例えば第２フリップフロップ１０５は必ず
しも配置されている必要はない。また、第１セレクタ１
０２でスキャン入力と論理端子からの論理入力とを選択
して演算器１１２に入力させる必要はなく、論理信号Ｓ
lgのみ第１フリップフロップに入力させればよい。その
場合、スキャン信号Ｓscanは別の経路をへてスキャン出
力端子１０８から出力するようにすることができる。ま
た、スキャン入力記憶手段として第１フリップフロップ
１０４を配置したが、他の一時的な記憶機能を有する部
材を配置してもよい。ただし、上記図１のような回路構
成とすることで、簡素な構成で、論理信号Ｓlgの入力
と、排他的論理和信号のスキャンアウトと、入力された
スキャン信号Ｓscanの他のバウンダリースキャンセル回
路への出力とを同期して行わせることができる。

【００５４】（実施例２）次に、実施例２のバウンダリ
ースキャンセル回路１００ｂについて、図４〜図６に基
づき説明する。

【００５５】図４は、実施例２におけるバウンダリース
キャンセル回路１００ｂの構成を示す。同図に示すよう
に、実施例２におけるバウンダリースキャンセル回路１
００ｂは、上記実施例１と同様に、第１，第２，第３セ
レクタ１０２，１０３，１１１と、第１，第２フリップ
フロップ１０４，１０５と、バッファ１０７と、各端子
１０１，１０６，１０８，１０９，１１０ａ〜１１０ｅ
とを備えている。しかし、本実施例２では、第３セレク
タ１１１は、第１フリップフロップ１０４と第２フリッ
プフロップ１０５との間に介設されており、排他的論理
和生成手段は設けられていない。

【００５６】すなわち、第１セレクタ１０２は、論理入
力端子１０１からの論理信号Ｓlgとスキャン信号Ｓscan
とを入力とし、制御信号Ｓcaに応じて、いずれかの入力
を選択して出力する。第１フリップフロップ１０４は、
第１セレクタ１０２の出力を端子Ｄへの入力としてお
り、端子ＣＫへのクロック信号Ｓcdに応じ、この入力を
保持した後出力する。第３セレクタ１１１は、第１フリ
ップフロップ１０４の非反転出力と第２フリップフロッ
プ１０５の反転出力Ｓoiとを入力とし、制御信号Ｓcbに
応じていずれかを選択して出力する。第２フリップフロ
ップ１０５は、第３セレクタ１１１の出力を端子Ｄへの
入力とし、この入力を保持する。第２セレクタ１０３
は、第２フリップフロップ１０５の非反転出力Ｓonと論
理入力端子１０１からの論理信号Ｓlgとを入力とし、制
御信号Ｓccに応じてこの入力のいずれかを選択して出力
する。バッファ１０７は、第２セレクタ１０３の出力を
入力とし、この入力を論理出力端子１０９を介して外部
に（この実施例では、図１３の被テスト配線Ｗtsに）出
力する。

【００５７】以下、以上のように構成されたバウンダリ
ースキャンセル回路１００ｂにおける動作について、図
５及び図６を参照しながら説明する。図５は状態遷移図
であり、図６（ａ）〜（ｃ）は、３つのバウンダリース
キャンセル回路１００ｂを出力用とした場合の動作を説
明する図である。

【００５８】まず、図５に示すＳhiftーＤＲ状態では、
制御信号Ｓcaが“１”となり、図６（ａ）に示すよう
に、第１フリップフロップ１０４にスキャン信号Ｓscan
が入力され、第１フリップフロップ１０４は、シフトレ
ジスタとして機能する。この状態で、任意の論理値が第
１フリップフロップ１０４にスキャン信号Ｓscanとして
入力される。例えば、同図に示すように、各バウンダリ
ースキャンセル回路１００ｂの第１フリップフロップ１
０４には、上から順に、論理値“０”，“０”，“１”
がラッチされている。

【００５９】次に、１度目のＵpdate ーＤＲ状態時に
は、制御信号Ｓcbが“０”になりクロック信号Ｓceが与
えられ、図６（ｂ）に示すように、第１フリップフロッ
プ１０４の論理値が第２フリップフロップ１０５にロー
ドされ、制御信号Ｓccが“１”になることにより、論理
入力端子１０１からの信号に無関係にスキャン信号Ｓsc
anとして入力した任意の論理値をバッファ１０７から出
力することが可能となる。例えば、同図に示すように、
各バウンダリースキャンセル回路１００ｂの第１フリッ
プフロップ１０４及び第２フリップフロップ１０５に
は、上から順に“０”，“０”，“１”がラッチされ
る。

【００６０】次に、２度目のＵpdate ーＤＲ状態では、
制御信号Ｓcbが“１”になりクロック信号Ｓceが与えら
れると、直前まで第２フリップフロップ１０５に記憶さ
れていた論理値の反転値が新たにロードされバッファ１
０７から出力される。例えば、図６（ｃ）に示すよう
に、各バウンダリースキャンセル回路１００ｂの第１フ
リップフロップ１０４に、論理値“０”，“０”，
“１”がラッチされているとき、第２フリップフロップ
１０５には、それぞれその反転論理値である“１”，
“１”，“０”がラッチされている。

【００６１】上記実施例２に係るバウンダリースキャン
セル回路１００ｂでは、最初のＵpdate ーＤＲ状態時に
ロードした論理値の反転論理値をただちにバッファ１０
７から出力することが可能である。このことは、ある種
のテストで連続的に２度論理反転した信号をバッファ１
０７から出力させるバウンダリースキャンセル回路では
スキャンインのシフト動作を短縮しうることになる。す
なわち、例えば集積回路間の配線の０／１縮退故障のテ
ストの際、集積回路の出力ピン側に配置されるバウンダ
リースキャンセル回路）においては、テストデータの反
転論理をスキャンインする必要がなくなり、このスキャ
ンインのためのシフト動作数分だけテスト時間を大幅に
短縮することが可能になる。すなわち、被テスト配線数
をＮ個とすると、Ｎサイクルのシフト動作でテストデー
タのスキャンインを完了できるため、集積回路の集積度
が高くなるにつれて、従来のバウンダリースキャンセル
回路に比べてスキャンインに必要なシフト動作数を大幅
に低減することができる。

【００６２】（実施例３）次に、バウンダリースキャン
テスト回路に係る実施例３について、図７及び図８に基
づき説明する。

【００６３】図７は、上記実施例１で説明した構造を有
するバウンダリースキャンセル回路１００ａを入力側
に、上記実施例２で説明したバウンダリースキャンセル
回路１００ｂを出力側に配置したスキャンテスト回路２
００の構成を示す。同図では、特に理解を容易にするた
めに、２つの集積回路２１０，２２０と、各集積回路２
１０から集積回路２２０に信号を出力する容易接続され
た部分の接続端子２１５及びその間の被テスト配線Ｗts
とだけを示している。

【００６４】同図において、集積回路２１０の出力ピン
となる接続端子２１５には、上記実施例２で説明した構
造を有するバウンダリースキャンセル回路１００ｂが接
続されている。すなわち、このバウンダリースキャンセ
ル回路１００ｂは、第１，第２セレクタ１０２，１０３
と、第１，第２フリップフロップ１０４，１０５と、上
記第１フリップフロップ１０４の非反転出力及び第２フ
リップフロップの反転出力を入力とし、制御信号に応じ
て２つの入力のいずれかを選択して出力する第３セレク
タ１１１とを備えている。一方、集積回路２２０の入力
ピンとなる接続端子２１５には、上記実施例１で示した
構造を有するバウンダリースキャンセル回路１００ａが
配置されている。すなわち、このバウンダリースキャン
セル回路１００ａは、第１，第２セレクタ１０２，１０
３と、第１，第２フリップフロップ１０４，１０５と、
第１セレクタ１０２の出力及び第１フリップフロップ１
０４の出力を入力とし、２つの入力の排他的論理和を演
算して出力する演算器１１２と、この演算器１１２の出
力及び第１セレクタ１０２の出力を入力とし、制御信号
に応じて２つの入力のいずれかを選択して出力する第３
セレクタ１１１とを備えている。なお、図示しないが、
ＴＡＰコントローラ２１３，２２３と各バウンダリース
キャンセル回路１００ａ，１００ｂとは信号線で接続さ
れていることはいうまでもない。

【００６５】次に、図８に基づき、各バウンダリースキ
ャンセル回路１００ａ，１００ｂの動作を説明する。ま
ず、図８（ａ）に示すＳhift−ＤＲ状態で、スキャンパ
ス１５０を用いて、出力用バウンダリースキャンセル回
路１００ｂの第１フリップフロップ１０４に、テストデ
ータ例えば“０”，“０”，“１”をスキャンパスから
スキャンインする。

【００６６】次に、図８（ｂ）に示すＵpdate −ＤＲ状
態で、第１フリップフロップ１０４から第２フリップフ
ロップ１０５にテストデータ“０”，“０”，“１”を
転送した後、各被テスト配線Ｗtsにテストデータ
“０”，“０”，“１”を入力する。

【００６７】そして、図８（ｃ）に示すＣapture−ＤＲ
状態で、被テスト配線Ｗtsから入力されるテストデータ
“０”，“０”，“１”を、入力用バウンダリースキャ
ンセル回路１００ａの第１フリップフロップ１０４にラ
ッチする。

【００６８】次に、図８（ｄ）に示すＵpdate −ＤＲ状
態で、出力側スキャンセル回路１００ｂの第２フリップ
フロップ１０５にテストデータを新たにスキャンインさ
せることなく、反転出力Ｓoiをフィードバックして、各
被テスト配線Ｗtsに前回のテストデータの反転論理つま
り“１”，“１”，“０”を出力する。

【００６９】また、図８（ｅ）に示すＣapture−ＤＲ状
態で、入力側バウンダリースキャンセル回路１００ａに
おいて、被テスト配線Ｗtsから前回入力されたテスト結
果“０”，“０”，“１”と今回入力されたテスト結果
“１”，“１”，“０”との排他的論理和を第１フリッ
プフロップ１０４にラッチする。従って、被テスト配線
Ｗtsに０／１縮退故障がなければすべての第１フリップ
フロップ１０４に論理値“１”，“１”，“１”がラッ
チされることになる。

【００７０】さらに、図８（ｆ）に示すＳhift−ＤＲ状
態で、入力側スキャンセル回路１００ａの第１フリップ
フロップ１０４にラッチされている排他的論理和値
“１”，“１”，“１”をスキャンパス１５０を用いて
シリアルにスキャンアウトする。このスキャンアウトさ
れた排他的論理和値“１”，“１”，“１”を期待値
“１”，“１”，“１”と比較することで、被テスト配
線Ｗt の０／１縮退故障の有無を判定することができ
る。

【００７１】上記実施例３では、被テスト配線Ｗtsの０
／１縮退故障をテストする際に、出力用バウンダリース
キャンセル回路１００ｂにおいてはテストデータの反転
論理をスキャンインするシフト動作が不要となる。加え
て、入力用バウンダリースキャンセル回路１００ａにお
いては、互いに反転したパターンからなるテストデータ
に対する２つのテスト結果をスキャンアウトしなくて
も、両者の排他的論理和値をスキャンアウトするシフト
動作だけで済むことになって、テスト時間が著しく短縮
されることになる。つまり、被テスト配線数がＮ個の場
合、テストデータのスキャンインとテスト結果のスキャ
ンアウトとのために必要なシフト動作は、２Ｎサイクル
で済むことになり、従来の４Ｎサイクルに比べて大幅な
シフト動作数の低減となる。これは、集積回路の集積度
が高くなると、テスト時間が大幅に短縮されることを意
味する。

【００７２】（実施例４）次に、一つの集積回路２４０
内に、２種類のバウンダリースキャンセル回路１００
ａ，１００ｂを配設した例である実施例４について説明
する。

【００７３】図９は、実施例４に係る集積回路２４０の
構成を示し、該集積回路２４０の内部には、内部論理２
４２と、ＴＡＰコントローラ２４３とが配設されている
とともに、内部論理２４２と入力ピンとなる接続端子２
４５との間には上記実施例１で説明した構造を有するバ
ウンダリースキャンセル回路１００ａが介設され、内部
論理２４２と出力ピンとなる接続端子２４５との間には
上記実施例２で説明した構造を有するバウンダリースキ
ャンセル回路１００ｂが介設されている。

【００７４】すなわち、本実施例４では、上記実施例３
と同様の効果が、同一集積回路内で確実に得られること
になる。

【００７５】（実施例５）次に、バウンダリースキャン
セル回路に２つの機能をもたせた例である実施例５につ
いて、図１０に基づき説明する。

【００７６】図１０に示すバウンダリースキャンセル回
路１００ｃにおいて、各端子１０１，１０６，１０８，
１０９、第１セレクタ１０２、第１，第２フリップフロ
ップ１０４，１０５が配設されている点は上記実施例１
や実施例２と同様である。ここで、本実施例５では、上
記実施例１と同様の構成を有する排他的論理和生成手段
である演算器１１２が配置され、さらに実施例１におけ
る第３セレクタ１１１と同様の機能を有するスキャン選
択手段であるセレクタ１１１ａが配置されるとともに、
第１フリップフロップ１０４と第２フリップフロップ１
０５との間には、上記実施例２における第３セレクタ１
１１（図４参照）と同様の機能を有する入力選択手段で
あるセレクタ１１１ｂが配設されている。そして、各機
器に対応して、制御端子Ｓca，Ｓcb1 ，Ｓcb2 ，Ｓcc，
Ｓcd，Ｓceが設けられている。すなわち、バウンダリー
スキャンセル回路１００ｃが集積回路の入力ピンに接続
される場合には、制御信号Ｓcb2 を“０”に固定してセ
レクタ１１１ｂが第１フリップフロップ１０４の出力の
みを通過させるように機能する。そして、制御信号Ｓcb
1 の切換えによってセレクタ１１１ａを作動させ、第２
フリップフロップに記憶させる信号やスキャンアウトす
る信号を選択するようにしている。また、バウンダリー
スキャンセル回路１００ｃが出力ピンに接続される場合
には、制御信号Ｓcb1 を“０”に固定してセレクタ１１
１ａが第１セレクタ１０２の出力のみを通過させるよう
に機能する。そして、制御信号Ｓcb2 の切換えによって
セレクタ１１１ｂを作動させ、テストデータとその反転
論理とを交互に出力するようにしている。

【００７７】したがって、実施例５では、各バウンダリ
ースキャンセル回路１００ｃをすべて共通の構造とし
て、配置される場所に応じてその機能を切換えること
で、上述の実施例１と実施例２の効果を常に発揮するこ
とができ、量産によるコストの低減を期待することがで
きる。

【００７８】

【発明の効果】以上説明したように、請求項１の発明に
よれば、バウンダリースキャンセル回路の構成として、
論理入力端子から論理信号を一定時間の間記憶して出力
する入力論理記憶手段と、この一定時間前の論理信号と
今回の論理信号との排他的論理和を生成する排他的論理
和生成手段と、制御信号に応じて、入力スキャン信号と
排他的論理和とを選択して出力するスキャン選択手段と
を設ける構成としたので、０／１縮退故障をテストする
際、初期のテストデータに対するテスト結果と初期のテ
ストデータの反転論理に対するテスト結果との双方をス
キャンアウトする必要はなく、両テスト結果の排他的論
理和のみをスキャンアウトすれば足りることになり、よ
って、スキャンアウトのためのシフト動作数の低減によ
り、テスト時間の短縮を図ることができる。

【００７９】請求項２の発明によれば、上記請求項１の
発明において、制御信号に応じて、論理信号とスキャン
信号とのいずれかを選択して排他的論理和生成手段に出
力する入力選択手段を設け、スキャン選択手段の入力側
を入力選択手段の出力側と排他的論理和生成手段の出力
側に接続する一方、入力論理記憶手段を入力側がスキャ
ン選択手段の出力側に接続され出力側がスキャン出力端
子に接続されたフリップフロップで構成したので、クロ
ックにより作動するフリップフロップの機能を利用し
て、簡素な構成で上記請求項１の発明の効果を発揮する
ことができる。

【００８０】請求項３の発明によれば、バウンダリース
キャンセル回路の構成として、入力スキャン信号を一定
時間の間記憶した後出力する入力スキャン記憶手段と、
入力スキャン信号の反転信号を生成する反転信号生成手
段と、制御信号に応じて、入力スキャン信号とその反転
信号とを交互に選択する入力選択手段と、入力スキャン
信号とその反転信号との交互信号を一定時間保持した後
出力する交互信号出力手段とを設け、スキャン出力端子
をスキャン入力端子と入力選択手段との間の信号線に接
続する構成としたので、テストデータをスキャンインす
るだけで論理出力端子からテストデータと反転論理とが
交互に出力され、テストデータの反転論理をスキャンイ
ンするためのシフト動作が不要となり、よって、テスト
時間の短縮を図ることができる。

【００８１】請求項４の発明によれば、上記請求項３の
発明において、単一のフリップフロップを入力スキャン
記憶手段と反転信号生成手段と交互信号出力手段として
機能させる構成としたので、簡素な構成で上記請求項３
の効果を発揮することができる。

【００８２】請求項５の発明によれば、一つのバウンダ
リースキャンセル回路の中に、請求項２の発明の構成に
よるテストデータとその反転論理とを出力する機能と、
請求項１の発明の構成によるテストデータをスキャンア
ウトするシフト動作数を低減する機能とを設けたので、
バウンダリースキャンセル回路の構成を共通化しなが
ら、配置場所に応じてその機能を切換えることができ、
よって、量産効果によるコストの低減を図ることができ
る。

【００８３】請求項６の発明によれば、各集積回路の出
力ピン−入力ピン間に接続される被テスト配線の取付部
と、各集積回路の入力ピンに接続される入力用バウンダ
リースキャンセル回路と、各集積回路の出力ピンに接続
される出力用バウンダリースキャンセル回路と、各バウ
ンダリースキャンセル回路を直列に接続するスキャンパ
スとを備えたバウンダリースキャンテスト回路の構成と
して、入力用バウンダリースキャンセル回路に、論理入
力端子から論理信号を一定時間の間記憶して出力する入
力論理記憶手段と、この一定時間前の論理信号と今回の
論理信号との排他的論理和を生成する排他的論理和生成
手段と、制御信号に応じて、入力スキャン信号と排他的
論理和とを選択して出力するスキャン選択手段とを設け
る構成としたので、配線取付部に取り付けられた被テス
ト配線の０／１縮退故障のテスト時に、各バウンダリー
スキャンセル回路から、被テスト配線を経て入力される
論理信号と前回入力された論理信号との排他的論理和を
スキャンアウトするだけで済むことになり、よって、テ
スト結果のスキャンアウトのシフト動作数の低減による
テスト時間の短縮を図ることができる。

【００８４】請求項７の発明によれば、上記請求項６の
発明において、制御信号に応じて、論理信号とスキャン
信号とのいずれかを選択して排他的論理和生成手段に出
力する入力選択手段を設け、スキャン選択手段の入力側
を入力選択手段の出力側と排他的論理和生成手段の出力
側に接続する一方、入力論理記憶手段を入力側がスキャ
ン選択手段の出力側に接続され出力側がスキャン出力端
子に接続されたフリップフロップで構成したので、クロ
ックにより作動するフリップフロップの機能を利用し
て、簡素な構成で上記請求項６の発明の効果を発揮する
ことができる。

【００８５】請求項８の発明によれば、各集積回路の出
力ピン−入力ピン間に接続される被テスト配線の取付部
と、各集積回路の入力ピンに接続される入力用バウンダ
リースキャンセル回路と、各集積回路の出力ピンに接続
される出力用バウンダリースキャンセル回路と、各バウ
ンダリースキャンセル回路を直列に接続するスキャンパ
スとを備えたバウンダリースキャンテスト回路の構成と
して、出力用バウンダリースキャンセル回路に、入力ス
キャン信号を一定時間の間記憶した後出力する入力スキ
ャン記憶手段と、入力スキャン信号の反転信号を生成す
る反転信号生成手段と、制御信号に応じて、入力スキャ
ン信号とその反転信号とを交互に選択する入力選択手段
と、入力スキャン信号とその反転信号との交互信号を一
定時間保持した後出力する交互信号出力手段とを設け、
スキャン出力端子をスキャン入力端子と入力選択手段と
の間の信号線に接続する構成としたので、被テスト配線
の０／１縮退故障のテスト時に、テストデータをスキャ
ンインするためのシフト動作数の低減によるテスト時間
の短縮を図ることができる。

【００８６】請求項９の発明によれば、上記請求項８の
発明において、各バウンダリースキャンセル回路で、単
一の入力スキャン保持用フリップフロップを入力スキャ
ン記憶手段と反転信号生成手段と交互信号出力手段とし
て機能させるようにしたので、簡素な構成で上記請求項
８の発明の効果を発揮することができる。

【００８７】請求項１０の発明によれば、上記請求項６
又は請求項７の発明において、入力用バウンダリーセル
回路が配設されている集積回路に出力用バウンダリーセ
ル回路を配設し、出力用バウンダリースキャンセル回路
に、入力スキャン信号を一定時間の間記憶した後出力す
る入力スキャン記憶手段と、入力スキャン信号の反転信
号を生成する反転信号生成手段と、制御信号に応じて、
入力スキャン信号とその反転信号とを交互に選択する入
力選択手段と、入力スキャン信号とその反転信号との交
互信号を一定時間保持した後出力する交互信号出力手段
とを設け、スキャン出力端子をスキャン入力端子と入力
選択手段との間の信号線に接続する構成としたので、被
テスト配線の０／１縮退故障のテスト時に、上記請求項
６又は７の発明の効果に加えて、テストデータをスキャ
ンインするためのシフト動作数の低減によるテスト時間
の短縮を図ることができる。

【００８８】請求項１１の発明によれば、上記請求項８
又は９の発明において、出力用バウンダリーセル回路が
配設される集積回路内に入力用バウンダリーセル回路を
配設し、入力用バウンダリースキャンセル回路に、論理
入力端子から論理信号を一定時間の間記憶して出力する
入力論理記憶手段と、この一定時間前の論理信号と今回
の論理信号との排他的論理和を生成する排他的論理和生
成手段と、制御信号に応じて、入力スキャン信号と排他
的論理和とを選択して出力するスキャン選択手段とを設
ける構成としたので、上記請求項８又は９の発明の効果
に加えて、被テスト配線の０／１縮退故障のテスト時
に、入力用バウンダリースキャンセル回路からスキャン
パスにテスト結果をスキャンアウトするシフト動作数の
低減によるテスト時間の短縮を図ることができる。

【００８９】請求項１２の発明によれば、各集積回路の
出力ピン−入力ピン間に接続される被テスト配線の取付
部と、各集積回路の入力ピンに接続される入力用バウン
ダリースキャンセル回路と、各集積回路の出力ピンに接
続される出力用バウンダリースキャンセル回路と、各バ
ウンダリースキャンセル回路を直列に接続するスキャン
パスとを備えたバウンダリースキャンテスト回路の構成
として、一つのバウンダリースキャンセル回路の中に、
請求項２の発明の構成によるテストデータとその反転論
理とを出力する機能と、請求項１の発明の構成によるテ
ストデータをスキャンアウトするシフト動作を省略する
機能とを設けたので、、集積回路内のバウンダリースキ
ャンセル回路の構成を共通化しながら、その配置場所に
応じて入力用又は出力用バウンダリースキャンセル回路
として機能を切換えて使用することで、テストデータの
スキャンインとテスト結果のスキャンアウトとについ
て、シフト動作数の低減によるテスト時間の短縮を図る
ことができる。

【００９０】請求項１３の発明によれば、複数の集積回
路の入出力ピンにバウンダリースキャンセル回路を接続
し、各バウンダリースキャンセル回路間を直列に接続す
るスキャンパスを形成してなるバウンダリースキャンテ
スト回路を使用するバウンダリースキャンテスト方法と
して、一の集積回路の出力ピンと他の集積回路の入力ピ
ンとの間に被テスト配線を接続し、交互に反転する論理
信号を、出力ピン側の出力用バウンダリースキャンセル
回路から一定時間間隔で逐次出力し、入力ピン側の入力
用バウンダリースキャンセル回路に入力される論理信号
を一定時間の間記憶させた後、今回の論理信号と前回の
論理信号との排他的論理和を生成し、入力スキャン信号
と排他的論理和とを選択してスキャンパスにスキャンア
ウトするようにしたので、テスト結果をスキャンアウト
するシフト動作数の低減によりテスト時間の短縮を図る
ことができる。

【００９１】請求項１４の発明によれば、複数の集積回
路の入出力ピンにバウンダリースキャンセル回路を接続
し、各バウンダリースキャンセル回路間を直列に接続す
るスキャンパスを形成してなるバウンダリースキャンテ
スト回路を使用するバウンダリースキャンテスト方法と
して、集積回路の出力ピンと入力ピンとの間に被テスト
配線を接続し、出力ピン側の集積回路の出力用バウンダ
リースキャンセル回路にスキャンパスから入力されるス
キャン信号をスキャンインして一定時間の間記憶し、記
憶されたスキャン信号の反転信号を生成し、入力される
次のスキャン信号と反転された前回のスキャン信号とを
交互に選択して被テスト配線に入力させるようにしたの
で、テストデータの反転論理をスキャンインするシフト
動作を不要とすることで、テスト時間の短縮を図ること
ができる。

【図面の簡単な説明】

【図１】実施例１のバウンダリースキャンセル回路の構
成を示す電気回路図である。

【図２】実施例１のバウンダリースキャンセル回路を使
用した０／１縮退故障テストにおける各制御モード中の
制御状態の変化と、制御信号の変化とを示す状態遷移図
である。

【図３】実施例１のバウンダリースキャンセル回路を使
用した０／１縮退故障テストにおける各制御モード中の
各制御状態におけるテスト結果の流れを示す説明図であ
る。

【図４】実施例２のバウンダリースキャンセル回路の構
成を示す電気回路図である。

【図５】実施例２のバウンダリースキャンセル回路を使
用した０／１縮退故障テストにおける各制御モード中の
制御モードの変化と、制御信号の変化とを示す状態遷移
図である。

【図６】実施例２のバウンダリースキャンセル回路を使
用した０／１縮退故障テストにおける各制御モード中の
各制御モードにおけるテストデータの流れを示す説明図
である。

【図７】実施例３のバウンダリースキャンテスト回路の
構成を示す電気回路図である。

【図８】実施例３のバウンダリースキャンテスト回路を
使用した０／１縮退故障テストにおける各制御モード中
の制御信号の変化と、テストデータ及びテスト結果の流
れとを示す説明図である。

【図９】実施例４のバウンダリースキャンテスト回路の
構成を示す電気回路図である。

【図１０】実施例５のバウンダリースキャンセル回路の
構成を示す電気回路図である。

【図１１】請求項１の発明の構成を示すブロック図であ
る。

【図１２】請求項３の発明の構成を示すブロック図であ
る。

【図１３】従来の一般的なバウンダリースキャンテスト
回路の構成を示すブロック図である。

【図１４】従来のバウンダリースキャンセル回路の構成
を示す電気回路図である。

【図１５】従来の出力用バウンダリースキャンセル回路
と出力用バウンダリースキャンセル回路との接続関係を
示す電気回路図である。

【図１６】従来の０／１縮退故障テストにおける制御モ
ードの変化を示す状態遷移図である。

【符号の説明】

１００ バウンダリースキャンセル回路 １０１ 論理入力端子 １０２ 第１セレクタ １０３ 第２セレクタ １０４ 第１フリップフロップ（入力論理記憶手段） １０５ 第２フリップフロップ（入力スキャン記憶手
段，反転信号生成手段，交互信号出力手段） １０６ スキャン入力端子 １０７ バッファ １０８ スキャン出力端子 １０９ 論理出力端子 １１０ 制御端子 １１１ 第３セレクタ（選択手段） １１２ 演算器（排他的論理和生成手段） １５０ スキャンパス ２００ バウンダリースキャンテスト回路 ２１０，２２０，… 集積回路 ２１２，２２２，… 内部論理 ２１３，２２３，… ＴＡＰコントローラ ２１５，２２５，… 接続端子（入力ピン又は出力ピ
ン） Ｗts 被テスト配線

Claims (14)

【特許請求の範囲】
1. 【請求項１】 外部から入力される論理信号を受ける論
   理入力端子と、 外部から入力されるスキャン信号を受けるスキャン入力
   端子と、 外部にスキャン信号を出力するためのスキャン出力端子
   と、 上記論理入力端子を介して入力される論理信号を入力と
   し、論理信号を一定時間の間記憶して出力する入力論理
   記憶手段と、 上記入力論理記憶手段から出力される一定時間前の論理
   信号と上記論理入力端子を介して入力される今回の論理
   信号とを入力とし、前回の論理信号と今回の論理信号と
   の排他的論理和を生成する排他的論理和生成手段と、 上記スキャン入力端子を介して入力されるスキャン信号
   及び排他的論理和生成手段で生成される排他的論理和信
   号を入力とし、制御信号に応じて、入力スキャン信号と
   排他的論理和とを選択して上記スキャン出力端子を介し
   て外部に出力するスキャン選択手段とを備えたことを特
   徴とするバウンダリースキャンセル回路。
2. 【請求項２】 請求項１記載のバウンダリースキャンセ
   ル回路において、 上記論理入力端子からの論理信号及びスキャン入力端子
   からのスキャン信号を入力とし、制御信号に応じて、論
   理信号とスキャン信号とのいずれかを選択して上記排他
   的論理和生成手段に出力する入力選択手段を備え、 上記スキャン選択手段は、入力側が上記入力選択手段の
   出力側と排他的論理和生成手段の出力側に接続され、 上記入力論理記憶手段は、入力側がスキャン選択手段の
   出力側に接続され出力側が上記スキャン出力端子に接続
   されて、クロック信号に応じ、入力論理信号又は排他的
   論理和信号を出力する入力論理保持用フリップフロップ
   であり、 上記スキャン出力端子は、上記入力保持用フリップフロ
   ップの非反転出力端子に接続されていることを特徴とす
   るバウンダリースキャンセル回路。
3. 【請求項３】 論理信号を出力する論理出力端子と、 外部から入力されるスキャン信号を受けるスキャン入力
   端子と、 外部にスキャン信号を出力するためのスキャン出力端子
   と、 上記スキャン入力端子を介して入力されるスキャン信号
   を一定時間の間記憶した後出力する入力スキャン記憶手
   段と、 該入力スキャン記憶手段の出力を入力とし、入力スキャ
   ン信号の反転信号を生成する反転信号生成手段と、 入力側が上記スキャン入力端子及び反転信号生成手段に
   接続され出力側が上記入力スキャン記憶手段に接続され
   て、制御信号に応じて、入力スキャン信号とその反転信
   号とを交互に選択して出力する入力選択手段と、 上記入力選択手段で選択された入力スキャン信号とその
   反転信号との交互信号を一定時間保持した後論理出力端
   子を介して外部に出力する交互信号出力手段とを備える
   とともに、 上記スキャン出力端子は、上記スキャン入力端子と入力
   選択手段との間の信号線に接続されていることを特徴と
   するバウンダリースキャンセル回路。
4. 【請求項４】 請求項３記載のバウンダリースキャンセ
   ル回路において、 上記入力スキャン記憶手段，反転信号生成手段及び交互
   信号出力手段は、クロック信号に応じて、入力信号の非
   反転信号と反転信号とをそれぞれ２つの出力端子から出
   力する入力スキャン保持用フリップフロップで構成され
   ており、 上記論理出力端子は、上記入力スキャン保持用フリップ
   フロップの非反転信号の出力端子に接続され、 上記入力選択手段は、入力側が上記スキャン入力端子と
   入力スキャン保持用フリップフロップの反転信号の出力
   端子に接続され出力側が上記入力スキャン保持用フリッ
   プフロップの入力端子に接続されていることを特徴とす
   るバウンダリースキャンセル回路。
5. 【請求項５】 請求項１又は２記載のバウンダリースキ
   ャンセル回路において、 論理信号を出力する論理出力端子と、 上記スキャン入力端子からバウンダリースキャンセル回
   路に入力されるスキャン信号を入力とし、入力スキャン
   信号を一定時間の間記憶した後出力する入力スキャン記
   憶手段と、 該入力スキャン記憶手段の出力を入力とし、入力スキャ
   ン信号の反転信号を生成する反転信号生成手段と、 上記入力スキャン記憶手段の出力及び反転信号生成手段
   の出力を入力とし、制御信号に応じて、入力スキャン信
   号と入力スキャン信号の反転信号とを選択して上記論理
   出力端子を介して外部に出力する出力論理選択手段とを
   備えたことを特徴とするバウンダリースキャンセル回
   路。
6. 【請求項６】 内部論理と外部から上記内部論理に論理
   信号を入力するための入力ピンと上記内部論理から外部
   に論理信号を出力するための出力ピンとを有する複数の
   集積回路と、上記複数の集積回路のうちいずれかの集積
   回路の入力ピンと他の集積回路の出力ピンの間に設けら
   れ断接状態をテストする被テスト配線が取り付けられる
   配線取付部と、各集積回路の入力ピンと内部論理との間
   に介設される入力用バウンダリースキャンセル回路と、
   各集積回路の出力ピンと内部論理との間に介設される出
   力用バウンダリースキャンセル回路と、該各バウンダリ
   ースキャンセル回路を直列に接続するスキャンパスとを
   備えたバウンダリースキャンテスト回路において、 上記入力用バウンダリースキャンセル回路には、 上記入力ピンに接続される論理入力端子と、 上記スキャンパスからスキャン信号を受けるスキャン入
   力端子と、 上記スキャンパスにスキャン信号を出力するためのスキ
   ャン出力端子と、 上記論理入力端子を介して入力される論理信号を入力と
   し、論理信号を一定時間の間記憶して出力する入力論理
   記憶手段と、 上記入力論理記憶手段から出力される一定時間前の論理
   信号と上記論理入力端子を介して入力される今回の論理
   信号とを入力とし、前回の論理信号と今回の論理信号と
   の排他的論理和を生成する排他的論理和生成手段と、 上記スキャン入力端子を介して入力されるスキャン信号
   及び排他的論理和生成手段で生成される排他的論理和信
   号を入力とし、制御信号に応じて、入力スキャン信号と
   排他的論理和とを選択して上記スキャン出力端子を介し
   てスキャンパスに出力するスキャン選択手段とが配設さ
   れいることを特徴とするバウンダリースキャンテスト回
   路。
7. 【請求項７】 請求項６記載のバウンダリースキャンテ
   スト回路において、 上記論理入力端子からの論理信号及びスキャン入力端子
   からのスキャン信号を入力とし、制御信号に応じて、論
   理信号とスキャン信号とのいずれかを選択して上記排他
   的論理和生成手段に出力する入力選択手段を備え、 上記スキャン選択手段は、入力側が上記入力選択手段の
   出力側と排他的論理和生成手段の出力側に接続され、 上記入力論理記憶手段は、入力側がスキャン選択手段の
   出力側に接続され出力側が上記スキャン出力端子に接続
   されて、クロック信号に応じ、入力論理信号又は排他的
   論理和信号を出力する入力論理保持用フリップフロップ
   であり、 上記スキャン出力端子は、上記入力保持用フリップフロ
   ップの非反転出力端子に接続されていることを特徴とす
   るバウンダリースキャンテスト回路。
8. 【請求項８】 内部論理と外部から上記内部論理に論理
   信号を入力するための入力ピンと上記内部論理から外部
   に論理信号を出力するための出力ピンとを有する複数の
   集積回路と、上記複数の集積回路のうちいずれかの集積
   回路の入力ピンと他の集積回路の出力ピンの間に設けら
   れ断接状態をテストする被テスト配線が取り付けられる
   配線取付部と、各集積回路の入力ピンと内部論理との間
   に介設される入力用バウンダリースキャンセル回路と、
   各集積回路の出力ピンと内部論理との間に介設される出
   力用バウンダリースキャンセル回路と、該各バウンダリ
   ースキャンセル回路を直列に接続するスキャンパスとを
   備えたバウンダリースキャンテスト回路において、 上記出力用バウンダリースキャンセル回路には、 出力ピンに接続される論理出力端子と、 上記スキャンパスにスキャン信号を出力するためのスキ
   ャン出力端子と、 上記スキャンパスからのスキャン信号を受けるスキャン
   入力端子と、 上記スキャン入力端子を介して入力されるスキャン信号
   を入力とし、入力スキャン信号を一定時間の間記憶した
   後出力する入力スキャン記憶手段と、 該入力スキャン記憶手段の出力を入力とし、入力スキャ
   ン信号の反転信号を生成する反転信号生成手段と、 入力側が上記スキャン入力端子及び反転信号生成手段に
   接続され出力側が上記入力スキャン記憶手段に接続され
   て、制御信号に応じて、入力スキャン信号とその反転信
   号とを交互に選択する入力選択手段と、 上記入力選択手段で選択された入力スキャン信号とその
   反転信号との交互信号を一定時間保持した後出力する交
   互信号出力手段とが配設され、 上記スキャン出力端子は、上記スキャン入力端子と入力
   選択手段との間の信号線に接続されていることを特徴と
   するバウンダリースキャンテスト回路。
9. 【請求項９】 請求項８記載のバウンダリースキャンテ
   スト回路において、 上記入力スキャン記憶手段，反転信号生成手段及び交互
   信号出力手段は、クロック信号に応じて、入力信号の非
   反転信号と反転信号とを２つの出力端子から出力する入
   力スキャン保持用フリップフロップで構成されており、 上記論理出力端子は、上記入力スキャン保持用フリップ
   フロップの非反転信号の出力端子に接続され、 上記入力選択手段は、入力側が上記スキャン入力端子と
   入力スキャン保持用フリップフロップの反転信号の出力
   端子に接続され出力側が上記入力スキャン保持用フリッ
   プフロップの入力端子に接続されていることを特徴とす
   るバウンダリースキャンテスト回路。
10. 【請求項１０】 請求項６又は７記載のバウンダリース
    キャンテスト回路において、 上記入力用バウンダリーセル回路が配設されている集積
    回路には出力用バウンダリーセル回路が配設されてお
    り、 該出力用バウンダリースキャンセル回路には、 出力ピンに接続される論理出力端子と、 上記スキャンパスからのスキャン信号を受けるスキャン
    入力端子と、 上記スキャンパスにスキャン信号を出力するためのスキ
    ャン出力端子と、 上記スキャン入力端子を介して入力されるスキャン信号
    を入力とし、入力スキャン信号を一定時間の間記憶した
    後出力する入力スキャン記憶手段と、 該入力スキャン記憶手段の出力を入力とし、入力スキャ
    ン信号の反転信号を生成する反転信号生成手段と、 入力側が上記スキャン入力端子及び反転信号生成手段に
    接続され出力側が上記入力スキャン記憶手段に接続され
    て、制御信号に応じて、入力スキャン信号とその反転信
    号とを交互に選択する入力選択手段と、 上記入力選択手段で選択された入力スキャン信号とその
    反転信号との交互信号を一定時間保持した後出力する交
    互信号出力手段とが配設され、 上記スキャン出力端子は、上記スキャン入力端子と入力
    選択手段との間の信号線に接続されていることを特徴と
    するバウンダリースキャンテスト回路。
11. 【請求項１１】 請求項８又は９記載のバウンダリース
    キャンテスト回路において、 上記出力用バウンダリーセル回路が配設される集積回路
    内には入力用バウンダリーセル回路が配設されており、 該入力用バウンダリースキャンセル回路には、 上記入力ピンに接続される論理入力端子と、 上記スキャンパスからスキャン信号を受けるスキャン入
    力端子と、 上記スキャンパスにスキャン信号を出力するためのスキ
    ャン出力端子と、 上記論理入力端子を介して入力される論理信号を入力と
    し、論理信号を一定時間の間記憶して出力する入力論理
    記憶手段と、 上記入力論理記憶手段から出力される一定時間前の論理
    信号と上記論理入力端子を介して入力される今回の論理
    信号とを入力とし、前回の論理信号と今回の論理信号と
    の排他的論理和を生成する排他的論理和生成手段と、 上記スキャン入力端子を介して入力されるスキャン信号
    及び排他的論理和生成手段で生成される排他的論理和信
    号を入力とし、制御信号に応じて、入力スキャン信号と
    排他的論理和とを選択して上記スキャン出力端子を介し
    てスキャンパスに出力するスキャン選択手段とが配設さ
    れていることを特徴とするバウンダリースキャンテスト
    回路。
12. 【請求項１２】 内部論理と外部から上記内部論理に論
    理信号を入力するための入力ピンと上記内部論理から外
    部に論理信号を出力するための出力ピンとを有する複数
    の集積回路と、上記複数の集積回路のうちいずれかの集
    積回路の入力ピンと他の集積回路の出力ピンの間に設け
    られ断接状態をテストする被テスト配線が取り付けられ
    る配線取付部と、各集積回路の入力ピンと内部論理との
    間に介設される入力用バウンダリースキャンセル回路
    と、各集積回路の出力ピンと内部論理との間に介設され
    る出力用バウンダリースキャンセル回路と、該各バウン
    ダリースキャンセル回路を直列に接続するスキャンパス
    とを備えたバウンダリースキャンテスト回路において、 上記入力用バウンダリースキャンセル回路及び出力用バ
    ウンダリースキャンセル回路には、 論理信号を入力可能に構成された論理入力端子と、 上記スキャンパスからのスキャン信号を受けるスキャン
    入力端子と、 上記スキャンパスにスキャン信号を出力するためのスキ
    ャン出力端子と、 上記論理入力端子を介して入力される論理信号を入力と
    し、論理信号を一定時間の間記憶して出力する入力論理
    記憶手段と、 上記入力論理記憶手段から出力される一定時間前の論理
    信号と上記論理入力端子を介して入力される今回の論理
    信号とを入力とし、前回の論理信号と今回の論理信号と
    の排他的論理和を生成する排他的論理和生成手段と、 上記スキャン入力端子を介して入力されるスキャン信号
    及び排他的論理和生成手段で生成される排他的論理和信
    号を入力とし、制御信号に応じて、入力スキャン信号と
    排他的論理和とを選択して上記スキャン出力端子に出力
    するスキャン選択手段と、 論理信号を出力する論理出力端子と、 上記スキャンパスにスキャン信号を出力するための論理
    信号が出力可能に構成された論理出力端子と、 上記スキャン入力端子からバウンダリースキャンセル回
    路に入力されるスキャン信号を入力とし、入力スキャン
    信号を一定時間の間記憶した後出力する入力スキャン記
    憶手段と、 該入力スキャン記憶手段の出力を入力とし、入力スキャ
    ン信号の反転信号を生成する反転信号生成手段と、 入力側が上記スキャン入力端子及び反転信号生成手段に
    接続され出力側が上記入力スキャン記憶手段に接続され
    て、制御信号に応じて、入力スキャン信号とその反転信
    号とを交互に選択する入力選択手段と、 上記入力選択手段で選択された入力スキャン信号とその
    反転信号との交互信号を一定時間保持した後出力する交
    互信号出力手段とが配設され、 上記スキャン出力端子は、上記スキャン選択手段と入力
    選択手段との間の信号線に接続されていることを特徴と
    するバウンダリースキャンテスト回路。
13. 【請求項１３】 内部論理と外部から上記内部論理に論
    理信号を入力するための入力ピンと上記内部論理から外
    部に論理信号を出力するための出力ピンとを有する複数
    の集積回路と、各集積回路の入力ピンと内部論理との間
    に介設される入力用バウンダリースキャンセル回路と、
    各集積回路の出力ピンと内部論理との間に介設される出
    力用バウンダリースキャンセル回路と、各バウンダリー
    スキャンセル回路を直列に接続するスキャンパスとを備
    えたバウンダリースキャンテスト回路を使用するバウン
    ダリースキャンテスト方法であって、 上記複数の集積回路のうち少なくとも１つの集積回路の
    出力ピンと他の集積回路の入力ピンとの間に被テスト配
    線を接続し、 交互に反転する論理信号を、上記出力ピン側の集積回路
    の出力用バウンダリースキャンセル回路から一定時間間
    隔で逐次出力し、 上記入力ピン側の集積回路の入力用バウンダリースキャ
    ンセル回路に入力される論理信号を一定時間の間記憶さ
    せた後、 上記入力ピンを介して入力される今回の論理信号と前回
    の論理信号との排他的論理和を生成し、 バウンダリースキャンセル回路に入力される入力スキャ
    ン信号と排他的論理和とを選択して上記スキャンパスに
    スキャンアウトすることを特徴とするバウンダリースキ
    ャンテスト方法。
14. 【請求項１４】 内部論理と外部から上記内部論理に論
    理信号を入力するための入力ピンと上記内部論理から外
    部に論理信号を出力するための出力ピンとを有する複数
    の集積回路と、各集積回路の入力ピンと内部論理との間
    に介設される入力用バウンダリースキャンセル回路と、
    各集積回路の出力ピンと内部論理との間に介設される出
    力用バウンダリースキャンセル回路と、各バウンダリー
    スキャンセル回路を直列に接続するスキャンパスとを備
    えたバウンダリースキャンテスト回路を使用するバウン
    ダリースキャンテスト方法であって、 上記複数の集積回路のうち少なくとも１つの集積回路の
    出力ピンと他の集積回路の入力ピンとの間に被テスト配
    線を接続し、 上記出力ピン側の集積回路の出力用バウンダリースキャ
    ンセル回路にスキャンパスから入力されるスキャン信号
    をスキャンインして一定時間の間記憶し、 上記記憶されたスキャン信号の反転信号を生成し、 上記出力用バウンダリースキャンセル回路に入力される
    次のスキャン信号と反転された前回のスキャン信号とを
    交互に選択して被テスト配線に入力させることを特徴と
    するバウンダリースキャンテスト方法。