JPH11150458A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11150458A JPH11150458A JP9313718A JP31371897A JPH11150458A JP H11150458 A JPH11150458 A JP H11150458A JP 9313718 A JP9313718 A JP 9313718A JP 31371897 A JP31371897 A JP 31371897A JP H11150458 A JPH11150458 A JP H11150458A
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- latch circuit
- semiconductor device
- phase
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Abstract
(57)【要約】
【課題】 相補信号を発生させるレジスター回路におい
て、出力する相補信号の位相差をなくす。 【解決手段】 レジスターのマスター側ラッチ回路をシ
ングルライン型で構成し、スレーブ側ラッチ回路をダブ
ルライン型で構成する。第1のラッチ回路は、クロック
信号及びその逆相信号によってコントロールされる直列
接続のトランスファーゲートTG11,TG12と、フ
リップフロップを形成するインバータINV11,12
とから構成され、第2のラッチ回路は、クロック信号及
びその逆相信号によってコントロールされる直列接続の
2つのトランスファーゲートTG13,15、14,1
6列と、トランスファーゲート13,15、14,16
からの信号を受けて相補信号を出力するインバータIN
V13,14とから構成される。これにより、構成素子
数の増加を最小限に抑えながら、出力する相補信号の位
相差をなくす。
て、出力する相補信号の位相差をなくす。 【解決手段】 レジスターのマスター側ラッチ回路をシ
ングルライン型で構成し、スレーブ側ラッチ回路をダブ
ルライン型で構成する。第1のラッチ回路は、クロック
信号及びその逆相信号によってコントロールされる直列
接続のトランスファーゲートTG11,TG12と、フ
リップフロップを形成するインバータINV11,12
とから構成され、第2のラッチ回路は、クロック信号及
びその逆相信号によってコントロールされる直列接続の
2つのトランスファーゲートTG13,15、14,1
6列と、トランスファーゲート13,15、14,16
からの信号を受けて相補信号を出力するインバータIN
V13,14とから構成される。これにより、構成素子
数の増加を最小限に抑えながら、出力する相補信号の位
相差をなくす。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置に関し、
特にクロック信号に同期して動作し、かつ正相と逆相の
2つの相補信号を同時に位相差なく発生する半導体装置
に関する。
特にクロック信号に同期して動作し、かつ正相と逆相の
2つの相補信号を同時に位相差なく発生する半導体装置
に関する。
【0002】
【従来の技術】従来、相補信号を発生させるレジスター
回路としては、もっとも単純なものとして図2に示すよ
うな回路があった。
回路としては、もっとも単純なものとして図2に示すよ
うな回路があった。
【0003】図2に示すレジスター回路は、クロック信
号CK及びその逆相信号CKBによってコントロールさ
れる直列に接続された2つのシングルライン型ラッチ回
路(マスター、スレーブ)と、後段のスレーブ側ラッチ
回路の出力から逆相信号を発生させるためのインバータ
INV25で構成されている。TG21、TG22、T
G23、TG24はトランスファーゲート、INV2
1、22、23、24はインバータである。
号CK及びその逆相信号CKBによってコントロールさ
れる直列に接続された2つのシングルライン型ラッチ回
路(マスター、スレーブ)と、後段のスレーブ側ラッチ
回路の出力から逆相信号を発生させるためのインバータ
INV25で構成されている。TG21、TG22、T
G23、TG24はトランスファーゲート、INV2
1、22、23、24はインバータである。
【0004】この回路において入力信号INが入力され
るマスター側ラッチ回路は前記クロック信号CKがHの
時(CKBがLの時)、トランスファーゲートTG21
を介してデータを取り込み、インバータINV21より
逆相信号をノードN20に出力する。クロック信号CK
がLの時(CKBがHの時)にはトランスファーゲート
TG21が閉じ、トランスファーゲートTG22が開く
ことでインバータINV21とINV22とでフリップ
フロップが形成され、入力信号INのデータが保持され
る。
るマスター側ラッチ回路は前記クロック信号CKがHの
時(CKBがLの時)、トランスファーゲートTG21
を介してデータを取り込み、インバータINV21より
逆相信号をノードN20に出力する。クロック信号CK
がLの時(CKBがHの時)にはトランスファーゲート
TG21が閉じ、トランスファーゲートTG22が開く
ことでインバータINV21とINV22とでフリップ
フロップが形成され、入力信号INのデータが保持され
る。
【0005】そしてマスター側ラッチ回路の出力が入力
されるスレーブ側ラッチ回路では、マスター側ラッチ回
路とは逆にクロック信号がLの時、マスター側ラッチ回
路の出力データを取り込み、クロック信号がHの時、ト
ランスファーゲートTG23が閉じ、トランスファーゲ
ートTG24が開くことにより、インバータINV23
とINV24でフリップフロップを形成してデータを保
持している。そしてスレーブ側ラッチ回路がマスター側
ラッチ回路の出力データを取り込み、入力信号と同相の
信号OUTを出力した後、インバータINV25によっ
て逆相信号OUTBを発生させることで相補信号を得て
いる。
されるスレーブ側ラッチ回路では、マスター側ラッチ回
路とは逆にクロック信号がLの時、マスター側ラッチ回
路の出力データを取り込み、クロック信号がHの時、ト
ランスファーゲートTG23が閉じ、トランスファーゲ
ートTG24が開くことにより、インバータINV23
とINV24でフリップフロップを形成してデータを保
持している。そしてスレーブ側ラッチ回路がマスター側
ラッチ回路の出力データを取り込み、入力信号と同相の
信号OUTを出力した後、インバータINV25によっ
て逆相信号OUTBを発生させることで相補信号を得て
いる。
【0006】図3に、図2に示す回路のタイミングチャ
ートを示す。入力信号INのデータは、クロックCKが
LからHに変化した時にトランスファーゲートTG21
が開くことにより、マスター側ラッチ回路に取り込まれ
る。そしてマスター側ラッチ回路ではインバータINV
21によって入力信号INの逆相のデータをノードN2
0に出力する。このときスレーブ側ラッチ回路のトラン
スファーゲートTG23は閉じているので、スレーブ側
にはノードN20のデータはまだ取り込まれておらず、
前サイクルのデータを出力し続けている。
ートを示す。入力信号INのデータは、クロックCKが
LからHに変化した時にトランスファーゲートTG21
が開くことにより、マスター側ラッチ回路に取り込まれ
る。そしてマスター側ラッチ回路ではインバータINV
21によって入力信号INの逆相のデータをノードN2
0に出力する。このときスレーブ側ラッチ回路のトラン
スファーゲートTG23は閉じているので、スレーブ側
にはノードN20のデータはまだ取り込まれておらず、
前サイクルのデータを出力し続けている。
【0007】次にクロックCKがHからLに変化する
と、マスター側ラッチ回路ではトランスファーゲートT
G21が閉じ、トランスファーゲートTG22が開くの
で、インバータINV21とINV22によってマスタ
ー側ラッチ回路内でフリップフロップが形成され、入力
信号INのデータが保持される。同時に、スレーブ側で
はトランスファーゲートTG23が開くので、マスター
側ラッチ回路がノードN20に出力した入力信号の逆位
相のデータがスレーブ側ラッチ回路に取り込まれ、イン
バータINV23によって入力信号INと同相のデータ
であるOUTが出力される。そして逆相データOUTB
は、OUTの出力を受けてインバータINV25によっ
てインバータ1段分の遅延時間だけ遅れて出力される。
と、マスター側ラッチ回路ではトランスファーゲートT
G21が閉じ、トランスファーゲートTG22が開くの
で、インバータINV21とINV22によってマスタ
ー側ラッチ回路内でフリップフロップが形成され、入力
信号INのデータが保持される。同時に、スレーブ側で
はトランスファーゲートTG23が開くので、マスター
側ラッチ回路がノードN20に出力した入力信号の逆位
相のデータがスレーブ側ラッチ回路に取り込まれ、イン
バータINV23によって入力信号INと同相のデータ
であるOUTが出力される。そして逆相データOUTB
は、OUTの出力を受けてインバータINV25によっ
てインバータ1段分の遅延時間だけ遅れて出力される。
【0008】また、他の従来例の回路として図4に示す
ように、マスター、スレーブ側の両ラッチ回路にダブル
ライン型ラッチ回路を用いたレジスターがある。
ように、マスター、スレーブ側の両ラッチ回路にダブル
ライン型ラッチ回路を用いたレジスターがある。
【0009】このダブルライン型ラッチ回路では図2の
シングル型ラッチ回路と違い、ラッチ回路への入力信号
自体が相補信号である必要があるので、相補信号発生の
ためのインバータINV41は、ラッチ回路の前に配置
されている。そして動作としては図2の回路と同じよう
にクロック信号CKの位相がHの時、マスター側ラッチ
回路の信号の取り込みが行われ、クロック信号がLの
時、マスター側のデータ保持とスレーブ側のデータの取
り込み及び入力信号の相補信号の出力が行われる。TG
41、TG42、TG43、TG45、TG46、TG
47、TG48はトランスファーゲート、INV41〜
INV45はインバータである。
シングル型ラッチ回路と違い、ラッチ回路への入力信号
自体が相補信号である必要があるので、相補信号発生の
ためのインバータINV41は、ラッチ回路の前に配置
されている。そして動作としては図2の回路と同じよう
にクロック信号CKの位相がHの時、マスター側ラッチ
回路の信号の取り込みが行われ、クロック信号がLの
時、マスター側のデータ保持とスレーブ側のデータの取
り込み及び入力信号の相補信号の出力が行われる。TG
41、TG42、TG43、TG45、TG46、TG
47、TG48はトランスファーゲート、INV41〜
INV45はインバータである。
【0010】図5に、図4に示す回路のタイミングチャ
ートを示す。入力信号INのデータはマスター側ラッチ
回路に取り込まれる前にインバータINV41によって
相補信号が発生しており、クロックCKがLからHに変
化する事により2つの信号は同時にマスター側ラッチに
取り込まれ、インバータINV42、INV43により
それぞれの逆相信号がノードN40a、N40bに出力
される。
ートを示す。入力信号INのデータはマスター側ラッチ
回路に取り込まれる前にインバータINV41によって
相補信号が発生しており、クロックCKがLからHに変
化する事により2つの信号は同時にマスター側ラッチに
取り込まれ、インバータINV42、INV43により
それぞれの逆相信号がノードN40a、N40bに出力
される。
【0011】そしてクロックCKがHからLに変化する
ことで、マスター側ラッチ回路ではインバータINV4
2、INV43によるフリップフロップが形成され、入
力されたデータを保持する。同時にスレーブ側ラッチ回
路ではマスター側ラッチ回路がノードN40a、N40
bに出力したデータを取り込み、インバータINV4
4、INV45により入力信号INの相補信号OUT、
OUTBを出力する。このとき、スレーブ側トランスフ
ァーゲートTG45、TG46が開いてから相補信号O
UT、OUTBが出力されるまでの論理段数が共に1段
であるため、図3のようなOUTとOUTBに位相差は
発生しない。
ことで、マスター側ラッチ回路ではインバータINV4
2、INV43によるフリップフロップが形成され、入
力されたデータを保持する。同時にスレーブ側ラッチ回
路ではマスター側ラッチ回路がノードN40a、N40
bに出力したデータを取り込み、インバータINV4
4、INV45により入力信号INの相補信号OUT、
OUTBを出力する。このとき、スレーブ側トランスフ
ァーゲートTG45、TG46が開いてから相補信号O
UT、OUTBが出力されるまでの論理段数が共に1段
であるため、図3のようなOUTとOUTBに位相差は
発生しない。
【0012】
【発明が解決しようとする課題】しかしながら、従来の
図2の回路では正相信号OUTに比べ、逆相信号OUT
Bの方はインバータINV25の遅延時間分だけ遅れて
しまうという問題点がある。この遅延時間はインバータ
の能力と、このインバータが駆動する負荷によって決ま
るが、図3のタイムチャートの例では約0.4nsの遅
れが生じている。この場合、動作周波数が低い、あるい
はレジスター以降の回路において相補信号にこの誤差程
度の精度が要求されないのならば問題は生じない。しか
し100〜200MHzといった高周波数で動作する半
導体装置の場合、この誤差は無視できない大きさとなっ
てくる。
図2の回路では正相信号OUTに比べ、逆相信号OUT
Bの方はインバータINV25の遅延時間分だけ遅れて
しまうという問題点がある。この遅延時間はインバータ
の能力と、このインバータが駆動する負荷によって決ま
るが、図3のタイムチャートの例では約0.4nsの遅
れが生じている。この場合、動作周波数が低い、あるい
はレジスター以降の回路において相補信号にこの誤差程
度の精度が要求されないのならば問題は生じない。しか
し100〜200MHzといった高周波数で動作する半
導体装置の場合、この誤差は無視できない大きさとなっ
てくる。
【0013】一方、図4の回路ではスレーブ側ラッチ回
路がダブルライン型であり、クロック信号の変化から相
補信号が出力されるまでの論理段数が正相、逆相共に等
しいため、発生される相補信号の位相は常に等しく上記
のような問題は発生しない。しかし、ダブルライン型の
ラッチ回路はシングルライン型に比べ構成素子数が多い
ためチップ面積が大きくなってしまうという欠点を持
つ。
路がダブルライン型であり、クロック信号の変化から相
補信号が出力されるまでの論理段数が正相、逆相共に等
しいため、発生される相補信号の位相は常に等しく上記
のような問題は発生しない。しかし、ダブルライン型の
ラッチ回路はシングルライン型に比べ構成素子数が多い
ためチップ面積が大きくなってしまうという欠点を持
つ。
【0014】本発明の目的は、同期式の半導体装置につ
いて位相差のない相補信号を発生させ、かつ、そのため
の素子数の増加を最小限に抑えた半導体装置を提供する
ことにある。
いて位相差のない相補信号を発生させ、かつ、そのため
の素子数の増加を最小限に抑えた半導体装置を提供する
ことにある。
【0015】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、第1のラッチ回路と第
2のラッチ回路とからなる半導体装置であって、前記第
1のラッチ回路は、入力されるクロック信号に同期して
入力信号を取り込み、入力信号の正相と逆相の相補信号
を出力するシングルライン型構造のものであり、前記第
2のラッチ回路は、前記第1のラッチ回路からの前記相
補信号をクロック信号に同期して位相差なく出力するダ
ブルライン型構造のものである。
め、本発明に係る半導体装置は、第1のラッチ回路と第
2のラッチ回路とからなる半導体装置であって、前記第
1のラッチ回路は、入力されるクロック信号に同期して
入力信号を取り込み、入力信号の正相と逆相の相補信号
を出力するシングルライン型構造のものであり、前記第
2のラッチ回路は、前記第1のラッチ回路からの前記相
補信号をクロック信号に同期して位相差なく出力するダ
ブルライン型構造のものである。
【0016】また前記第2のラッチ回路は、前記入力信
号の正相と逆相の相補信号を前記クロック信号の逆位相
に同期して取り込むものである。
号の正相と逆相の相補信号を前記クロック信号の逆位相
に同期して取り込むものである。
【0017】また前記第1のラッチ回路は、クロック信
号及びその逆相信号によってコントロールされる直列接
続のトランスファーゲートと、フリップフロップを形成
するインバータとから構成されたものである。
号及びその逆相信号によってコントロールされる直列接
続のトランスファーゲートと、フリップフロップを形成
するインバータとから構成されたものである。
【0018】また前記第2のラッチ回路は、クロック信
号及びその逆相信号によってコントロールされる直列接
続の2つのトランスファーゲート列と、該トランスファ
ーゲートからの信号を受けて相補信号を出力するインバ
ータとから構成されたものである。
号及びその逆相信号によってコントロールされる直列接
続の2つのトランスファーゲート列と、該トランスファ
ーゲートからの信号を受けて相補信号を出力するインバ
ータとから構成されたものである。
【0019】また本発明に係る半導体装置は、第1のラ
ッチ回路と第2のラッチ回路とからなる半導体装置であ
って、前記第1のラッチ回路は、入力されるクロック信
号に同期して入力信号を取り込み、入力信号と逆相の信
号を出力するシングルライン型構造のものであり、前記
第2のラッチ回路は、前記第1のラッチ回路からの逆相
信号を入力として相補信号を発生し、その相補信号をク
ロック信号に同期して位相差なく出力するダブルライン
型構造のものである。
ッチ回路と第2のラッチ回路とからなる半導体装置であ
って、前記第1のラッチ回路は、入力されるクロック信
号に同期して入力信号を取り込み、入力信号と逆相の信
号を出力するシングルライン型構造のものであり、前記
第2のラッチ回路は、前記第1のラッチ回路からの逆相
信号を入力として相補信号を発生し、その相補信号をク
ロック信号に同期して位相差なく出力するダブルライン
型構造のものである。
【0020】また前記第1のラッチ回路は、クロック信
号及びその逆相信号によってコントロールされる直列接
続のトランスファーゲートと、フリップフロップを形成
するインバータとから構成されたものである。
号及びその逆相信号によってコントロールされる直列接
続のトランスファーゲートと、フリップフロップを形成
するインバータとから構成されたものである。
【0021】また前記第2のラッチ回路は、クロック信
号及びその逆相信号によってコントロールされる直列接
続の2つのトランスファーゲート列と、前は第1のラッ
チ回路からの逆相信号から入力信号の正相信号を発生さ
せるインバータと、該トランスファーゲートからの信号
を受けて相補信号を出力するインバータとから構成され
たものである。
号及びその逆相信号によってコントロールされる直列接
続の2つのトランスファーゲート列と、前は第1のラッ
チ回路からの逆相信号から入力信号の正相信号を発生さ
せるインバータと、該トランスファーゲートからの信号
を受けて相補信号を出力するインバータとから構成され
たものである。
【0022】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【0023】(実施形態1)図1は本発明の実施形態1
を示す回路図である。
を示す回路図である。
【0024】図において本発明は基本的構成として、第
1のラッチ回路を構成素子数の少ないシングルライン型
で構成し、第1のラッチ回路において相補信号を発生さ
せることにより、第1のラッチ回路内で相補信号の位相
差を吸収している。
1のラッチ回路を構成素子数の少ないシングルライン型
で構成し、第1のラッチ回路において相補信号を発生さ
せることにより、第1のラッチ回路内で相補信号の位相
差を吸収している。
【0025】さらに、第2のラッチ回路はダブルライン
型で構成するが、第1のラッチ回路の出力信号は入力信
号INの逆相信号のみとし、第2のラッチ回路の前段に
インバーターを新たに配置することにより、ダブルライ
ン型ラッチ回路に必要な相補信号を発生させている。
型で構成するが、第1のラッチ回路の出力信号は入力信
号INの逆相信号のみとし、第2のラッチ回路の前段に
インバーターを新たに配置することにより、ダブルライ
ン型ラッチ回路に必要な相補信号を発生させている。
【0026】次に本発明の具体例を実施形態1として図
1に基づいて説明する。
1に基づいて説明する。
【0027】図1に示すように本発明の実施形態1に係
る半導体装置は、前段の第1(以下、マスター側とい
う)のラッチ回路を素子数の少ないシングルライン型構
造、具体的にはクロック信号CK及びその逆相信号CK
Bによってコントロールされる直列接続の2つのトラン
スファーゲートTG11及びTG12と、フリップフロ
ップを形成する2つのインバータINV11及びINV
12とからなり、クロックCKがLからHに変化するの
に同期して入力信号INを取込み、インバータINV1
1によって入力信号INの逆相信号をノードN10aに
出力し、さらにインバータINV12によって入力信号
INの同相信号をノードN10bに出力するようになっ
ている。
る半導体装置は、前段の第1(以下、マスター側とい
う)のラッチ回路を素子数の少ないシングルライン型構
造、具体的にはクロック信号CK及びその逆相信号CK
Bによってコントロールされる直列接続の2つのトラン
スファーゲートTG11及びTG12と、フリップフロ
ップを形成する2つのインバータINV11及びINV
12とからなり、クロックCKがLからHに変化するの
に同期して入力信号INを取込み、インバータINV1
1によって入力信号INの逆相信号をノードN10aに
出力し、さらにインバータINV12によって入力信号
INの同相信号をノードN10bに出力するようになっ
ている。
【0028】さらに後段の第2(以下、スレーブ側とい
う)のラッチ回路をダブルライン型構造、具体的には、
クロック信号CK及びその逆相信号CKBによってコン
トロールされる直列接続の2つのトランスファーゲート
TG13及びTG15とTG14及びTG16と、これ
らのトランスファーゲートTG13及びTG15とTG
14及びTG16とからの信号を受けて相補信号00
T、00TBを出力するインバータINV13、INV
14とから構成している。
う)のラッチ回路をダブルライン型構造、具体的には、
クロック信号CK及びその逆相信号CKBによってコン
トロールされる直列接続の2つのトランスファーゲート
TG13及びTG15とTG14及びTG16と、これ
らのトランスファーゲートTG13及びTG15とTG
14及びTG16とからの信号を受けて相補信号00
T、00TBを出力するインバータINV13、INV
14とから構成している。
【0029】またトランスファーゲートTG13は、ノ
ードN10aに出力される入力信号INの逆相信号を入
力し、トランスファーゲートTG14は、ノードN10
aに出力される入力信号INの同相信号を入力するよう
になっている。
ードN10aに出力される入力信号INの逆相信号を入
力し、トランスファーゲートTG14は、ノードN10
aに出力される入力信号INの同相信号を入力するよう
になっている。
【0030】したがって、シングルライン型で構成され
たマスター側ラッチ回路は、入力信号INを入力とする
が、マスター側ラッチ回路はクロックCKのLからHへ
の変化に同期して入力信号INを取り込み、インバータ
INV11によって入力信号INの逆相信号をノードN
10aに出力し、さらにインバータINV12により入
力信号の同相信号をノードN10bに出力する。そし
て、クロックCKがHからLに変化したとき、マスター
側ラッチ回路は、トランスファーゲートTG12が開く
ことによりインバータINV11とINV12でフリッ
プフロップを形成し、入力データを保持する。
たマスター側ラッチ回路は、入力信号INを入力とする
が、マスター側ラッチ回路はクロックCKのLからHへ
の変化に同期して入力信号INを取り込み、インバータ
INV11によって入力信号INの逆相信号をノードN
10aに出力し、さらにインバータINV12により入
力信号の同相信号をノードN10bに出力する。そし
て、クロックCKがHからLに変化したとき、マスター
側ラッチ回路は、トランスファーゲートTG12が開く
ことによりインバータINV11とINV12でフリッ
プフロップを形成し、入力データを保持する。
【0031】一方、スレーブ側ラッチ回路はノードN1
0a、N10bに出力されている相補信号を取り込み、
インバータINV13、INV14によって位相差のな
い相補信号を出力する。
0a、N10bに出力されている相補信号を取り込み、
インバータINV13、INV14によって位相差のな
い相補信号を出力する。
【0032】図6は、図1に示す回路のタイミングチャ
ートである。この図を参照しつつ図1に示す回路の動作
を説明する。マスター側ラッチ回路はクロック信号CK
の立ち上がりに同期して入力信号INのデータを取り込
み、その逆相のデータをトランスファーゲートTG11
を介してインバータINV11によりN10aに出力す
る。さらにインバータINV12によりノードN10a
の逆相データ、すなわち入力信号と同相のデータがノー
ドN10bに出力することにより、マスター側ラッチ回
路内で相補信号を発生している。
ートである。この図を参照しつつ図1に示す回路の動作
を説明する。マスター側ラッチ回路はクロック信号CK
の立ち上がりに同期して入力信号INのデータを取り込
み、その逆相のデータをトランスファーゲートTG11
を介してインバータINV11によりN10aに出力す
る。さらにインバータINV12によりノードN10a
の逆相データ、すなわち入力信号と同相のデータがノー
ドN10bに出力することにより、マスター側ラッチ回
路内で相補信号を発生している。
【0033】そしてクロック信号CKの立ち上がりで、
マスター側ラッチ回路はインバータINV11とINV
12によるフリップフロップにて入力信号INのデータ
を保持する。
マスター側ラッチ回路はインバータINV11とINV
12によるフリップフロップにて入力信号INのデータ
を保持する。
【0034】一方、スレーブ側ラッチ回路はノードN1
0a、N10bに出力されている両相のデータを取り込
み、トランスファーゲートTG13、TG14を介し、
インバータINV13、INV14によって相補信号O
UT、OUTBを出力する。このとき、スレーブ側トラ
ンスファーゲートTG13、TG14が開いてから相補
信号OUT、OUTBが出力されるまでの論理段数が共
に1段であるため、出力される相補信号OUTとOUT
Bに位相差は発生しない。
0a、N10bに出力されている両相のデータを取り込
み、トランスファーゲートTG13、TG14を介し、
インバータINV13、INV14によって相補信号O
UT、OUTBを出力する。このとき、スレーブ側トラ
ンスファーゲートTG13、TG14が開いてから相補
信号OUT、OUTBが出力されるまでの論理段数が共
に1段であるため、出力される相補信号OUTとOUT
Bに位相差は発生しない。
【0035】(実施形態2)図7は、本発明の実施形態
2を示す回路図である。
2を示す回路図である。
【0036】TG71〜TG76はトランスファーゲー
ト、INV71〜INV74はインバータであり、実施
形態2では、これらを用いて実施形態1と同様にマスタ
ー側ラッチ回路はシングルライン型、スレーブ側ラッチ
回路はダブルライン型で構成されているが、実施形態2
は、入力信号INの同相信号を出力しているインバータ
が、マスター側ラッチ回路のフリップフロップを形成し
ているインバータINV72(図1のINV12に相
当)ではなく、新規に配置されたインバータINV75
である点で実施形態1と相違している。
ト、INV71〜INV74はインバータであり、実施
形態2では、これらを用いて実施形態1と同様にマスタ
ー側ラッチ回路はシングルライン型、スレーブ側ラッチ
回路はダブルライン型で構成されているが、実施形態2
は、入力信号INの同相信号を出力しているインバータ
が、マスター側ラッチ回路のフリップフロップを形成し
ているインバータINV72(図1のINV12に相
当)ではなく、新規に配置されたインバータINV75
である点で実施形態1と相違している。
【0037】通常、マスター側ラッチ回路内の2つのイ
ンバータのうち、入力信号INを受けその逆相信号を出
力するインバータINV71と、その出力を受けインバ
ータINV71のゲートに入力信号INと同相の信号を
出力しフリップフロップを形成しているインバータIN
V72は、サイズを変えて作られるのが一般的である。
これは、インバータINV72はフリップフロップを形
成しデータを保持しさえすればよいので、Wは数μmと
いうサイズで十分なためである。
ンバータのうち、入力信号INを受けその逆相信号を出
力するインバータINV71と、その出力を受けインバ
ータINV71のゲートに入力信号INと同相の信号を
出力しフリップフロップを形成しているインバータIN
V72は、サイズを変えて作られるのが一般的である。
これは、インバータINV72はフリップフロップを形
成しデータを保持しさえすればよいので、Wは数μmと
いうサイズで十分なためである。
【0038】しかし、製造過程においてマスクレイアウ
トや信号配線等の都合でマスター側とスレーブ側のラッ
チ回路をある程度離して配置せざるを得ない場合や、レ
ジスターの出力負荷が大きくスレーブ側ラッチ回路中の
インバータINV73、INV74のサイズが大きくな
ってしまう場合などでは、インバータINV72の駆動
能力が足りなくなり相補信号にずれが生じてしまう可能
性がある。
トや信号配線等の都合でマスター側とスレーブ側のラッ
チ回路をある程度離して配置せざるを得ない場合や、レ
ジスターの出力負荷が大きくスレーブ側ラッチ回路中の
インバータINV73、INV74のサイズが大きくな
ってしまう場合などでは、インバータINV72の駆動
能力が足りなくなり相補信号にずれが生じてしまう可能
性がある。
【0039】そのため実施形態2ではシングルライン型
のマスター側ラッチ回路の出力から、その逆相信号を発
生させるためのインバータINV75を新たに配置する
ことにより、上記問題を解決している。
のマスター側ラッチ回路の出力から、その逆相信号を発
生させるためのインバータINV75を新たに配置する
ことにより、上記問題を解決している。
【0040】
【発明の効果】以上説明したように本発明によれば、マ
スター側ラッチ回路をシングルライン型、スレーブ側ラ
ッチ回路をダブルライン型で構成することにより、レジ
スターが出力する相補信号を位相差なく出力させること
ができ、かつマスター、スレーブの両方をダブルライン
型で構成するよりも素子数が少なく、面積を小さくでき
る。
スター側ラッチ回路をシングルライン型、スレーブ側ラ
ッチ回路をダブルライン型で構成することにより、レジ
スターが出力する相補信号を位相差なく出力させること
ができ、かつマスター、スレーブの両方をダブルライン
型で構成するよりも素子数が少なく、面積を小さくでき
る。
【0041】さらに、フリップフロップを構成するイン
バータとは別のインバータを用いて逆相信号を発生させ
ることにより、マスター、スレーブのラッチ回路を離し
て配置したり、レジスターの出力負荷が大きい場合にも
対応できる。
バータとは別のインバータを用いて逆相信号を発生させ
ることにより、マスター、スレーブのラッチ回路を離し
て配置したり、レジスターの出力負荷が大きい場合にも
対応できる。
【図1】本発明の実施形態1を示す回路図である。
【図2】従来例1を示す回路図である。
【図3】従来例1の回路におけるタイミングチャートで
ある。
ある。
【図4】従来例2を示す回路図である。
【図5】従来例2の回路におけるタイミングチャートで
ある。
ある。
【図6】本実施形態2の回路におけるタイミングチャー
トである。
トである。
【図7】本発明の実施形態2を示す回路図である。
TG11〜TG14、TG71〜TG74 トランスフ
ァーゲート INV11〜INV14、INV71〜INV75 イ
ンバータ
ァーゲート INV11〜INV14、INV71〜INV75 イ
ンバータ
Claims (7)
- 【請求項1】 第1のラッチ回路と第2のラッチ回路と
からなる半導体装置であって、 前記第1のラッチ回路は、入力されるクロック信号に同
期して入力信号を取り込み、入力信号の正相と逆相の相
補信号を出力するシングルライン型構造のものであり、 前記第2のラッチ回路は、前記第1のラッチ回路からの
前記相補信号をクロック信号に同期して位相差なく出力
するダブルライン型構造のものであることを特徴とする
半導体装置。 - 【請求項2】 前記第2のラッチ回路は、前記入力信号
の正相と逆相の相補信号を前記クロック信号の逆位相に
同期して取り込むものであることを特徴とする請求項1
に記載の半導体装置。 - 【請求項3】 前記第1のラッチ回路は、クロック信号
及びその逆相信号によってコントロールされる直列接続
のトランスファーゲートと、フリップフロップを形成す
るインバータとから構成されたものであることを特徴と
する請求項1に記載の半導体装置。 - 【請求項4】 前記第2のラッチ回路は、クロック信号
及びその逆相信号によってコントロールされる直列接続
の2つのトランスファーゲート列と、該トランスファー
ゲートからの信号を受けて相補信号を出力するインバー
タとから構成されたものであることを特徴とする請求項
1又は2に記載の半導体装置。 - 【請求項5】 第1のラッチ回路と第2のラッチ回路と
からなる半導体装置であって、 前記第1のラッチ回路は、入力されるクロック信号に同
期して入力信号を取り込み、入力信号と逆相の信号を出
力するシングルライン型構造のものであり、 前記第2のラッチ回路は、前記第1のラッチ回路からの
逆相信号を入力として相補信号を発生し、その相補信号
をクロック信号に同期して位相差なく出力するダブルラ
イン型構造のものであることを特徴とする半導体装置。 - 【請求項6】 前記第1のラッチ回路は、クロック信号
及びその逆相信号によってコントロールされる直列接続
のトランスファーゲートと、フリップフロップを形成す
るインバータとから構成されたものであることを特徴と
する請求項5に記載の半導体装置。 - 【請求項7】 前記第2のラッチ回路は、クロック信号
及びその逆相信号によってコントロールされる直列接続
の2つのトランスファーゲート列と、前は第1のラッチ
回路からの逆相信号から入力信号の正相信号を発生させ
るインバータと、該トランスファーゲートからの信号を
受けて相補信号を出力するインバータとから構成された
ものであることを特徴とする請求項6に記載の半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9313718A JPH11150458A (ja) | 1997-11-14 | 1997-11-14 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9313718A JPH11150458A (ja) | 1997-11-14 | 1997-11-14 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11150458A true JPH11150458A (ja) | 1999-06-02 |
Family
ID=18044687
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9313718A Pending JPH11150458A (ja) | 1997-11-14 | 1997-11-14 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11150458A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007295562A (ja) * | 2006-04-21 | 2007-11-08 | Samsung Electronics Co Ltd | 分相器 |
JP2014216665A (ja) * | 2013-04-22 | 2014-11-17 | 富士通株式会社 | データ保持回路、及び、半導体集積回路装置 |
WO2020079951A1 (ja) * | 2018-10-16 | 2020-04-23 | ソニーセミコンダクタソリューションズ株式会社 | データ保持回路 |
-
1997
- 1997-11-14 JP JP9313718A patent/JPH11150458A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007295562A (ja) * | 2006-04-21 | 2007-11-08 | Samsung Electronics Co Ltd | 分相器 |
JP2014216665A (ja) * | 2013-04-22 | 2014-11-17 | 富士通株式会社 | データ保持回路、及び、半導体集積回路装置 |
WO2020079951A1 (ja) * | 2018-10-16 | 2020-04-23 | ソニーセミコンダクタソリューションズ株式会社 | データ保持回路 |
US11336271B2 (en) | 2018-10-16 | 2022-05-17 | Sony Semiconductor Solutions Corporation | Data holding circuit |
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