JPH11150458A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11150458A JPH11150458A JP9313718A JP31371897A JPH11150458A JP H11150458 A JPH11150458 A JP H11150458A JP 9313718 A JP9313718 A JP 9313718A JP 31371897 A JP31371897 A JP 31371897A JP H11150458 A JPH11150458 A JP H11150458A
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- latch circuit
- semiconductor device
- phase
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Abstract
(57)【要約】
【課題】 相補信号を発生させるレジスター回路におい
て、出力する相補信号の位相差をなくす。 【解決手段】 レジスターのマスター側ラッチ回路をシ
ングルライン型で構成し、スレーブ側ラッチ回路をダブ
ルライン型で構成する。第１のラッチ回路は、クロック
信号及びその逆相信号によってコントロールされる直列
接続のトランスファーゲートＴＧ１１，ＴＧ１２と、フ
リップフロップを形成するインバータＩＮＶ１１，１２
とから構成され、第２のラッチ回路は、クロック信号及
びその逆相信号によってコントロールされる直列接続の
２つのトランスファーゲートＴＧ１３，１５、１４，１
６列と、トランスファーゲート１３，１５、１４，１６
からの信号を受けて相補信号を出力するインバータＩＮ
Ｖ１３，１４とから構成される。これにより、構成素子
数の増加を最小限に抑えながら、出力する相補信号の位
相差をなくす。
て、出力する相補信号の位相差をなくす。 【解決手段】 レジスターのマスター側ラッチ回路をシ
ングルライン型で構成し、スレーブ側ラッチ回路をダブ
ルライン型で構成する。第１のラッチ回路は、クロック
信号及びその逆相信号によってコントロールされる直列
接続のトランスファーゲートＴＧ１１，ＴＧ１２と、フ
リップフロップを形成するインバータＩＮＶ１１，１２
とから構成され、第２のラッチ回路は、クロック信号及
びその逆相信号によってコントロールされる直列接続の
２つのトランスファーゲートＴＧ１３，１５、１４，１
６列と、トランスファーゲート１３，１５、１４，１６
からの信号を受けて相補信号を出力するインバータＩＮ
Ｖ１３，１４とから構成される。これにより、構成素子
数の増加を最小限に抑えながら、出力する相補信号の位
相差をなくす。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にクロック信号に同期して動作し、かつ正相と逆相の
２つの相補信号を同時に位相差なく発生する半導体装置
に関する。
特にクロック信号に同期して動作し、かつ正相と逆相の
２つの相補信号を同時に位相差なく発生する半導体装置
に関する。
【０００２】
【従来の技術】従来、相補信号を発生させるレジスター
回路としては、もっとも単純なものとして図２に示すよ
うな回路があった。
回路としては、もっとも単純なものとして図２に示すよ
うな回路があった。
【０００３】図２に示すレジスター回路は、クロック信
号ＣＫ及びその逆相信号ＣＫＢによってコントロールさ
れる直列に接続された２つのシングルライン型ラッチ回
路（マスター、スレーブ）と、後段のスレーブ側ラッチ
回路の出力から逆相信号を発生させるためのインバータ
ＩＮＶ２５で構成されている。ＴＧ２１、ＴＧ２２、Ｔ
Ｇ２３、ＴＧ２４はトランスファーゲート、ＩＮＶ２
１、２２、２３、２４はインバータである。
号ＣＫ及びその逆相信号ＣＫＢによってコントロールさ
れる直列に接続された２つのシングルライン型ラッチ回
路（マスター、スレーブ）と、後段のスレーブ側ラッチ
回路の出力から逆相信号を発生させるためのインバータ
ＩＮＶ２５で構成されている。ＴＧ２１、ＴＧ２２、Ｔ
Ｇ２３、ＴＧ２４はトランスファーゲート、ＩＮＶ２
１、２２、２３、２４はインバータである。
【０００４】この回路において入力信号ＩＮが入力され
るマスター側ラッチ回路は前記クロック信号ＣＫがＨの
時（ＣＫＢがＬの時）、トランスファーゲートＴＧ２１
を介してデータを取り込み、インバータＩＮＶ２１より
逆相信号をノードＮ２０に出力する。クロック信号ＣＫ
がＬの時（ＣＫＢがＨの時）にはトランスファーゲート
ＴＧ２１が閉じ、トランスファーゲートＴＧ２２が開く
ことでインバータＩＮＶ２１とＩＮＶ２２とでフリップ
フロップが形成され、入力信号ＩＮのデータが保持され
る。
るマスター側ラッチ回路は前記クロック信号ＣＫがＨの
時（ＣＫＢがＬの時）、トランスファーゲートＴＧ２１
を介してデータを取り込み、インバータＩＮＶ２１より
逆相信号をノードＮ２０に出力する。クロック信号ＣＫ
がＬの時（ＣＫＢがＨの時）にはトランスファーゲート
ＴＧ２１が閉じ、トランスファーゲートＴＧ２２が開く
ことでインバータＩＮＶ２１とＩＮＶ２２とでフリップ
フロップが形成され、入力信号ＩＮのデータが保持され
る。
【０００５】そしてマスター側ラッチ回路の出力が入力
されるスレーブ側ラッチ回路では、マスター側ラッチ回
路とは逆にクロック信号がＬの時、マスター側ラッチ回
路の出力データを取り込み、クロック信号がＨの時、ト
ランスファーゲートＴＧ２３が閉じ、トランスファーゲ
ートＴＧ２４が開くことにより、インバータＩＮＶ２３
とＩＮＶ２４でフリップフロップを形成してデータを保
持している。そしてスレーブ側ラッチ回路がマスター側
ラッチ回路の出力データを取り込み、入力信号と同相の
信号ＯＵＴを出力した後、インバータＩＮＶ２５によっ
て逆相信号ＯＵＴＢを発生させることで相補信号を得て
いる。
されるスレーブ側ラッチ回路では、マスター側ラッチ回
路とは逆にクロック信号がＬの時、マスター側ラッチ回
路の出力データを取り込み、クロック信号がＨの時、ト
ランスファーゲートＴＧ２３が閉じ、トランスファーゲ
ートＴＧ２４が開くことにより、インバータＩＮＶ２３
とＩＮＶ２４でフリップフロップを形成してデータを保
持している。そしてスレーブ側ラッチ回路がマスター側
ラッチ回路の出力データを取り込み、入力信号と同相の
信号ＯＵＴを出力した後、インバータＩＮＶ２５によっ
て逆相信号ＯＵＴＢを発生させることで相補信号を得て
いる。
【０００６】図３に、図２に示す回路のタイミングチャ
ートを示す。入力信号ＩＮのデータは、クロックＣＫが
ＬからＨに変化した時にトランスファーゲートＴＧ２１
が開くことにより、マスター側ラッチ回路に取り込まれ
る。そしてマスター側ラッチ回路ではインバータＩＮＶ
２１によって入力信号ＩＮの逆相のデータをノードＮ２
０に出力する。このときスレーブ側ラッチ回路のトラン
スファーゲートＴＧ２３は閉じているので、スレーブ側
にはノードＮ２０のデータはまだ取り込まれておらず、
前サイクルのデータを出力し続けている。
ートを示す。入力信号ＩＮのデータは、クロックＣＫが
ＬからＨに変化した時にトランスファーゲートＴＧ２１
が開くことにより、マスター側ラッチ回路に取り込まれ
る。そしてマスター側ラッチ回路ではインバータＩＮＶ
２１によって入力信号ＩＮの逆相のデータをノードＮ２
０に出力する。このときスレーブ側ラッチ回路のトラン
スファーゲートＴＧ２３は閉じているので、スレーブ側
にはノードＮ２０のデータはまだ取り込まれておらず、
前サイクルのデータを出力し続けている。
【０００７】次にクロックＣＫがＨからＬに変化する
と、マスター側ラッチ回路ではトランスファーゲートＴ
Ｇ２１が閉じ、トランスファーゲートＴＧ２２が開くの
で、インバータＩＮＶ２１とＩＮＶ２２によってマスタ
ー側ラッチ回路内でフリップフロップが形成され、入力
信号ＩＮのデータが保持される。同時に、スレーブ側で
はトランスファーゲートＴＧ２３が開くので、マスター
側ラッチ回路がノードＮ２０に出力した入力信号の逆位
相のデータがスレーブ側ラッチ回路に取り込まれ、イン
バータＩＮＶ２３によって入力信号ＩＮと同相のデータ
であるＯＵＴが出力される。そして逆相データＯＵＴＢ
は、ＯＵＴの出力を受けてインバータＩＮＶ２５によっ
てインバータ１段分の遅延時間だけ遅れて出力される。
と、マスター側ラッチ回路ではトランスファーゲートＴ
Ｇ２１が閉じ、トランスファーゲートＴＧ２２が開くの
で、インバータＩＮＶ２１とＩＮＶ２２によってマスタ
ー側ラッチ回路内でフリップフロップが形成され、入力
信号ＩＮのデータが保持される。同時に、スレーブ側で
はトランスファーゲートＴＧ２３が開くので、マスター
側ラッチ回路がノードＮ２０に出力した入力信号の逆位
相のデータがスレーブ側ラッチ回路に取り込まれ、イン
バータＩＮＶ２３によって入力信号ＩＮと同相のデータ
であるＯＵＴが出力される。そして逆相データＯＵＴＢ
は、ＯＵＴの出力を受けてインバータＩＮＶ２５によっ
てインバータ１段分の遅延時間だけ遅れて出力される。
【０００８】また、他の従来例の回路として図４に示す
ように、マスター、スレーブ側の両ラッチ回路にダブル
ライン型ラッチ回路を用いたレジスターがある。
ように、マスター、スレーブ側の両ラッチ回路にダブル
ライン型ラッチ回路を用いたレジスターがある。
【０００９】このダブルライン型ラッチ回路では図２の
シングル型ラッチ回路と違い、ラッチ回路への入力信号
自体が相補信号である必要があるので、相補信号発生の
ためのインバータＩＮＶ４１は、ラッチ回路の前に配置
されている。そして動作としては図２の回路と同じよう
にクロック信号ＣＫの位相がＨの時、マスター側ラッチ
回路の信号の取り込みが行われ、クロック信号がＬの
時、マスター側のデータ保持とスレーブ側のデータの取
り込み及び入力信号の相補信号の出力が行われる。ＴＧ
４１、ＴＧ４２、ＴＧ４３、ＴＧ４５、ＴＧ４６、ＴＧ
４７、ＴＧ４８はトランスファーゲート、ＩＮＶ４１〜
ＩＮＶ４５はインバータである。
シングル型ラッチ回路と違い、ラッチ回路への入力信号
自体が相補信号である必要があるので、相補信号発生の
ためのインバータＩＮＶ４１は、ラッチ回路の前に配置
されている。そして動作としては図２の回路と同じよう
にクロック信号ＣＫの位相がＨの時、マスター側ラッチ
回路の信号の取り込みが行われ、クロック信号がＬの
時、マスター側のデータ保持とスレーブ側のデータの取
り込み及び入力信号の相補信号の出力が行われる。ＴＧ
４１、ＴＧ４２、ＴＧ４３、ＴＧ４５、ＴＧ４６、ＴＧ
４７、ＴＧ４８はトランスファーゲート、ＩＮＶ４１〜
ＩＮＶ４５はインバータである。
【００１０】図５に、図４に示す回路のタイミングチャ
ートを示す。入力信号ＩＮのデータはマスター側ラッチ
回路に取り込まれる前にインバータＩＮＶ４１によって
相補信号が発生しており、クロックＣＫがＬからＨに変
化する事により２つの信号は同時にマスター側ラッチに
取り込まれ、インバータＩＮＶ４２、ＩＮＶ４３により
それぞれの逆相信号がノードＮ４０ａ、Ｎ４０ｂに出力
される。
ートを示す。入力信号ＩＮのデータはマスター側ラッチ
回路に取り込まれる前にインバータＩＮＶ４１によって
相補信号が発生しており、クロックＣＫがＬからＨに変
化する事により２つの信号は同時にマスター側ラッチに
取り込まれ、インバータＩＮＶ４２、ＩＮＶ４３により
それぞれの逆相信号がノードＮ４０ａ、Ｎ４０ｂに出力
される。
【００１１】そしてクロックＣＫがＨからＬに変化する
ことで、マスター側ラッチ回路ではインバータＩＮＶ４
２、ＩＮＶ４３によるフリップフロップが形成され、入
力されたデータを保持する。同時にスレーブ側ラッチ回
路ではマスター側ラッチ回路がノードＮ４０ａ、Ｎ４０
ｂに出力したデータを取り込み、インバータＩＮＶ４
４、ＩＮＶ４５により入力信号ＩＮの相補信号ＯＵＴ、
ＯＵＴＢを出力する。このとき、スレーブ側トランスフ
ァーゲートＴＧ４５、ＴＧ４６が開いてから相補信号Ｏ
ＵＴ、ＯＵＴＢが出力されるまでの論理段数が共に１段
であるため、図３のようなＯＵＴとＯＵＴＢに位相差は
発生しない。
ことで、マスター側ラッチ回路ではインバータＩＮＶ４
２、ＩＮＶ４３によるフリップフロップが形成され、入
力されたデータを保持する。同時にスレーブ側ラッチ回
路ではマスター側ラッチ回路がノードＮ４０ａ、Ｎ４０
ｂに出力したデータを取り込み、インバータＩＮＶ４
４、ＩＮＶ４５により入力信号ＩＮの相補信号ＯＵＴ、
ＯＵＴＢを出力する。このとき、スレーブ側トランスフ
ァーゲートＴＧ４５、ＴＧ４６が開いてから相補信号Ｏ
ＵＴ、ＯＵＴＢが出力されるまでの論理段数が共に１段
であるため、図３のようなＯＵＴとＯＵＴＢに位相差は
発生しない。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
図２の回路では正相信号ＯＵＴに比べ、逆相信号ＯＵＴ
Ｂの方はインバータＩＮＶ２５の遅延時間分だけ遅れて
しまうという問題点がある。この遅延時間はインバータ
の能力と、このインバータが駆動する負荷によって決ま
るが、図３のタイムチャートの例では約０．４ｎｓの遅
れが生じている。この場合、動作周波数が低い、あるい
はレジスター以降の回路において相補信号にこの誤差程
度の精度が要求されないのならば問題は生じない。しか
し１００〜２００ＭＨｚといった高周波数で動作する半
導体装置の場合、この誤差は無視できない大きさとなっ
てくる。
図２の回路では正相信号ＯＵＴに比べ、逆相信号ＯＵＴ
Ｂの方はインバータＩＮＶ２５の遅延時間分だけ遅れて
しまうという問題点がある。この遅延時間はインバータ
の能力と、このインバータが駆動する負荷によって決ま
るが、図３のタイムチャートの例では約０．４ｎｓの遅
れが生じている。この場合、動作周波数が低い、あるい
はレジスター以降の回路において相補信号にこの誤差程
度の精度が要求されないのならば問題は生じない。しか
し１００〜２００ＭＨｚといった高周波数で動作する半
導体装置の場合、この誤差は無視できない大きさとなっ
てくる。
【００１３】一方、図４の回路ではスレーブ側ラッチ回
路がダブルライン型であり、クロック信号の変化から相
補信号が出力されるまでの論理段数が正相、逆相共に等
しいため、発生される相補信号の位相は常に等しく上記
のような問題は発生しない。しかし、ダブルライン型の
ラッチ回路はシングルライン型に比べ構成素子数が多い
ためチップ面積が大きくなってしまうという欠点を持
つ。
路がダブルライン型であり、クロック信号の変化から相
補信号が出力されるまでの論理段数が正相、逆相共に等
しいため、発生される相補信号の位相は常に等しく上記
のような問題は発生しない。しかし、ダブルライン型の
ラッチ回路はシングルライン型に比べ構成素子数が多い
ためチップ面積が大きくなってしまうという欠点を持
つ。
【００１４】本発明の目的は、同期式の半導体装置につ
いて位相差のない相補信号を発生させ、かつ、そのため
の素子数の増加を最小限に抑えた半導体装置を提供する
ことにある。
いて位相差のない相補信号を発生させ、かつ、そのため
の素子数の増加を最小限に抑えた半導体装置を提供する
ことにある。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、第１のラッチ回路と第
２のラッチ回路とからなる半導体装置であって、前記第
１のラッチ回路は、入力されるクロック信号に同期して
入力信号を取り込み、入力信号の正相と逆相の相補信号
を出力するシングルライン型構造のものであり、前記第
２のラッチ回路は、前記第１のラッチ回路からの前記相
補信号をクロック信号に同期して位相差なく出力するダ
ブルライン型構造のものである。
め、本発明に係る半導体装置は、第１のラッチ回路と第
２のラッチ回路とからなる半導体装置であって、前記第
１のラッチ回路は、入力されるクロック信号に同期して
入力信号を取り込み、入力信号の正相と逆相の相補信号
を出力するシングルライン型構造のものであり、前記第
２のラッチ回路は、前記第１のラッチ回路からの前記相
補信号をクロック信号に同期して位相差なく出力するダ
ブルライン型構造のものである。
【００１６】また前記第２のラッチ回路は、前記入力信
号の正相と逆相の相補信号を前記クロック信号の逆位相
に同期して取り込むものである。
号の正相と逆相の相補信号を前記クロック信号の逆位相
に同期して取り込むものである。
【００１７】また前記第１のラッチ回路は、クロック信
号及びその逆相信号によってコントロールされる直列接
続のトランスファーゲートと、フリップフロップを形成
するインバータとから構成されたものである。
号及びその逆相信号によってコントロールされる直列接
続のトランスファーゲートと、フリップフロップを形成
するインバータとから構成されたものである。
【００１８】また前記第２のラッチ回路は、クロック信
号及びその逆相信号によってコントロールされる直列接
続の２つのトランスファーゲート列と、該トランスファ
ーゲートからの信号を受けて相補信号を出力するインバ
ータとから構成されたものである。
号及びその逆相信号によってコントロールされる直列接
続の２つのトランスファーゲート列と、該トランスファ
ーゲートからの信号を受けて相補信号を出力するインバ
ータとから構成されたものである。
【００１９】また本発明に係る半導体装置は、第１のラ
ッチ回路と第２のラッチ回路とからなる半導体装置であ
って、前記第１のラッチ回路は、入力されるクロック信
号に同期して入力信号を取り込み、入力信号と逆相の信
号を出力するシングルライン型構造のものであり、前記
第２のラッチ回路は、前記第１のラッチ回路からの逆相
信号を入力として相補信号を発生し、その相補信号をク
ロック信号に同期して位相差なく出力するダブルライン
型構造のものである。
ッチ回路と第２のラッチ回路とからなる半導体装置であ
って、前記第１のラッチ回路は、入力されるクロック信
号に同期して入力信号を取り込み、入力信号と逆相の信
号を出力するシングルライン型構造のものであり、前記
第２のラッチ回路は、前記第１のラッチ回路からの逆相
信号を入力として相補信号を発生し、その相補信号をク
ロック信号に同期して位相差なく出力するダブルライン
型構造のものである。
【００２０】また前記第１のラッチ回路は、クロック信
号及びその逆相信号によってコントロールされる直列接
続のトランスファーゲートと、フリップフロップを形成
するインバータとから構成されたものである。
号及びその逆相信号によってコントロールされる直列接
続のトランスファーゲートと、フリップフロップを形成
するインバータとから構成されたものである。
【００２１】また前記第２のラッチ回路は、クロック信
号及びその逆相信号によってコントロールされる直列接
続の２つのトランスファーゲート列と、前は第１のラッ
チ回路からの逆相信号から入力信号の正相信号を発生さ
せるインバータと、該トランスファーゲートからの信号
を受けて相補信号を出力するインバータとから構成され
たものである。
号及びその逆相信号によってコントロールされる直列接
続の２つのトランスファーゲート列と、前は第１のラッ
チ回路からの逆相信号から入力信号の正相信号を発生さ
せるインバータと、該トランスファーゲートからの信号
を受けて相補信号を出力するインバータとから構成され
たものである。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２３】（実施形態１）図１は本発明の実施形態１
を示す回路図である。
を示す回路図である。
【００２４】図において本発明は基本的構成として、第
１のラッチ回路を構成素子数の少ないシングルライン型
で構成し、第１のラッチ回路において相補信号を発生さ
せることにより、第１のラッチ回路内で相補信号の位相
差を吸収している。
１のラッチ回路を構成素子数の少ないシングルライン型
で構成し、第１のラッチ回路において相補信号を発生さ
せることにより、第１のラッチ回路内で相補信号の位相
差を吸収している。
【００２５】さらに、第２のラッチ回路はダブルライン
型で構成するが、第１のラッチ回路の出力信号は入力信
号ＩＮの逆相信号のみとし、第２のラッチ回路の前段に
インバーターを新たに配置することにより、ダブルライ
ン型ラッチ回路に必要な相補信号を発生させている。
型で構成するが、第１のラッチ回路の出力信号は入力信
号ＩＮの逆相信号のみとし、第２のラッチ回路の前段に
インバーターを新たに配置することにより、ダブルライ
ン型ラッチ回路に必要な相補信号を発生させている。
【００２６】次に本発明の具体例を実施形態１として図
１に基づいて説明する。
１に基づいて説明する。
【００２７】図１に示すように本発明の実施形態１に係
る半導体装置は、前段の第１（以下、マスター側とい
う）のラッチ回路を素子数の少ないシングルライン型構
造、具体的にはクロック信号ＣＫ及びその逆相信号ＣＫ
Ｂによってコントロールされる直列接続の２つのトラン
スファーゲートＴＧ１１及びＴＧ１２と、フリップフロ
ップを形成する２つのインバータＩＮＶ１１及びＩＮＶ
１２とからなり、クロックＣＫがＬからＨに変化するの
に同期して入力信号ＩＮを取込み、インバータＩＮＶ１
１によって入力信号ＩＮの逆相信号をノードＮ１０ａに
出力し、さらにインバータＩＮＶ１２によって入力信号
ＩＮの同相信号をノードＮ１０ｂに出力するようになっ
ている。
る半導体装置は、前段の第１（以下、マスター側とい
う）のラッチ回路を素子数の少ないシングルライン型構
造、具体的にはクロック信号ＣＫ及びその逆相信号ＣＫ
Ｂによってコントロールされる直列接続の２つのトラン
スファーゲートＴＧ１１及びＴＧ１２と、フリップフロ
ップを形成する２つのインバータＩＮＶ１１及びＩＮＶ
１２とからなり、クロックＣＫがＬからＨに変化するの
に同期して入力信号ＩＮを取込み、インバータＩＮＶ１
１によって入力信号ＩＮの逆相信号をノードＮ１０ａに
出力し、さらにインバータＩＮＶ１２によって入力信号
ＩＮの同相信号をノードＮ１０ｂに出力するようになっ
ている。
【００２８】さらに後段の第２（以下、スレーブ側とい
う）のラッチ回路をダブルライン型構造、具体的には、
クロック信号ＣＫ及びその逆相信号ＣＫＢによってコン
トロールされる直列接続の２つのトランスファーゲート
ＴＧ１３及びＴＧ１５とＴＧ１４及びＴＧ１６と、これ
らのトランスファーゲートＴＧ１３及びＴＧ１５とＴＧ
１４及びＴＧ１６とからの信号を受けて相補信号００
Ｔ、００ＴＢを出力するインバータＩＮＶ１３、ＩＮＶ
１４とから構成している。
う）のラッチ回路をダブルライン型構造、具体的には、
クロック信号ＣＫ及びその逆相信号ＣＫＢによってコン
トロールされる直列接続の２つのトランスファーゲート
ＴＧ１３及びＴＧ１５とＴＧ１４及びＴＧ１６と、これ
らのトランスファーゲートＴＧ１３及びＴＧ１５とＴＧ
１４及びＴＧ１６とからの信号を受けて相補信号００
Ｔ、００ＴＢを出力するインバータＩＮＶ１３、ＩＮＶ
１４とから構成している。
【００２９】またトランスファーゲートＴＧ１３は、ノ
ードＮ１０ａに出力される入力信号ＩＮの逆相信号を入
力し、トランスファーゲートＴＧ１４は、ノードＮ１０
ａに出力される入力信号ＩＮの同相信号を入力するよう
になっている。
ードＮ１０ａに出力される入力信号ＩＮの逆相信号を入
力し、トランスファーゲートＴＧ１４は、ノードＮ１０
ａに出力される入力信号ＩＮの同相信号を入力するよう
になっている。
【００３０】したがって、シングルライン型で構成され
たマスター側ラッチ回路は、入力信号ＩＮを入力とする
が、マスター側ラッチ回路はクロックＣＫのＬからＨへ
の変化に同期して入力信号ＩＮを取り込み、インバータ
ＩＮＶ１１によって入力信号ＩＮの逆相信号をノードＮ
１０ａに出力し、さらにインバータＩＮＶ１２により入
力信号の同相信号をノードＮ１０ｂに出力する。そし
て、クロックＣＫがＨからＬに変化したとき、マスター
側ラッチ回路は、トランスファーゲートＴＧ１２が開く
ことによりインバータＩＮＶ１１とＩＮＶ１２でフリッ
プフロップを形成し、入力データを保持する。
たマスター側ラッチ回路は、入力信号ＩＮを入力とする
が、マスター側ラッチ回路はクロックＣＫのＬからＨへ
の変化に同期して入力信号ＩＮを取り込み、インバータ
ＩＮＶ１１によって入力信号ＩＮの逆相信号をノードＮ
１０ａに出力し、さらにインバータＩＮＶ１２により入
力信号の同相信号をノードＮ１０ｂに出力する。そし
て、クロックＣＫがＨからＬに変化したとき、マスター
側ラッチ回路は、トランスファーゲートＴＧ１２が開く
ことによりインバータＩＮＶ１１とＩＮＶ１２でフリッ
プフロップを形成し、入力データを保持する。
【００３１】一方、スレーブ側ラッチ回路はノードＮ１
０ａ、Ｎ１０ｂに出力されている相補信号を取り込み、
インバータＩＮＶ１３、ＩＮＶ１４によって位相差のな
い相補信号を出力する。
０ａ、Ｎ１０ｂに出力されている相補信号を取り込み、
インバータＩＮＶ１３、ＩＮＶ１４によって位相差のな
い相補信号を出力する。
【００３２】図６は、図１に示す回路のタイミングチャ
ートである。この図を参照しつつ図１に示す回路の動作
を説明する。マスター側ラッチ回路はクロック信号ＣＫ
の立ち上がりに同期して入力信号ＩＮのデータを取り込
み、その逆相のデータをトランスファーゲートＴＧ１１
を介してインバータＩＮＶ１１によりＮ１０ａに出力す
る。さらにインバータＩＮＶ１２によりノードＮ１０ａ
の逆相データ、すなわち入力信号と同相のデータがノー
ドＮ１０ｂに出力することにより、マスター側ラッチ回
路内で相補信号を発生している。
ートである。この図を参照しつつ図１に示す回路の動作
を説明する。マスター側ラッチ回路はクロック信号ＣＫ
の立ち上がりに同期して入力信号ＩＮのデータを取り込
み、その逆相のデータをトランスファーゲートＴＧ１１
を介してインバータＩＮＶ１１によりＮ１０ａに出力す
る。さらにインバータＩＮＶ１２によりノードＮ１０ａ
の逆相データ、すなわち入力信号と同相のデータがノー
ドＮ１０ｂに出力することにより、マスター側ラッチ回
路内で相補信号を発生している。
【００３３】そしてクロック信号ＣＫの立ち上がりで、
マスター側ラッチ回路はインバータＩＮＶ１１とＩＮＶ
１２によるフリップフロップにて入力信号ＩＮのデータ
を保持する。
マスター側ラッチ回路はインバータＩＮＶ１１とＩＮＶ
１２によるフリップフロップにて入力信号ＩＮのデータ
を保持する。
【００３４】一方、スレーブ側ラッチ回路はノードＮ１
０ａ、Ｎ１０ｂに出力されている両相のデータを取り込
み、トランスファーゲートＴＧ１３、ＴＧ１４を介し、
インバータＩＮＶ１３、ＩＮＶ１４によって相補信号Ｏ
ＵＴ、ＯＵＴＢを出力する。このとき、スレーブ側トラ
ンスファーゲートＴＧ１３、ＴＧ１４が開いてから相補
信号ＯＵＴ、ＯＵＴＢが出力されるまでの論理段数が共
に１段であるため、出力される相補信号ＯＵＴとＯＵＴ
Ｂに位相差は発生しない。
０ａ、Ｎ１０ｂに出力されている両相のデータを取り込
み、トランスファーゲートＴＧ１３、ＴＧ１４を介し、
インバータＩＮＶ１３、ＩＮＶ１４によって相補信号Ｏ
ＵＴ、ＯＵＴＢを出力する。このとき、スレーブ側トラ
ンスファーゲートＴＧ１３、ＴＧ１４が開いてから相補
信号ＯＵＴ、ＯＵＴＢが出力されるまでの論理段数が共
に１段であるため、出力される相補信号ＯＵＴとＯＵＴ
Ｂに位相差は発生しない。
【００３５】（実施形態２）図７は、本発明の実施形態
２を示す回路図である。
２を示す回路図である。
【００３６】ＴＧ７１〜ＴＧ７６はトランスファーゲー
ト、ＩＮＶ７１〜ＩＮＶ７４はインバータであり、実施
形態２では、これらを用いて実施形態１と同様にマスタ
ー側ラッチ回路はシングルライン型、スレーブ側ラッチ
回路はダブルライン型で構成されているが、実施形態２
は、入力信号ＩＮの同相信号を出力しているインバータ
が、マスター側ラッチ回路のフリップフロップを形成し
ているインバータＩＮＶ７２（図１のＩＮＶ１２に相
当）ではなく、新規に配置されたインバータＩＮＶ７５
である点で実施形態１と相違している。
ト、ＩＮＶ７１〜ＩＮＶ７４はインバータであり、実施
形態２では、これらを用いて実施形態１と同様にマスタ
ー側ラッチ回路はシングルライン型、スレーブ側ラッチ
回路はダブルライン型で構成されているが、実施形態２
は、入力信号ＩＮの同相信号を出力しているインバータ
が、マスター側ラッチ回路のフリップフロップを形成し
ているインバータＩＮＶ７２（図１のＩＮＶ１２に相
当）ではなく、新規に配置されたインバータＩＮＶ７５
である点で実施形態１と相違している。
【００３７】通常、マスター側ラッチ回路内の２つのイ
ンバータのうち、入力信号ＩＮを受けその逆相信号を出
力するインバータＩＮＶ７１と、その出力を受けインバ
ータＩＮＶ７１のゲートに入力信号ＩＮと同相の信号を
出力しフリップフロップを形成しているインバータＩＮ
Ｖ７２は、サイズを変えて作られるのが一般的である。
これは、インバータＩＮＶ７２はフリップフロップを形
成しデータを保持しさえすればよいので、Ｗは数μｍと
いうサイズで十分なためである。
ンバータのうち、入力信号ＩＮを受けその逆相信号を出
力するインバータＩＮＶ７１と、その出力を受けインバ
ータＩＮＶ７１のゲートに入力信号ＩＮと同相の信号を
出力しフリップフロップを形成しているインバータＩＮ
Ｖ７２は、サイズを変えて作られるのが一般的である。
これは、インバータＩＮＶ７２はフリップフロップを形
成しデータを保持しさえすればよいので、Ｗは数μｍと
いうサイズで十分なためである。
【００３８】しかし、製造過程においてマスクレイアウ
トや信号配線等の都合でマスター側とスレーブ側のラッ
チ回路をある程度離して配置せざるを得ない場合や、レ
ジスターの出力負荷が大きくスレーブ側ラッチ回路中の
インバータＩＮＶ７３、ＩＮＶ７４のサイズが大きくな
ってしまう場合などでは、インバータＩＮＶ７２の駆動
能力が足りなくなり相補信号にずれが生じてしまう可能
性がある。
トや信号配線等の都合でマスター側とスレーブ側のラッ
チ回路をある程度離して配置せざるを得ない場合や、レ
ジスターの出力負荷が大きくスレーブ側ラッチ回路中の
インバータＩＮＶ７３、ＩＮＶ７４のサイズが大きくな
ってしまう場合などでは、インバータＩＮＶ７２の駆動
能力が足りなくなり相補信号にずれが生じてしまう可能
性がある。
【００３９】そのため実施形態２ではシングルライン型
のマスター側ラッチ回路の出力から、その逆相信号を発
生させるためのインバータＩＮＶ７５を新たに配置する
ことにより、上記問題を解決している。
のマスター側ラッチ回路の出力から、その逆相信号を発
生させるためのインバータＩＮＶ７５を新たに配置する
ことにより、上記問題を解決している。
【００４０】
【発明の効果】以上説明したように本発明によれば、マ
スター側ラッチ回路をシングルライン型、スレーブ側ラ
ッチ回路をダブルライン型で構成することにより、レジ
スターが出力する相補信号を位相差なく出力させること
ができ、かつマスター、スレーブの両方をダブルライン
型で構成するよりも素子数が少なく、面積を小さくでき
る。
スター側ラッチ回路をシングルライン型、スレーブ側ラ
ッチ回路をダブルライン型で構成することにより、レジ
スターが出力する相補信号を位相差なく出力させること
ができ、かつマスター、スレーブの両方をダブルライン
型で構成するよりも素子数が少なく、面積を小さくでき
る。
【００４１】さらに、フリップフロップを構成するイン
バータとは別のインバータを用いて逆相信号を発生させ
ることにより、マスター、スレーブのラッチ回路を離し
て配置したり、レジスターの出力負荷が大きい場合にも
対応できる。
バータとは別のインバータを用いて逆相信号を発生させ
ることにより、マスター、スレーブのラッチ回路を離し
て配置したり、レジスターの出力負荷が大きい場合にも
対応できる。
【図１】本発明の実施形態１を示す回路図である。
【図２】従来例１を示す回路図である。
【図３】従来例１の回路におけるタイミングチャートで
ある。
ある。
【図４】従来例２を示す回路図である。
【図５】従来例２の回路におけるタイミングチャートで
ある。
ある。
【図６】本実施形態２の回路におけるタイミングチャー
トである。
トである。
【図７】本発明の実施形態２を示す回路図である。
ＴＧ１１〜ＴＧ１４、ＴＧ７１〜ＴＧ７４ トランスフ
ァーゲート ＩＮＶ１１〜ＩＮＶ１４、ＩＮＶ７１〜ＩＮＶ７５ イ
ンバータ
ァーゲート ＩＮＶ１１〜ＩＮＶ１４、ＩＮＶ７１〜ＩＮＶ７５ イ
ンバータ
Claims (7)
- 【請求項１】 第１のラッチ回路と第２のラッチ回路と
からなる半導体装置であって、 前記第１のラッチ回路は、入力されるクロック信号に同
期して入力信号を取り込み、入力信号の正相と逆相の相
補信号を出力するシングルライン型構造のものであり、 前記第２のラッチ回路は、前記第１のラッチ回路からの
前記相補信号をクロック信号に同期して位相差なく出力
するダブルライン型構造のものであることを特徴とする
半導体装置。 - 【請求項２】 前記第２のラッチ回路は、前記入力信号
の正相と逆相の相補信号を前記クロック信号の逆位相に
同期して取り込むものであることを特徴とする請求項１
に記載の半導体装置。 - 【請求項３】 前記第１のラッチ回路は、クロック信号
及びその逆相信号によってコントロールされる直列接続
のトランスファーゲートと、フリップフロップを形成す
るインバータとから構成されたものであることを特徴と
する請求項１に記載の半導体装置。 - 【請求項４】 前記第２のラッチ回路は、クロック信号
及びその逆相信号によってコントロールされる直列接続
の２つのトランスファーゲート列と、該トランスファー
ゲートからの信号を受けて相補信号を出力するインバー
タとから構成されたものであることを特徴とする請求項
１又は２に記載の半導体装置。 - 【請求項５】 第１のラッチ回路と第２のラッチ回路と
からなる半導体装置であって、 前記第１のラッチ回路は、入力されるクロック信号に同
期して入力信号を取り込み、入力信号と逆相の信号を出
力するシングルライン型構造のものであり、 前記第２のラッチ回路は、前記第１のラッチ回路からの
逆相信号を入力として相補信号を発生し、その相補信号
をクロック信号に同期して位相差なく出力するダブルラ
イン型構造のものであることを特徴とする半導体装置。 - 【請求項６】 前記第１のラッチ回路は、クロック信号
及びその逆相信号によってコントロールされる直列接続
のトランスファーゲートと、フリップフロップを形成す
るインバータとから構成されたものであることを特徴と
する請求項５に記載の半導体装置。 - 【請求項７】 前記第２のラッチ回路は、クロック信号
及びその逆相信号によってコントロールされる直列接続
の２つのトランスファーゲート列と、前は第１のラッチ
回路からの逆相信号から入力信号の正相信号を発生させ
るインバータと、該トランスファーゲートからの信号を
受けて相補信号を出力するインバータとから構成された
ものであることを特徴とする請求項６に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9313718A JPH11150458A (ja) | 1997-11-14 | 1997-11-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9313718A JPH11150458A (ja) | 1997-11-14 | 1997-11-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150458A true JPH11150458A (ja) | 1999-06-02 |
Family
ID=18044687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9313718A Pending JPH11150458A (ja) | 1997-11-14 | 1997-11-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11150458A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295562A (ja) * | 2006-04-21 | 2007-11-08 | Samsung Electronics Co Ltd | 分相器 |
| JP2014216665A (ja) * | 2013-04-22 | 2014-11-17 | 富士通株式会社 | データ保持回路、及び、半導体集積回路装置 |
| WO2020079951A1 (ja) * | 2018-10-16 | 2020-04-23 | ソニーセミコンダクタソリューションズ株式会社 | データ保持回路 |
-
1997
- 1997-11-14 JP JP9313718A patent/JPH11150458A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295562A (ja) * | 2006-04-21 | 2007-11-08 | Samsung Electronics Co Ltd | 分相器 |
| JP2014216665A (ja) * | 2013-04-22 | 2014-11-17 | 富士通株式会社 | データ保持回路、及び、半導体集積回路装置 |
| WO2020079951A1 (ja) * | 2018-10-16 | 2020-04-23 | ソニーセミコンダクタソリューションズ株式会社 | データ保持回路 |
| US11336271B2 (en) | 2018-10-16 | 2022-05-17 | Sony Semiconductor Solutions Corporation | Data holding circuit |
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