JPS62260418A - フリツプフロツプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はロジックデータを別のロジック信号によって取
り込みを行う回路、さらに詳しくいえば外部クロック信
号によシデータ信号を取込み出力するクリップフロツブ
回路に関する。

（従来の技術） 外部のクロック用端子（以下、ＣＫ大入力略す。）信号
の立上り、立下りのいずれでも外部のクロック入力用端
子（以下、ＤＡＴＡ入力と略す。）＠号の取り込みを行
う場合、従来は第７図に示すような回路が用いられてい
た。第７図において、５゜６．７はＤフリップフロップ
回路、８はＥＸ−ＯＲ回路、ＨＣＫはＤＡＴＡ　、ＣＫ
よシ十分高速なりロックをそれぞれ示している。Ｄフリ
ツブフロ２プ回路５．６は高速クロックにより動作する
シフトレジスタであるので、ＣＫが変化するとＥＸ−Ｏ
Ｒ回路８よシ高速クロックＨＣＫの一周期分の長さのパ
ルスが発生し、このパルスによってＤフリップフロップ
回路７がＤＡＴＡの取９込みを行い、取込まれたデータ
が外部のデータ出力用端子（以下、Ｑ出力と略す。）へ
出力される。

（発明が解決しようとする問題点） 従来の回路は上述のように、その構成には高速のクロッ
クＨＣＫを必要とし、またＣＫの変化を検出するのにＨ
ＣＫ　（８号の周期の２倍以上の時間全必要とするため
、ＣＫ他信号周期はＨＣＫの４倍以上必要となシ、高速
の動作ができないという欠点があった。

また、ＣＭＯ３を用いる場合、消費電流は動作速度にほ
ぼ比例するのでＨＣＫで常にシフトレジスタを動作させ
ている第７図の回路は、消費電流が大きくなるという欠
点があった。

本発明の目的は、上述の欠点を解決するもので、高速の
クロックを用いることなく、十分に高速で処理すること
ができ、ＣＭ　ＯＭで構成した場合には電流消費が軽減
化されるとともに、回路構成も簡単になるフリップフロ
ップ回路を提供することにある。

（問題点を解決するための手段） 前記目的を達成するために本発明によるフリップフロッ
プ回路は、外部に、データ入力用端子、クロック入力用
端子、データ出力用端子を有し、内部に、クロック入力
用端子信号によってデータ入力用端子信号を交互にラッ
チする２個のラッチ回路と、この２個のラッチ回路のデ
ータ出力を切替えてデータ出力用端子へ接続するスイッ
チ回路を有し、前記ラッチ回路の一方はクロック入力用
端子信号の立上りにより、他方は立下シによシデータ入
力用端子信号のラッチをそれぞれ行い、前記スイッチ回
路はラッチ動作を行っているラッチ回路のデータ出力を
データ出力用端子へ出力することにより、外部のクロッ
ク入力用端子から入力される信号の立上りと立下が夛の
いずれでも外部のデータ入力用端子信号を取シ込み、外
部のデータ出力用端子に出力するように構成されている
。

（実施例） 以下、図面を参照して本発明をさらに詳しく説明する。

第１図は、本発明によるフリップフロップ回路の構成を
示す回路図である。

第１図において、１，２はラッチ回路、３はスイッチ回
路である。ラッチ回路１はクロック入力ＣＩが％Ｈ１Ｏ
時スルー、クロック入力Ｃ１が立下がるとデータ入力Ｄ
１をラッチする。ラッチ回路２はクロック人力Ｃ２がｔ
　Ｌ　Ｉの時スルー、クロック人力Ｃ２が立上がるとデ
ータ入力Ｄ２をラッチする。スイッチ回路ＳＷはクロッ
クＣＫが亀Ｌｌの時データ出力端子Ｑヘラッチ回路ｌの
データ出力端子Ｑ１を接続し、％ＨＩの時ラッチ回路２
のデータ出力端子Ｑ２を接続する。したがって、クロッ
クＣＫの立下シ、立上がシによってラッチ回路１，２は
交互にラッチし、スイッチ回路３はラッチ動作を行って
いるラッチ回路の出力をデータ出力端子Ｑへ接続する。

第２図は本発明によるフリツプフロツプ回路の一実施例
を示す回路図である。図において１１゜１２はクロック
ＣＫ入力の反転用のインバータ回路、２１．２２はラッ
チ回路、３１〜３３はＡＮＤ回路、３４はＯＲ回路、３
Ｓはインバータ回路である。ラッチ回路２１．２２とも
クロック入力Ｃ１，Ｃ２ｄｉ％Ｈｌレベルのトキスルー
で、クロック入力Ｃ１，Ｃ２の立下シでデータ入力ＤＡ
ＴＡをラッチするように構成てれている。クロック人力
Ｃ２はインバータ回路１１によって反転させられている
ので、ラッチ回路２１．２２はクロックＣＫの立下り、
立上夛によって交互にラッチを行うこととなる。スイッ
チ回路はインバータ回路１１．１２、ＡＮＤ回路３１〜
３４、およびＯＲ回路３４より構成されておシ、クロッ
クＣＫが１Ｈ１のときはラッチ回路２２のデータ出力端
子Ｑ２を、％Ｌｌのときはラッチ回路２１のデータ出力
端子ＱｌをＱへつなぐ。ＡＮＤ回路を３１゜３２．３３
と３個数けであるのは、ＡＮＤ回路が２個のときにはラ
ッチ回路のデータ出力端子Ｑｌ。

Ｑ２とも１■のときスイッチからスパイクが発生する恐
れがあるためである。

第３図は各回路入出力部のタイミング改形図である。図
においてＳＷはラッチ回路２１．２２のデータ出力端子
Ｑｌ、Ｑ２のどちらかがデータ出力端子Ｑにつながって
いることを示している。

Ｔｌ−Ｔ４はクロックＣＫの半周期毎の時間を示してい
る。時間ＴＩではクロックＣＫが１Ｌｌのときデータ出
力端子Ｑにはラッテ回路２１のデータ出力端子Ｑｌが接
続てれている。クロックＣＫが立上がるとラッチ回路２
２はＤＡＴＡの値ＤＡＴＡＩをラッチし、スイッチ回路
はラッチ回路のデータ出力端子Ｑ２をデータ出力端子Ｑ
に接続する。そしてラッチ回路２１はスルーとなり、デ
ータ出力端子ＱｌはＩ）ＡＴＡＩとなる。したがってク
ロックＣＫが−Ｈ１の間はデータ出力端子ＱはＤＡＴＡ
Ｉを保持する。

次にクロックＴ２の間にＤＡＴＡがＤＡＴＡＩからＤＡ
ＴＡ２に変化するとラッチ回路２１のデータ出力端子Ｑ
１はＤＡＴＡ２になる。そしてクロックＣＫが立下がる
とラッチ回路２１はＤＡＴＡ’にラッチし、ラッチ回路
２２のデータ出力端子Ｑ２はＤＡＴＡ２になシ、スイッ
チ回路はラッチ回路２１のデータ出力端子Ｑｌに、切替
わる。ここでラッチ回路２２のデータ出力端子Ｑ２が変
化するときとスイッチ回路が切替わる時のタイミングは
必ずしも明らかではないが、スイッチ回路が切替わる前
のラッチ回路２１のデータ出力端子Ｑ１は一般に変化し
ない、ラッチ回路２２のデータ出力端子Ｑ２はＣＫの立
下が９でＱｌと同じになるなどの理由によシスパイクは
発生しない。これはクロックＣＫの立上夛のときも同じ
ような理由により同様である。嘔らに時間Ｔ３の間は、
データ出力端子Ｑはランチ回路２１のデータ出力端子Ｑ
１に接続され、ＤＡＴＡ２を保持する。

以上の動作の繰返しにより第２図の回路はクロックＣＫ
の立上りと立下がりでＤＡＴＡｔ−取込みそのデータを
Ｑに出力する。

第２図におけるラッチ回路にｓｅｔ、ｒｅｓｅｔをもつ
ラッチ回路を用いれば、Ｓｅｔ、Ｒｅ５ｅｔ端子を持つ
クリップフロップ回路を作ることができる。

第４図はその場合の回路例を示す図である。

Ｓｅｔ、Ｒｅ５ｅｔ端子を有することを除けば動作は第
２図と全く同様である。

第６図は本発明によるフリップフロップ回路を分周回路
に用いた場合と、通常の７リツプ７０ツブを用いた場合
の分周回路とを示す実験回路である。５１が一般的なり
リップ７０ツブを用いた３分周回路、Ｓ２が本発明によ
るフリップフロップを用いて５１と同様な回路構成をも
たせた回路でクロックＣＬＫのデユーティが５０％の場
合は１．５分周回路となる。分周回路５２中の６１．６
２は本発明によるフリップフロップ回路、分周回路Ｓｌ
中の７１．７２は一般的４クリップフロップ回路、７３
〜７６はラッチ回路である。フリップフロップ回路６１
．６２はクロックの反転回路１１．７Ｂを共有している
。

第６図は第５図の回路におけるクロックＣＬＫに対する
０ＵＴＩ　、０ＵＴ２の出力を示しである。

ナオ、０ＵＴＩ　、０ＵＴ２の位相ハ必ずＩ、４８６図
と同じではない。第５図の回路を４０００シリーズのＣ
ＭＯ３で組んだ実験回路では分周回路５１がほぼ４ＭＨ
ｚまで動作したのに対し、分周回路Ｓ２ばほぼ２ＭＨｚ
まで動作した。したがって、一般のフリップフロップ回
路に対して約半分の動作速度となったが入力データのサ
ンプル速度ではほぼ同一となる。

（発明の効果） 以上、詳しく説明したように本発明によるフリップフロ
ップ回路は、従来の回路と比較して高速クロックを必要
としない、処理速度が高速クロックの影響をうけず部品
の動作速度によるので十分高速である、ＣＭ　ＯＳの場
合は低消費電流となる、回路が簡単であるという槙々の
利点を有する。また、ＡＮＤ、ＯＲ，一般的なフリップ
フロップと同様に回路部品として利用できるため大規模
なロジック回路の設計の自由度が増すという効果がるる
。

【図面の簡単な説明】

第１図は本発明によるフリップフロップのブロック図、
第２図は本発明によるフリップフロップ回路の実施例を
示す回路図、第３図は第２図の動作を説明するためのタ
イミングチャート、第４図はＳｅｔ、Ｒｅ５ｅｔ入力を
持ったノリツブフロップ回路の回路図、第５図は本発明
によるフリップフロツプ用の実験回路図、第６図は第５
図の動作を説明するためのタイミングチャート、第７図
は従来のフリップフロッグ回路の回路図である。 １．２１・・ラッチ回路 ３・９・・・スイッチ回路 ５．６．７・・−一般的なフリップ２０ツブ８−−−−
　＠ＥＸ−ＯＲ回路 １１．１２・・・インバータ回路 ２１．２２・・φラッチ回路 ３１〜３３・・・ＡＮＤ回路 ３４・・・φＯＲ回路 ３５１１　＠　＠　１１インバ一タ回路ＳＷ命Φ・第２
図Ｑにつながっている信号名５１・・争３分周回路 ５２・・−１，５分周回路 ６１．６２・−ｅ本発明によるクリップフロップ回路 ７１．７２Φ・・一般的なりリップフロップ７３〜７６
・・Ｑランチ回路 ２５図 １６図 ＬＩＴ　２

Claims (1)

【特許請求の範囲】
1. 外部に、データ入力用端子、クロック入力用端子、デー
   タ出力用端子を有し、内部に、クロック入力用端子信号
   によつてデータ入力用端子信号を交互にラッチする２個
   の、ラッチ回路と、この２個のラッチ回路のデータ出力
   を切替えてデータ出力用端子へ持続するスイッチ回路と
   を有し、前記ラッチ回路の一方はクロック入力用端子信
   号の立上りにより、他方は立下りによりデータ入力用端
   子信号のラッチをそれぞれ行い、前記スイッチ回路はラ
   ッチ動作を行つているラッチ回路のデータ出力をデータ
   出力用端子へ出力することにより外部のクロック入力用
   端子から入力される信号の立上りと立下がりのいずれで
   も外部のデータ入力用端子信号を取り込み外部のデータ
   出力用端子に出力することを特徴とするフリップフロッ
   プ回路。