JP2500078B2 - 半導体素子の積層キャパシタ―製造方法 - Google Patents

半導体素子の積層キャパシタ―製造方法

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JP2500078B2 JP5349286A JP34928693A JP2500078B2 JP 2500078 B2 JP2500078 B2 JP 2500078B2 JP 5349286 A JP5349286 A JP 5349286A JP 34928693 A JP34928693 A JP 34928693A JP 2500078 B2 JP2500078 B2 JP 2500078B2
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    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は０．５マイクロン（μ）
以下級の高集積度を有する半導体素子の積層キャパシタ
ー製造方法に関する。
【０００２】
【従来の技術】一般的に、素子の集積度が増加するにし
たがってセル面積は急激に減少するようになり、リソグ
ラフィ技術と共に狭い面積でキャパシター容量を確保す
る問題が核心技術として浮かび上がっている。更に、
０．４μｍ級以下の高集積素子のコンタクトを形成する
ためには、既存のダイレクト（ｄｉｒｅｃｔ）コンタク
ト形成方法によりコンタクトをオープンするにあって多
くの困難がある。即ち、貯蔵ノードコンタクトをオープ
ンするとき、上記貯蔵ノードコンタクトワードライン又
はビットラインの短絡及びリソグラフィ技術の限界等が
伴う。のみならず、狭い面積内でセルが動作するに必要
な単位セル当たりキャパシター容量を確保するにおいて
多くの問題点が伴うことは避けられなかった。
【０００３】
【発明が解決しようとする課題】従って、上記問題点を
解決するために案出した本発明は、高集積素子に充分な
キャパシター容量を確保すると同時に、素子の信頼度を
増加させる半導体素子の積層キャパシター製造方法を提
供することが目的である。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体素子の積層キャパシター製造方法は、
半導体基板上部に素子分離酸化膜，ゲート酸化膜，ゲー
ト電極，スペーサー酸化膜，ソース及びドレイン領域を
有するトランジスター全体構造の上部に第１絶縁膜，第
２絶縁膜を順次に形成する段階；ビットラインコンタク
トをパターニングしてドレイン領域上部の上記第２絶縁
膜，第１絶縁膜を順次に選択エッチングして、ドレイン
領域に接続するビットラインを形成した後、第３絶縁膜
と第４絶縁膜を形成する段階；第１導電層，第１バッフ
ァー酸化膜，第２導電層，第５絶縁膜を順次に形成した
後、貯蔵ノードコンタクトマスク用感光膜を現像する段
階；露出された第５絶縁膜，第２導電層，第１バッファ
ー酸化膜及び第１導電層を順次にエッチングして感光膜
を除去する段階；全体構造上部に導電層を形成して全面
性エッチングによりスペーサーを形成する段階；露出さ
れた構造の下部の第４絶縁膜，第３絶縁膜，第２絶縁
膜，第１絶縁膜を順次にエッチングしてソース領域が露
出されるコンタクトホールを形成する段階；第３導電
層，第２バッファー酸化膜を順次に塗布した後、予定さ
れた大きさの第２バッファー酸化膜のみを残しエッチン
グする段階；第４導電層，導電層のエッチング障壁物質
である第６絶縁膜，感光膜を順次に塗布した後、上記第
２バッファー酸化膜を完全に覆う幅の大きさを有する貯
蔵ノードマスクを利用して感光膜を現像する段階；上記
第６絶縁膜，第４導電層，第３導電層，第２導電層を順
次にエッチングする段階；上記感光膜を除去した後第１
及び第２バッファー酸化膜を完全に除去し、上記第１導
電層の一部をエッチングして所定の大きさに形成する段
階；及び第６絶縁膜をエッチングして除去した後、キャ
パシター誘電層を塗布してプレート電極を形成する段階
を含み成ることを特徴とする。
【０００５】
【実施例】以下、添付した図面を参照して本発明を詳細
に説明すると、図１は本発明が適用されるＤＲＡＭセル
の平面図であり、図２〜図１３は図１のＡ−Ａ′の断面
に沿う積層キャパシター製造工程図であり、図１４〜図
２５は図１のＢ−Ｂ′の断面に沿う積層キャパシター製
造工程図であって、図１の符号５０はビットライン、６
０はワードライン、７０はビットラインコンタクト、８
０は電荷貯蔵電極用コンタクト、９０は電荷貯蔵用電
極、１００は活性領域をそれぞれ示している。上記図１
の二つの切断線Ａ−Ａ′とＢ−Ｂ′の断面をそれぞれ示
す図２〜図１３と図１４〜図２５を通じて本発明に係る
一実施例を詳細に説明する。
【０００６】先ず、図２の通り、公知の技術により半導
体基板１上部に素子分離酸化膜３、ゲート酸化膜４、ゲ
ート電極５、スペーサー酸化膜６、ソース，ドレイン領
域２Ａ，２Ｂをそれぞれ形成する。このとき、図１４は
図２の工程遂行により現れたＢ−Ｂ′切断線方向を示し
ているが、ゲート酸化膜４、ゲート電極５、スペーサー
酸化膜６は示されていない。次いで、図３の通り、上記
したものの全体構造の上に酸化膜７、ＢＰＳＧ（Ｂｏｒ
ｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅＧｌａｓｓ；以下Ｂ
ＰＳＧと略称する）膜８を順次に形成してＢＰＳＧ膜８
を平坦化し、ビットラインコンタクトをパターニングし
て、ドレイン領域２Ｂ上部のＢＰＳＧ膜８，酸化膜７を
順次に選択的にエッチングしてビットライン９を形成し
た後、酸化膜１０とＢＰＳＧ１１をその全体の構造の上
に形成する。このときの図１５は図１４の構造の全体表
面に酸化膜７、ＢＰＳＧ膜８が順次に形成され、ＢＰＳ
Ｇ膜８上部にビットライン９，酸化膜１０，ＢＰＳＧ膜
１１が形成されることを示している。
【０００７】図４及び図１６は上記ＢＰＳＧ膜１１の平
坦化を施し、その上にポリシリコン膜１２を形成する工
程を示しているが、このときのポリシリコン膜１２は下
部のＢＰＳＧ膜１１のエッチングマスクとして用いられ
る一方、後続工程で電荷貯蔵電極の一部を構成する。
【０００８】そして、図５が図１７の通り、ポリシリコ
ン膜１２の上にバッファー酸化膜１３，ポリシリコン膜
１４，窒化膜１５を順次に形成した後、感光膜１６を塗
布して貯蔵ノードコンタクトマスクを用いて感光膜１６
を現像するが、その貯蔵ノードコンタクトマスクはポリ
シリコン膜１２と同様にポリシリコン膜１４，バッファ
ー酸化膜１３に対するエッチングマスクとして用いられ
ると共に、後続工程で電荷貯蔵電極の一部を構成するよ
うになる。
【０００９】次いで、図６及び図１８の通り、感光膜１
６をマスクとして用いて下部の露出させた窒化膜１５，
ポリシリコン膜１４，バッファー酸化膜１３及びポリシ
リコン膜１２を順次に乾式エッチングにより除去し、感
光膜を除去する。
【００１０】図７及び図１９は乾式エッチングにより露
出された部分にポリシリコンを塗布して、異方性エッチ
ングによりスペーサーポリシリコン膜１７を形成した状
態の断面図であって、これはコンタクトの大きさが縮小
されることを示している。
【００１１】次いで、図８及び図２０の通り、縮小され
たコンタクトの下に露出されている窒化膜１５及びＢＰ
ＳＧ膜１１，酸化膜１０，ＢＰＳＧ膜８，酸化膜７を順
次にエッチングするが、これは酸化膜のポリシリコン膜
に対するエッチング選択比（酸化膜：ポリシリコン膜は
約３０：１）が高いという点を利用して異方性エッチン
グにより貯蔵ノードコンタクトを形成する。
【００１２】その後図９及び図２１の通り、電荷貯蔵電
極用導電層であるポリシリコン膜１８，バッファー酸化
膜１９を順次に形成し、予定された大きさを有する感光
膜２０を形成する。更に、図１０及び図１１の通り、感
光膜２０を用いてバッファー酸化膜１９を一定の大きさ
に形成した後電荷貯蔵電極用ポリシリコン膜２１，窒化
膜２２を順次に形成し、貯蔵ノードマスクを利用して予
定された位置に感光膜２３を形成する。このとき、導電
層のエッチング障壁物質として用いられる窒化膜２２は
酸化膜で形成することもでき、図１０の感光膜２３は、
バッファー酸化膜１９を完全に覆う幅の大きさを有しな
ければならない。
【００１３】次いで、図１１の通り、感光膜２３を利用
して窒化膜２２，電荷貯蔵電極用導電層２１，電荷貯蔵
電極用ポリシリコン１８，ポリシリコン膜１４を順次に
エッチングするが、その際図２３の通り、窒化膜２２，
電荷貯蔵電極用導電層２１，バッファー酸化膜１９，電
荷貯蔵電極用ポリシリコン１８，ポリシリコン膜１４が
順次エッチングされるように行う。
【００１４】図１２及び図２４の通り、感光膜２３を除
去し、二つのバッファー酸化膜１３，１９を湿式エッチ
ングにより除去した後、窒化膜とポリシリコン膜の高い
エッチング選択比（約１：３０以上）によりポリシリコ
ン膜１２の一部がエッチングされて所定部位のＢＰＳＧ
膜１１が露出されるようにする。
【００１５】終わりに、図１２及び図２５の通り、窒化
膜２２をエッチングして除去した後、キャパシター誘電
層２４を塗布し、プレート電極２５を全体の構造の上に
形成して、貯蔵コンタクト及びキャパシター形成を完了
する。上記本発明において用いられたポリシリコン膜
は、全てイン−シチュ−イオン注入されたポリシリコン
膜（Ｉｎ−Ｓｉｔｕ Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃ
ｏｎ）である。
【００１６】
【発明の効果】上記の通り成る本発明は、貯蔵ノードコ
ンタクトを形成するとき用いた第１マスクポリシリコン
膜及び第２マスクポリシリコン膜を利用してコンタクト
を形成するのみならず、電荷貯蔵電極用導電層としても
用いられ、酸化膜及び窒化膜とポリシリコン膜の高いエ
ッチング選択比を利用して比較的小さい面積で大きい貯
蔵ノードキャパシタンスを得ることができる効果があ
る。
【図面の簡単な説明】
【図１】本発明を適用するためのＤＲＡＭセル平面図。
【図２】図１のＡ−Ａ′の断面に沿う積層キャパシター
製造工程図。
【図３】図１のＡ−Ａ′の断面に沿う積層キャパシター
製造工程図。
【図４】図１のＡ−Ａ′の断面に沿う積層キャパシター
製造工程図。
【図５】図１のＡ−Ａ′の断面に沿う積層キャパシター
製造工程図。
【図６】図１のＡ−Ａ′の断面に沿う積層キャパシター
製造工程図。
【図７】図１のＡ−Ａ′の断面に沿う積層キャパシター
製造工程図。
【図８】図１のＡ−Ａ′の断面に沿う積層キャパシター
製造工程図。
【図９】図１のＡ−Ａ′の断面に沿う積層キャパシター
製造工程図。
【図１０】図１のＡ−Ａ′の断面に沿う積層キャパシタ
ー製造工程図。
【図１１】図１のＡ−Ａ′の断面に沿う積層キャパシタ
ー製造工程図。
【図１２】図１のＡ−Ａ′の断面に沿う積層キャパシタ
ー製造工程図。
【図１３】図１のＡ−Ａ′の断面に沿う積層キャパシタ
ー製造工程図。
【図１４】図１のＢ−Ｂ′の断面に沿う積層キャパシタ
ー製造工程図。
【図１５】図１のＢ−Ｂ′の断面に沿う積層キャパシタ
ー製造工程図。
【図１６】図１のＢ−Ｂ′の断面に沿う積層キャパシタ
ー製造工程図。
【図１７】図１のＢ−Ｂ′の断面に沿う積層キャパシタ
ー製造工程図。
【図１８】図１のＢ−Ｂ′の断面に沿う積層キャパシタ
ー製造工程図。
【図１９】図１のＢ−Ｂ′の断面に沿う積層キャパシタ
ー製造工程図。
【図２０】図１のＢ−Ｂ′の断面に沿う積層キャパシタ
ー製造工程図。
【図２１】図１のＢ−Ｂ′の断面に沿う積層キャパシタ
ー製造工程図。
【図２２】図１のＢ−Ｂ′の断面に沿う積層キャパシタ
ー製造工程図。
【図２３】図１のＢ−Ｂ′の断面に沿う積層キャパシタ
ー製造工程図。
【図２４】図１のＢ−Ｂ′の断面に沿う積層キャパシタ
ー製造工程図。
【図２５】図１のＢ−Ｂ′の断面に沿う積層キャパシタ
ー製造工程図。
【符号の説明】
１ 半導体基板 ２Ａ ソース領域 ２Ｂ ドレイン領域 ３ フィールド酸化膜 ４ ゲート酸化膜 ５ ゲート電極 ６ スペーサー酸化膜 ７，１０ 酸化膜 ８，１１ ＢＰＳＧ膜 ９ ビットライン １２，１４，１８，２１ ポリシリコン膜 １３，１９ バッファー酸化膜 １５，２２ 窒化膜 ２０，２３ 感光膜 １７ スペーサーポリシリコン膜 ２４ 誘電層 ５０ ビットライン ６０ ワードライン ７０ ビットラインコンタクト ８０ 電荷貯蔵電極用コンタクト ９０ 電荷貯蔵用電極 １００ 活性領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−243573（ＪＰ，Ａ) 特開 平２−263467（ＪＰ，Ａ) 特開 平３−76159（ＪＰ，Ａ) 特開 平４−206962（ＪＰ，Ａ) 特開 平２−312269（ＪＰ，Ａ)

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体素子の積層キャパシター製造方法
    において、半導体基板（１）上部に素子分離酸化膜
    （３），ゲート酸化膜（４），ゲート電極（５），スペ
    ーサー酸化膜（６），ソース及びドレイン領域（２Ａ，
    ２Ｂ）を有するトランジスターの全体構造上部に第１絶
    縁膜（７），第２絶縁膜（８）を順次に形成する段階；
    ビットラインコンタクトをパターニングしてドレイン領
    域（２Ｂ）の上部の上記第２絶縁膜（８），第１絶縁膜
    （７）を順次に選択的にエッチングしてドレイン領域
    （２Ｂ）に接続するビットライン（９）を形成した後、
    第３絶縁膜（１０）と第４絶縁膜（１１）を形成する段
    階；第１導電層（１２），第１バッファー酸化膜（１
    ３），第２導電層（１４），第５絶縁膜（１５）を順次
    に形成した後、貯蔵ノードコンタクトマスク用感光膜
    （１６）を現像する段階；露出された第５絶縁膜（１
    ５），第２導電層（１４），第１バッファー酸化膜（１
    ３）及び第１導電層（１２）を順次にエッチングして感
    光膜（１６）を除去する段階；得られたもの全体構造の
    上に導電層を形成して異方性エッチングによりスペーサ
    ー（１７）を形成する段階；露出された構造の下部の第
    ４絶縁膜（１１），第３絶縁膜（１０），第２絶縁膜
    （８），第１絶縁膜（７）を順次にエッチングしてソー
    ス領域（２Ａ）が露出されるコンタクトホールを形成す
    る段階；第３導電層（１８），第２バッファー酸化膜
    （１９）を順次に塗布した後、予定された大きさの第２
    バッファー酸化膜（１９）のみを残しエッチングする段
    階；第４導電層（２１），導電層のエッチング障壁物質
    である第６絶縁膜（２２），感光膜を順次に塗布した
    後、上記第２バッファー酸化膜（１９）を完全に覆う幅
    の大きさを有する貯蔵ノードマスクを利用して感光膜
    （２３）を現像する段階；上記第６絶縁膜（２２），第
    ４導電層（２１），第３導電層（１８），第２導電層
    （１４）を順次にエッチングする段階；上記感光膜（２
    ３）を除去した後第１及び第２バッファー酸化膜（１
    ３，１９）を完全に除去し、上記第１導電層（１２）の
    一部をエッチングして所定の大きさに形成する段階；及
    び第６絶縁膜（２２）をエッチングして除去した後、キ
    ャパシター誘電層（２４）を塗布してプレート電極（２
    ５）を形成する段階を含み成ることを特徴とする半導体
    素子の積層キャパシター製造方法。
  2. 【請求項２】 上記トランジスターの全体構造の上に第
    １絶縁膜（７），第２絶縁膜（８）を順次に形成する段
    階は、第２絶縁膜（８）形成した後に平坦化する段階を
    含んでいることを特徴とする請求項１記載の半導体素子
    の積層キャパシター製造方法。
  3. 【請求項３】 上記第３絶縁膜（１０）と第４絶縁膜
    （１１）を形成する段階は、第４絶縁膜（１１）を形成
    した後に平坦化する段階を含んでいることを特徴とする
    請求項１記載の半導体素子の積層キャパシター製造方
    法。
  4. 【請求項４】 上記第１，第３絶縁膜（７，１０）は、
    酸化膜であることを特徴とする請求項１記載の半導体素
    子の積層キャパシター製造方法。
  5. 【請求項５】 上記第２，第４絶縁膜（８，１１）はＢ
    ＰＳＧ（ＢｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅＧｌ
    ａｓｓ）膜であることを特徴とする請求項１記載の半導
    体素子の積層キャパシター製造方法。
  6. 【請求項６】 上記第５絶縁膜（１５）は窒化膜である
    ことを特徴とする請求項１記載の半導体素子の積層キャ
    パシター製造方法。
  7. 【請求項７】 上記第６絶縁膜（２２）は窒化膜である
    ことを特徴とする請求項１記載の半導体素子の積層キャ
    パシター製造方法。
  8. 【請求項８】 上記第６絶縁膜（２２）は酸化膜である
    ことを特徴とする請求項１記載の半導体素子の積層キャ
    パシター製造方法。
  9. 【請求項９】 上記第１，第２，第３，第４導電層（１
    ２，１４，１８，２１）及びスペーサー（１７）は、ポ
    リシリコン膜であることを特徴とする請求項１記載の半
    導体素子の積層キャパシター製造方法。
  10. 【請求項１０】 上記第１導電層（１２）の一部をエッ
    チングして所定の大きさに形成する段階は、上記第６絶
    縁膜（２２）との高いエッチング選択比を利用して上記
    第１導電層（１２）の一部をエッチングすることによっ
    て第４絶縁膜（１１）が露出されることを特徴とする半
    導体素子の積層キャパシター製造方法。
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