JP2614699B2 - スタックキャパシタ製造方法 - Google Patents
スタックキャパシタ製造方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、高集積半導体メモリ装
置のメモリセルに含まれたスタックキャパシタ(Stack C
apacitor) に関し、特に前記半導体メモリ装置の集積度
を向上することができるように、限られた面積で大きい
充電容量を得ることができるスタックキャパシタ及びそ
の製造方法に関するものである。
置のメモリセルに含まれたスタックキャパシタ(Stack C
apacitor) に関し、特に前記半導体メモリ装置の集積度
を向上することができるように、限られた面積で大きい
充電容量を得ることができるスタックキャパシタ及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】DRAM(Dynamic Random Access Memory)の
如き通常の半導体メモリー装置は、可能な限り多量の情
報を貯蔵することができるよう高集積化されつつある。
半導体メモリ装置が高集積化されるにつれ、半導体メモ
リ装置を構成するメモリセルの単位面積が徐々に減少さ
れている。
如き通常の半導体メモリー装置は、可能な限り多量の情
報を貯蔵することができるよう高集積化されつつある。
半導体メモリ装置が高集積化されるにつれ、半導体メモ
リ装置を構成するメモリセルの単位面積が徐々に減少さ
れている。
【０００３】
【発明が解決しようとする課題】このメモリセルの単位
面積が制限されることにより、トランジスタと共にメモ
リセルを形成するスタックキャパシタは、制限された面
積を占有するほかなく、情報を貯蔵することができるほ
どの充分な充電容量を確保することができない。これに
より、半導体メモリ装置は一定の水準以上に集積化する
ことができなかった。
面積が制限されることにより、トランジスタと共にメモ
リセルを形成するスタックキャパシタは、制限された面
積を占有するほかなく、情報を貯蔵することができるほ
どの充分な充電容量を確保することができない。これに
より、半導体メモリ装置は一定の水準以上に集積化する
ことができなかった。
【０００４】そこで、本発明の目的は半導体メモリー装
置の集積度の向上を図ることができるよう、制限された
面積で大きい充電容量を得ることができるスタックキャ
パシタの製造方法を提供することにある。
置の集積度の向上を図ることができるよう、制限された
面積で大きい充電容量を得ることができるスタックキャ
パシタの製造方法を提供することにある。
【０００５】
【０００６】
【課題を解決するための手段】この目的を達成するた
め、本発明のスタックキャパシタ製造方法は、MOS トラ
ンジスタが形成された半導体基板を提供する工程と、MO
S トランジスタの上部に絶縁膜を形成する工程と、この
MOS トランジスタと電気的に接続されるよう絶縁層の上
部に下部電極板用導電物質層を形成する工程と、下部電
極板用導電物質層の上部に下部電極板用導電物質層から
一定間隔で隔離されるよう少なくとも一つの補助電極用
導電物質層を形成する工程と、少なくとも一つの補助電
極板を下部電極板と電気的に接続させるための少なくと
も一つの垂直柱を形成する工程と、補助電極板の全表面
と下部電極板の全表面と、さらに少なくとも一つの垂直
柱の全表面に順次誘電体膜及びプレート電極を塗布する
工程を備える。
め、本発明のスタックキャパシタ製造方法は、MOS トラ
ンジスタが形成された半導体基板を提供する工程と、MO
S トランジスタの上部に絶縁膜を形成する工程と、この
MOS トランジスタと電気的に接続されるよう絶縁層の上
部に下部電極板用導電物質層を形成する工程と、下部電
極板用導電物質層の上部に下部電極板用導電物質層から
一定間隔で隔離されるよう少なくとも一つの補助電極用
導電物質層を形成する工程と、少なくとも一つの補助電
極板を下部電極板と電気的に接続させるための少なくと
も一つの垂直柱を形成する工程と、補助電極板の全表面
と下部電極板の全表面と、さらに少なくとも一つの垂直
柱の全表面に順次誘電体膜及びプレート電極を塗布する
工程を備える。
【０００７】
【作用】この構成により、本発明のスタックキャパシタ
の製造方法は、面積に比べ比較的大きい表面積を有する
貯蔵電極を形成することができ、スタックキャパシタの
充電容量を制限された面積に比べ大きく向上させること
ができる。さらに本発明はメモリセルの単位占有面積を
減少させることができ、ひいては半導体メモリ装置の集
積度を向上させることができる。
の製造方法は、面積に比べ比較的大きい表面積を有する
貯蔵電極を形成することができ、スタックキャパシタの
充電容量を制限された面積に比べ大きく向上させること
ができる。さらに本発明はメモリセルの単位占有面積を
減少させることができ、ひいては半導体メモリ装置の集
積度を向上させることができる。
【０００８】
【実施例】図１には図の上下方向に揃って配列された多
数のワードライン（Wordline、１０) と、このワードラ
イン１０と直交する方向に揃って配列された多数のビッ
トライン（Bit Line、１２）を備えたDRAMのレイアウト
が説明されている。DRAMはビットライン（１２）と一部
重合された活性領域（Active Regio、１４）と、ビット
ライン（１２）の間に配置された貯蔵電極（１６）を備
える。貯蔵電極（１６）は貯蔵電極用コンタクト（Cont
act,２０）により活性領域（１４）と電気的に接続され
る。さらにビットライン（１２）はビットラインコンタ
クト（１８）により活性領域（１４）に電気的に接続さ
れる。
数のワードライン（Wordline、１０) と、このワードラ
イン１０と直交する方向に揃って配列された多数のビッ
トライン（Bit Line、１２）を備えたDRAMのレイアウト
が説明されている。DRAMはビットライン（１２）と一部
重合された活性領域（Active Regio、１４）と、ビット
ライン（１２）の間に配置された貯蔵電極（１６）を備
える。貯蔵電極（１６）は貯蔵電極用コンタクト（Cont
act,２０）により活性領域（１４）と電気的に接続され
る。さらにビットライン（１２）はビットラインコンタ
クト（１８）により活性領域（１４）に電気的に接続さ
れる。
【０００９】図２〜図７は、本発明の第１実施例による
スタックキャパシタの製造方法を段階的に説明する図で
あり、各図において、（ａ）はDRAMをＡ−Ａ´線で切断
した半導体装置の断面図、（ｂ）はDRAMをＢ−Ｂ´線で
切断した半導体装置の断面図である。
スタックキャパシタの製造方法を段階的に説明する図で
あり、各図において、（ａ）はDRAMをＡ−Ａ´線で切断
した半導体装置の断面図、（ｂ）はDRAMをＢ−Ｂ´線で
切断した半導体装置の断面図である。
【００１０】図２（ａ），（ｂ）を参照すれば、素子分
離酸化膜（２４）により区分された活性領域に不純物拡
散領域（２６）が形成されたシリコン基板（２２）を備
える。不純物拡散領域（２６）の間のシリコン基板（２
２）の表面にはワードライン（２８）が形成されてお
り、さらにワードライン（２８）の側壁にはスペーサ
（３０）が形成されている。さらにシリコン基板（２
２）の全体構造の上部に第１絶縁層（３２）が平坦に塗
布され、第１絶縁層（３２）の表面には不純物拡散領域
等（２６）の中、ドレイン用不純物拡散領域と各々電気
的に接続するビットライン（３４）が形成されている。
また、ビットライン（３４）及び第１絶縁層（３２）の
上部には、平坦化した第２絶縁層（３６）及び第１多結
晶シリコン層（３８）が順次形成される。第２絶縁層
（３６）の上部に形成された第１多結晶シリコン層（３
８）は不純物拡散領域等（２６）の中、ソース用不純物
拡散領域と電気的に接続される。
離酸化膜（２４）により区分された活性領域に不純物拡
散領域（２６）が形成されたシリコン基板（２２）を備
える。不純物拡散領域（２６）の間のシリコン基板（２
２）の表面にはワードライン（２８）が形成されてお
り、さらにワードライン（２８）の側壁にはスペーサ
（３０）が形成されている。さらにシリコン基板（２
２）の全体構造の上部に第１絶縁層（３２）が平坦に塗
布され、第１絶縁層（３２）の表面には不純物拡散領域
等（２６）の中、ドレイン用不純物拡散領域と各々電気
的に接続するビットライン（３４）が形成されている。
また、ビットライン（３４）及び第１絶縁層（３２）の
上部には、平坦化した第２絶縁層（３６）及び第１多結
晶シリコン層（３８）が順次形成される。第２絶縁層
（３６）の上部に形成された第１多結晶シリコン層（３
８）は不純物拡散領域等（２６）の中、ソース用不純物
拡散領域と電気的に接続される。
【００１１】図３（ａ），（ｂ）には、第１多結晶シリ
コン層（３８）の上部に順次積層された所定の厚さの第
１酸化膜（４０）及び第２多結晶シリコン層（４２）が
示されている。第１酸化膜（４０）は堆積により１００
０〜２５００オングストロームの厚さを有するよう形成
され、さらに第２多結晶シリコン層（４２）も５００〜
１５００オングストロームの厚さを有するように堆積さ
せて形成されている。さらに第２多結晶シリコン（４
２）の表面に堆積された第２酸化膜（４４）の上部に
は、第１感光膜パターン（４６）が形成される。第２酸
化膜（４４）は、１０００〜３０００オングストローム
の厚さを有し、さらに第１感光膜パターン（４６）は、
ワードライン（３８）を形成するためのマスクと反対極
性を有する。
コン層（３８）の上部に順次積層された所定の厚さの第
１酸化膜（４０）及び第２多結晶シリコン層（４２）が
示されている。第１酸化膜（４０）は堆積により１００
０〜２５００オングストロームの厚さを有するよう形成
され、さらに第２多結晶シリコン層（４２）も５００〜
１５００オングストロームの厚さを有するように堆積さ
せて形成されている。さらに第２多結晶シリコン（４
２）の表面に堆積された第２酸化膜（４４）の上部に
は、第１感光膜パターン（４６）が形成される。第２酸
化膜（４４）は、１０００〜３０００オングストローム
の厚さを有し、さらに第１感光膜パターン（４６）は、
ワードライン（３８）を形成するためのマスクと反対極
性を有する。
【００１２】図４（ａ），（ｂ）は、図３に示された第
１感光膜パターン（４６）の間に露出した第２酸化膜
（４４）が乾式エッチングされることによりパターン化
された、第２酸化膜パターン（４４Ａ）が説明されてい
る。さらに第１感光膜パターン（４６）は第２酸化膜パ
ターン（４４Ａ）が形成された後除去される。第２酸化
膜パターン（４４Ａ）の側壁には酸化膜となった第２ス
ペーサ（４８）が形成される。第２スペーサ（４８）は
隣接する第２スペーサ（４８）と１０００オングストロ
ーム程度の間隔をもって配置されている。
１感光膜パターン（４６）の間に露出した第２酸化膜
（４４）が乾式エッチングされることによりパターン化
された、第２酸化膜パターン（４４Ａ）が説明されてい
る。さらに第１感光膜パターン（４６）は第２酸化膜パ
ターン（４４Ａ）が形成された後除去される。第２酸化
膜パターン（４４Ａ）の側壁には酸化膜となった第２ス
ペーサ（４８）が形成される。第２スペーサ（４８）は
隣接する第２スペーサ（４８）と１０００オングストロ
ーム程度の間隔をもって配置されている。
【００１３】また、半導体装置は、図５（ａ），（ｂ）
に示された如く、第２多結晶シリコン（４２）及び第１
酸化膜（４０）が選択的に除去されることにより形成さ
れた第２多結晶シリコンパターン（４２Ａ）及び第１酸
化膜パターン（４０Ａ）と、第２多結晶シリコンパター
ン（４２Ａ）の表面の上まで堆積された第３多結晶シリ
コン層（５０）とを備える。第２多結晶シリコンパター
ン（４２Ａ）は図４（ａ）に示された第２スペーサ（４
８）及び第２酸化膜パターン（４４Ａ）の間に露出する
第２多結晶シリコン層（４２）がエッチングされること
により形成される。さらに第１酸化膜パターン（４０
Ａ）は、第２多結晶シリコンパターン（４２Ａ）の間に
部分的に露出する第１酸化膜（４０）がエッチングされ
ることにより形成され、これによって第１多結晶シリコ
ン層（３８）が部分的に露出される。第１酸化膜（４
０）のエッチングの際に、第２多結晶シリコンパターン
（４２Ａ）の表面に位置する第２スペーサ（４８）及び
第２酸化膜パターン（４４Ａ）が除去される。シリコン
基板（２２）の全体構造の上部には第３多結晶シリコン
層（５０）及び貯蔵電極マスク用の第２感光膜パターン
（５２）が順次形成される。多結晶シリコンが第２多結
晶シリコンパターン（４２Ａ）及び露出された第１多結
晶シリコン層（３８）の上部に堆積することにより、第
３多結晶シリコン層（５０）は５００〜１５００オング
ストロームの厚さを有するように形成される。
に示された如く、第２多結晶シリコン（４２）及び第１
酸化膜（４０）が選択的に除去されることにより形成さ
れた第２多結晶シリコンパターン（４２Ａ）及び第１酸
化膜パターン（４０Ａ）と、第２多結晶シリコンパター
ン（４２Ａ）の表面の上まで堆積された第３多結晶シリ
コン層（５０）とを備える。第２多結晶シリコンパター
ン（４２Ａ）は図４（ａ）に示された第２スペーサ（４
８）及び第２酸化膜パターン（４４Ａ）の間に露出する
第２多結晶シリコン層（４２）がエッチングされること
により形成される。さらに第１酸化膜パターン（４０
Ａ）は、第２多結晶シリコンパターン（４２Ａ）の間に
部分的に露出する第１酸化膜（４０）がエッチングされ
ることにより形成され、これによって第１多結晶シリコ
ン層（３８）が部分的に露出される。第１酸化膜（４
０）のエッチングの際に、第２多結晶シリコンパターン
（４２Ａ）の表面に位置する第２スペーサ（４８）及び
第２酸化膜パターン（４４Ａ）が除去される。シリコン
基板（２２）の全体構造の上部には第３多結晶シリコン
層（５０）及び貯蔵電極マスク用の第２感光膜パターン
（５２）が順次形成される。多結晶シリコンが第２多結
晶シリコンパターン（４２Ａ）及び露出された第１多結
晶シリコン層（３８）の上部に堆積することにより、第
３多結晶シリコン層（５０）は５００〜１５００オング
ストロームの厚さを有するように形成される。
【００１４】図５（ａ），（ｂ）に示された前記第２感
光膜パターン（５２）の間に、部分的に露出された第３
多結晶シリコン層（５０）、露出された第３多結晶シリ
コン層（５０）の下部に位置する第２多結晶シリコンパ
ターン（４２Ａ）、第１酸化膜パターン（４０Ａ）及び
第１多結晶シリコン層（３８）は、図６（ａ）、（ｂ）
に示された如き貯蔵電極（５４）が形成されるように、
エッチング法により除去される。貯蔵電極（５４）が形
成された後、図５（ａ），（ｂ）に示された第２感光膜
パターン（５２）が除去される。さらに図５（ａ），
（ｂ）に示された第１酸化膜パターン（４０Ａ）は、第
２感光膜パターン（５２）が除去された後、湿式エッチ
ングにより完全に除去される。貯蔵電極（５４）は、第
１多結晶シリコンパターン（３８Ａ）であった下部貯蔵
電極、第２多結晶シリコンパターン（４２Ａ）及び第３
多結晶シリコンパターン（５０Ａ）であった上部貯蔵電
極、さらに下部貯蔵電極及び上部貯蔵電極を電気的に接
続させるための垂直柱（５１）で形成されている。垂直
柱（５１）は第３多結晶シリコン（５０）により形成さ
れ、また下部貯蔵電極及び上部貯蔵電極と一体化されて
いる。さらに貯蔵電極 （５４）は隣接する貯蔵電極
（５４）と所定の間隔で隔離されている。
光膜パターン（５２）の間に、部分的に露出された第３
多結晶シリコン層（５０）、露出された第３多結晶シリ
コン層（５０）の下部に位置する第２多結晶シリコンパ
ターン（４２Ａ）、第１酸化膜パターン（４０Ａ）及び
第１多結晶シリコン層（３８）は、図６（ａ）、（ｂ）
に示された如き貯蔵電極（５４）が形成されるように、
エッチング法により除去される。貯蔵電極（５４）が形
成された後、図５（ａ），（ｂ）に示された第２感光膜
パターン（５２）が除去される。さらに図５（ａ），
（ｂ）に示された第１酸化膜パターン（４０Ａ）は、第
２感光膜パターン（５２）が除去された後、湿式エッチ
ングにより完全に除去される。貯蔵電極（５４）は、第
１多結晶シリコンパターン（３８Ａ）であった下部貯蔵
電極、第２多結晶シリコンパターン（４２Ａ）及び第３
多結晶シリコンパターン（５０Ａ）であった上部貯蔵電
極、さらに下部貯蔵電極及び上部貯蔵電極を電気的に接
続させるための垂直柱（５１）で形成されている。垂直
柱（５１）は第３多結晶シリコン（５０）により形成さ
れ、また下部貯蔵電極及び上部貯蔵電極と一体化されて
いる。さらに貯蔵電極 （５４）は隣接する貯蔵電極
（５４）と所定の間隔で隔離されている。
【００１５】図７（ａ），（ｂ）を参照すれば、半導体
装置は貯蔵電極（５４）の全ての露出表面に順次塗布さ
れた誘電体膜（５６）及び多結晶シリコンでなるプレー
ト電極（５８）を備える。詳細に説明すれば、誘電体膜
（５６）及びプレート電極（５８）は、図６（ａ），
（ｂ）に示された第１多結晶シリコンパターン（３８
Ａ）の上面及び側面、第２多結晶シリコンパターン（４
２Ａ）の下面及び側面、さらに第３多結晶シリコンパタ
ーン（５０Ａ）の上面及び側面に積層される。
装置は貯蔵電極（５４）の全ての露出表面に順次塗布さ
れた誘電体膜（５６）及び多結晶シリコンでなるプレー
ト電極（５８）を備える。詳細に説明すれば、誘電体膜
（５６）及びプレート電極（５８）は、図６（ａ），
（ｂ）に示された第１多結晶シリコンパターン（３８
Ａ）の上面及び側面、第２多結晶シリコンパターン（４
２Ａ）の下面及び側面、さらに第３多結晶シリコンパタ
ーン（５０Ａ）の上面及び側面に積層される。
【００１６】図２〜図７で説明された本発明の一実施例
によるスタックキャパシタ製造方法は、二重板形の貯蔵
電極を形成して貯蔵電極の表面積を増加させる。二重板
形貯蔵電極により、本発明の一実施例によるスタックキ
ャパシタは、狭い占有面積に比べ大きい充電容量を確保
することができる。
によるスタックキャパシタ製造方法は、二重板形の貯蔵
電極を形成して貯蔵電極の表面積を増加させる。二重板
形貯蔵電極により、本発明の一実施例によるスタックキ
ャパシタは、狭い占有面積に比べ大きい充電容量を確保
することができる。
【００１７】図８〜図１０は、本発明の第２実施例によ
るスタックキャパシタの製造方法を段階別に説明する図
であり、各図において、図（ａ）は、図１に示されたＤ
ＲＡＭをＡ−Ａ´線で切断した半導体装置の断面図であ
り、図（ｂ）は図１に示されたＤＲＡＭをＢ−Ｂ´線で
切断した半導体装置の断面図である。
るスタックキャパシタの製造方法を段階別に説明する図
であり、各図において、図（ａ）は、図１に示されたＤ
ＲＡＭをＡ−Ａ´線で切断した半導体装置の断面図であ
り、図（ｂ）は図１に示されたＤＲＡＭをＢ−Ｂ´線で
切断した半導体装置の断面図である。
【００１８】第２実施例のスタックキャパシタ製造方法
によれば、第１実施例によるスタックキャパシタ製造方
法によって製造される二重板形貯蔵電極（５４）の表面
積より広い表面積を有する二重板形貯蔵電電極を形成
し、スタックキャパシタの充電容量を増加させることが
できる。
によれば、第１実施例によるスタックキャパシタ製造方
法によって製造される二重板形貯蔵電極（５４）の表面
積より広い表面積を有する二重板形貯蔵電電極を形成
し、スタックキャパシタの充電容量を増加させることが
できる。
【００１９】図８（ａ），（ｂ）を参照すれば、図２
（ａ），（ｂ）に示された第２絶縁層（３６）及び第１
多結晶シリコン層（３８）の間に第３絶縁層（３７）が
追加して形成されたシリコン基板（２２）が示されてい
る。第３絶縁層（３７）は、第２絶縁層（３６）が塗布
された後形成される。さらに第３絶縁層（３７）の表面
に形成された第１多結晶シリコン層（３８）は、第３絶
縁層（３７）、第２絶縁層（３６）及び第１絶縁層（３
２）を経てシリコン基板（２２）の表面に形成されたソ
ース用不純物拡散領域（２６）に電気的に接続される。
さらに第３絶縁層（３７）は第２絶縁層（３６）に比べ
大きいエッチング選択比を有する物質で形成される。第
１多結晶シリコン層（３８）は、第２及び第３絶縁層
（３６、３７）がビットライン（３４）の上部に積層さ
れた後に形成される。
（ａ），（ｂ）に示された第２絶縁層（３６）及び第１
多結晶シリコン層（３８）の間に第３絶縁層（３７）が
追加して形成されたシリコン基板（２２）が示されてい
る。第３絶縁層（３７）は、第２絶縁層（３６）が塗布
された後形成される。さらに第３絶縁層（３７）の表面
に形成された第１多結晶シリコン層（３８）は、第３絶
縁層（３７）、第２絶縁層（３６）及び第１絶縁層（３
２）を経てシリコン基板（２２）の表面に形成されたソ
ース用不純物拡散領域（２６）に電気的に接続される。
さらに第３絶縁層（３７）は第２絶縁層（３６）に比べ
大きいエッチング選択比を有する物質で形成される。第
１多結晶シリコン層（３８）は、第２及び第３絶縁層
（３６、３７）がビットライン（３４）の上部に積層さ
れた後に形成される。
【００２０】図９（ａ），（ｂ）には、第３絶縁層（３
７）の上部に形成された二重板形貯蔵電極（５４）と、
二重板形貯蔵電極（５４）の電極板の間に満たされた第
１酸化膜パターン（４０Ａ）を備えたシリコン基板（２
２）とが示されている。二重板形貯蔵電極（５４）は、
第１多結晶シリコンパターン（３８Ａ）で形成された下
部電極板と、第２及び第３多結晶シリコンパターン（４
２Ａ，５０Ａ）により形成された上部電極板と、さらに
上部電極板を下部電極板に電気的に接続し一定間隔だけ
隔離させるため第３多結晶シリコンパターン（５０Ａ）
で成る多数の垂直柱（５１）を備える。この第１〜３多
結晶シリコンパターン（３８Ａ，４２Ａ，５０Ａ）及び
第１酸化膜パターン（４０Ａ）は第１実施例の製造方法
中、図３〜図５の工程と、図５に示された第２感光膜パ
ターン（５２）から部分的に露出した第３多結晶シリコ
ン層（５０）と、露出した第３多結晶シリコン層（５
０）の下部に位置する第２多結晶シリコンパターン（４
２Ａ）、第１酸化膜パターン（４０Ａ）及び第１多結晶
シリコン層（３８）をエッチング法により順次除去して
二重板形貯蔵電極（５４）が形成されるようにする工程
と、二重板形貯蔵電極（５４）を形成した後、第２感光
膜パターン（５２）を除去する工程により形成される。
７）の上部に形成された二重板形貯蔵電極（５４）と、
二重板形貯蔵電極（５４）の電極板の間に満たされた第
１酸化膜パターン（４０Ａ）を備えたシリコン基板（２
２）とが示されている。二重板形貯蔵電極（５４）は、
第１多結晶シリコンパターン（３８Ａ）で形成された下
部電極板と、第２及び第３多結晶シリコンパターン（４
２Ａ，５０Ａ）により形成された上部電極板と、さらに
上部電極板を下部電極板に電気的に接続し一定間隔だけ
隔離させるため第３多結晶シリコンパターン（５０Ａ）
で成る多数の垂直柱（５１）を備える。この第１〜３多
結晶シリコンパターン（３８Ａ，４２Ａ，５０Ａ）及び
第１酸化膜パターン（４０Ａ）は第１実施例の製造方法
中、図３〜図５の工程と、図５に示された第２感光膜パ
ターン（５２）から部分的に露出した第３多結晶シリコ
ン層（５０）と、露出した第３多結晶シリコン層（５
０）の下部に位置する第２多結晶シリコンパターン（４
２Ａ）、第１酸化膜パターン（４０Ａ）及び第１多結晶
シリコン層（３８）をエッチング法により順次除去して
二重板形貯蔵電極（５４）が形成されるようにする工程
と、二重板形貯蔵電極（５４）を形成した後、第２感光
膜パターン（５２）を除去する工程により形成される。
【００２１】図９（ａ），（ｂ）に示される第３絶縁層
（３７）及び第１酸化膜パターン（４０Ａ）は、第２感
光膜パターン（５２）が除去された後、第１多結晶シリ
コンパターン（３８Ａ）の下面及び上面と第２多結晶シ
リコンパターン（４２Ａ）の下面、さらに第２絶縁層
（３６）の表面が露出するよう湿式エッチングにより完
全に除去される。第１多結晶シリコンパターン（３８
Ａ）の下面を含んだ二重板形貯蔵電極（５４）の全ての
露出表面及び第２絶縁層（３６）の表面には、図１０
（ａ），（ｂ）に示される如く、誘電体膜（５６）及び
多結晶シリコンで成るプレート電極（５８）が順次塗布
される。図１０（ａ），（ｂ）に示された二重板形貯蔵
電極（５４）は、図７（ａ），（ｂ）に示された二重板
形貯蔵電極（５４）に比べ下部電極の下面の面積分だ
け、大きい表面積を有することになる。
（３７）及び第１酸化膜パターン（４０Ａ）は、第２感
光膜パターン（５２）が除去された後、第１多結晶シリ
コンパターン（３８Ａ）の下面及び上面と第２多結晶シ
リコンパターン（４２Ａ）の下面、さらに第２絶縁層
（３６）の表面が露出するよう湿式エッチングにより完
全に除去される。第１多結晶シリコンパターン（３８
Ａ）の下面を含んだ二重板形貯蔵電極（５４）の全ての
露出表面及び第２絶縁層（３６）の表面には、図１０
（ａ），（ｂ）に示される如く、誘電体膜（５６）及び
多結晶シリコンで成るプレート電極（５８）が順次塗布
される。図１０（ａ），（ｂ）に示された二重板形貯蔵
電極（５４）は、図７（ａ），（ｂ）に示された二重板
形貯蔵電極（５４）に比べ下部電極の下面の面積分だ
け、大きい表面積を有することになる。
【００２２】図１１〜図１３は、本発明の第３実施例に
よるスタックキャパシタの製造方法を段階別に説明する
図であり、各図において、図（ａ）は図１に示されたＤ
ＲＡＭをＡ−Ａ´線に沿って切断した半導体装置の断面
図、図（ｂ）は図１に示されたＤＲＡＭをＢ−Ｂ´線に
沿って切断した半導体装置の断面図である。
よるスタックキャパシタの製造方法を段階別に説明する
図であり、各図において、図（ａ）は図１に示されたＤ
ＲＡＭをＡ−Ａ´線に沿って切断した半導体装置の断面
図、図（ｂ）は図１に示されたＤＲＡＭをＢ−Ｂ´線に
沿って切断した半導体装置の断面図である。
【００２３】図１１を参照すれば、図２に示された第１
多結晶シリコン層（３８）の上部に第１酸化膜パターン
（４０Ａ）及び第２多結晶シリコンパターン（４２Ａ）
が積層されたシリコン基板（２２）が説明されている。
第１酸化膜パターン（４０Ａ）及び第２多結晶シリコン
パターン（４２Ａ）は、第１実施例の製造方法中の図２
〜図４に示された工程と、図４に示された第２酸化膜パ
ターン（４４Ａ）及び側壁酸化膜（４８）の間から、部
分的に露出した第２多結晶シリコン層（４２）をエッチ
ングして第１酸化膜パターン（４０）を部分的に露出さ
せる工程と、露出した第１酸化膜（４０）、第２酸化膜
パターン（４４Ａ）及び側壁酸化膜（４８）を除去する
工程により形成される。第２多結晶シリコンパターン
（４２Ａ）及び第１酸化膜パターン（４０Ａ）は第１多
結晶シリコン層（３８）を部分的に露出させる。
多結晶シリコン層（３８）の上部に第１酸化膜パターン
（４０Ａ）及び第２多結晶シリコンパターン（４２Ａ）
が積層されたシリコン基板（２２）が説明されている。
第１酸化膜パターン（４０Ａ）及び第２多結晶シリコン
パターン（４２Ａ）は、第１実施例の製造方法中の図２
〜図４に示された工程と、図４に示された第２酸化膜パ
ターン（４４Ａ）及び側壁酸化膜（４８）の間から、部
分的に露出した第２多結晶シリコン層（４２）をエッチ
ングして第１酸化膜パターン（４０）を部分的に露出さ
せる工程と、露出した第１酸化膜（４０）、第２酸化膜
パターン（４４Ａ）及び側壁酸化膜（４８）を除去する
工程により形成される。第２多結晶シリコンパターン
（４２Ａ）及び第１酸化膜パターン（４０Ａ）は第１多
結晶シリコン層（３８）を部分的に露出させる。
【００２４】図１１に示された工程の後、第２多結晶シ
リコンパターン（４２Ａ）はエッチング法により完全に
除去され、第１酸化膜パターン（４０Ａ）が露出される
ようにする。第２多結晶シリコンパターン（４２Ａ）の
エッチングの際、第１多結晶シリコン層（３８）の露出
部分は第２多結晶シリコンパターン（４２Ａ）と共にエ
ッチングされ、図１２（ａ），（ｂ）に示された如く、
第１多結晶シリコン層（３８）の表面に溝が形成される
ようにする。さらに第１多結晶シリコン層（３８）の表
面に形成される溝が第２絶縁層（３６）の表面に至るま
で貫通されないよう、第１多結晶シリコン層（３８）は
第２多結晶シリコンパターン（４２Ａ）より少なくとも
５００オングストローム以上の厚さを有することが好ま
しい。第１多結晶シリコン層（３８）の表面に形成され
た溝及び第１酸化膜パターン（４０Ａ）の上部に、第３
多結晶シリコン層（５０）が堆積工程により形成され、
第３多結晶シリコン層（５０）の上部には貯蔵電極マス
クで用いられる第２感光膜パターン（５２）が形成され
る。第３多結晶シリコン層（５０）は第１多結晶シリコ
ン層（３８）と電気的に接続され、さらに第１酸化膜パ
ターン（４０Ａ）の厚さだけ隔離されている。
リコンパターン（４２Ａ）はエッチング法により完全に
除去され、第１酸化膜パターン（４０Ａ）が露出される
ようにする。第２多結晶シリコンパターン（４２Ａ）の
エッチングの際、第１多結晶シリコン層（３８）の露出
部分は第２多結晶シリコンパターン（４２Ａ）と共にエ
ッチングされ、図１２（ａ），（ｂ）に示された如く、
第１多結晶シリコン層（３８）の表面に溝が形成される
ようにする。さらに第１多結晶シリコン層（３８）の表
面に形成される溝が第２絶縁層（３６）の表面に至るま
で貫通されないよう、第１多結晶シリコン層（３８）は
第２多結晶シリコンパターン（４２Ａ）より少なくとも
５００オングストローム以上の厚さを有することが好ま
しい。第１多結晶シリコン層（３８）の表面に形成され
た溝及び第１酸化膜パターン（４０Ａ）の上部に、第３
多結晶シリコン層（５０）が堆積工程により形成され、
第３多結晶シリコン層（５０）の上部には貯蔵電極マス
クで用いられる第２感光膜パターン（５２）が形成され
る。第３多結晶シリコン層（５０）は第１多結晶シリコ
ン層（３８）と電気的に接続され、さらに第１酸化膜パ
ターン（４０Ａ）の厚さだけ隔離されている。
【００２５】図１３（ａ），（ｂ）には、第１多結晶シ
リコンパターン（３８Ａ）で形成された下部電極板、第
３多結晶シリコンパターン（５０Ａ）により形成された
上部電極板、及び上部電極板と下部電極板とを電気的に
接続し一定間隔で隔離させるため、第３多結晶シリコン
パターン（５０Ａ）で成る多数の垂直柱（５５）を備え
た二重板形貯蔵電極（５４）が示されている。第３多結
晶シリコンパターン（５０Ａ）及び第１多結晶シリコン
パターン（３８Ａ）は、第２感光膜パターン（５２）の
間から部分的に露出する第３多結晶シリコン層（５０）
と、第３多結晶シリコン層（５０）の露出部分の下部に
位置した第１酸化膜パターン（４０Ａ）、及び、第１多
結晶シリコン層（３８）が順次除去されることにより形
成される（図１２参照）。第２感光膜パターン（５２）
は、第１及び第３多結晶シリコン（３８Ａ，５０Ａ）の
形成後に除去される。さらに第２感光膜パターン（５
２）の除去の後、第１及び第３多結晶シリコンパターン
（３８Ａ，５０Ａ）の間に残る第１酸化膜パターン（４
０Ａ）は、湿式エッチングにより完全に除去され、第１
多結晶シリコンパターン（３８Ａ）の上面及び第３多結
晶シリコンパターン（５０Ａ）の下面を露出させる。二
重板形貯蔵電極（５４）の露出した全表面（即ち、第１
多結晶シリコンパターン（３８Ａ）の側壁及び上面と第
３多結晶シリコンパターン（５０Ａ）の側壁、上面及び
下面）には、誘電体膜（５６）及び多結晶シリコンで成
ったプレート電極（５８）が順次塗布される。
リコンパターン（３８Ａ）で形成された下部電極板、第
３多結晶シリコンパターン（５０Ａ）により形成された
上部電極板、及び上部電極板と下部電極板とを電気的に
接続し一定間隔で隔離させるため、第３多結晶シリコン
パターン（５０Ａ）で成る多数の垂直柱（５５）を備え
た二重板形貯蔵電極（５４）が示されている。第３多結
晶シリコンパターン（５０Ａ）及び第１多結晶シリコン
パターン（３８Ａ）は、第２感光膜パターン（５２）の
間から部分的に露出する第３多結晶シリコン層（５０）
と、第３多結晶シリコン層（５０）の露出部分の下部に
位置した第１酸化膜パターン（４０Ａ）、及び、第１多
結晶シリコン層（３８）が順次除去されることにより形
成される（図１２参照）。第２感光膜パターン（５２）
は、第１及び第３多結晶シリコン（３８Ａ，５０Ａ）の
形成後に除去される。さらに第２感光膜パターン（５
２）の除去の後、第１及び第３多結晶シリコンパターン
（３８Ａ，５０Ａ）の間に残る第１酸化膜パターン（４
０Ａ）は、湿式エッチングにより完全に除去され、第１
多結晶シリコンパターン（３８Ａ）の上面及び第３多結
晶シリコンパターン（５０Ａ）の下面を露出させる。二
重板形貯蔵電極（５４）の露出した全表面（即ち、第１
多結晶シリコンパターン（３８Ａ）の側壁及び上面と第
３多結晶シリコンパターン（５０Ａ）の側壁、上面及び
下面）には、誘電体膜（５６）及び多結晶シリコンで成
ったプレート電極（５８）が順次塗布される。
【００２６】図１４〜図１８は、本発明の第４実施例に
よるスタックキャパシタ製造方法を説明する図であり、
各図において、図（ａ）は図１に示されたＤＲＡＭをＡ
−Ａ´で切断した断面図であり、図（ｂ）は図１に示さ
れたＤＲＡＭをＢ−Ｂ´線で切断した断面図である。第
４実施例によるスタックキャパシタ製造方法は、三重板
形貯蔵電極を形成し、前述した第１〜３実施例による製
造方法により形成されるスタックキャパシタより大きい
貯蔵容量を有するスタックキャパシタを提供できる。
よるスタックキャパシタ製造方法を説明する図であり、
各図において、図（ａ）は図１に示されたＤＲＡＭをＡ
−Ａ´で切断した断面図であり、図（ｂ）は図１に示さ
れたＤＲＡＭをＢ−Ｂ´線で切断した断面図である。第
４実施例によるスタックキャパシタ製造方法は、三重板
形貯蔵電極を形成し、前述した第１〜３実施例による製
造方法により形成されるスタックキャパシタより大きい
貯蔵容量を有するスタックキャパシタを提供できる。
【００２７】図１４（ａ），（ｂ）を参照すれば、図２
に示されたシリコン基板（２２）の構造物の上部、即ち
第１多結晶シリコン層（３８）の上部に順次積層された
第１酸化膜（４０）、第２多結晶シリコン層（４２）、
第２酸化膜（４４）、第３多結晶シリコン層（６０）及
び第３酸化膜（６２）を備えた半導体装置が説明されて
いる。第３酸化膜（６２）の上部には第１感光膜（４
６）が形成される。前記第３多結晶シリコン層（６０）
は、第２多結晶シリコン層（４２）がパターン化される
際、除去されないよう第２多結晶シリコン層（４２）に
くらべ、少なくとも５００オングストローム以上の厚み
を有するよう形成する。
に示されたシリコン基板（２２）の構造物の上部、即ち
第１多結晶シリコン層（３８）の上部に順次積層された
第１酸化膜（４０）、第２多結晶シリコン層（４２）、
第２酸化膜（４４）、第３多結晶シリコン層（６０）及
び第３酸化膜（６２）を備えた半導体装置が説明されて
いる。第３酸化膜（６２）の上部には第１感光膜（４
６）が形成される。前記第３多結晶シリコン層（６０）
は、第２多結晶シリコン層（４２）がパターン化される
際、除去されないよう第２多結晶シリコン層（４２）に
くらべ、少なくとも５００オングストローム以上の厚み
を有するよう形成する。
【００２８】図１５（ａ），（ｂ）には、図１４に示さ
れた第１感光膜パターン（４６）の間から部分的に露出
した第３酸化膜（６２）が、乾式エッチングされること
によりパターン化された第３酸化膜パターン（６２Ａ）
を有する半導体装置が説明されている。さらに第１感光
膜パターン（４６）は第３酸化膜パターン（６２Ａ）の
形成後除去される。第３酸化膜パターン（６２Ａ）の側
壁には酸化膜で成る第２スペーサ（６３）が形成され
る。第２スペーサ（６３）は隣接した第２スペーサ（６
３）と１０００オングストロームほどの間隔をもって隔
離されている。
れた第１感光膜パターン（４６）の間から部分的に露出
した第３酸化膜（６２）が、乾式エッチングされること
によりパターン化された第３酸化膜パターン（６２Ａ）
を有する半導体装置が説明されている。さらに第１感光
膜パターン（４６）は第３酸化膜パターン（６２Ａ）の
形成後除去される。第３酸化膜パターン（６２Ａ）の側
壁には酸化膜で成る第２スペーサ（６３）が形成され
る。第２スペーサ（６３）は隣接した第２スペーサ（６
３）と１０００オングストロームほどの間隔をもって隔
離されている。
【００２９】図１６（ａ），（ｂ）に示されるように、
図１５の工程後、図１５に示された第３酸化膜パターン
（６２Ａ）及び第２スペーサ（６３）の間に露出する第
３多結晶シリコン層（６０）がエッチングされることに
より、第２酸化膜（４４）を部分的に露出させる第３多
結晶シリコンパターン（６０Ａ）が形成される。第３多
結晶シリコンパターン（６０Ａ）から露出した第２酸化
膜（４４）の露出部分は、第２多結晶シリコン層（４
２）が露出するようエッチングされ、第２酸化膜パター
ン（４４Ａ）を形成する。第２酸化膜（４４）の露出部
分がエッチングされる際、第２スペーサ（６３）及び第
３酸化膜パターン（６２Ａ）は完全に除去される。さら
に第２酸化膜パターン（４４Ａ）から部分的に露出する
第２多結晶シリコン層（４２）は、第１酸化膜（４０）
が部分的に露出するようエッチングされ、第２多結晶シ
リコンパターン（４２Ａ）を形成する。第２多結晶シリ
コン層（４２）がパターン化される際、第３多結晶シリ
コンパターン（６０Ａ）もエッチングされるが、少なく
とも５００オングストローム以上の厚さが残ることにな
る。さらに第２多結晶シリコンパターン（４２Ａ）から
部分的に露出する第１酸化膜（４０）は、第１多結晶シ
リコン層（３８）が部分的に露出するようエッチングさ
れ、第１酸化膜パターン（４０Ａ）を形成する。第２及
び第３多結晶シリコン層（４２，６０）及び酸化膜等
（４０，４４，６２）がエッチングされることにより、
第１多結晶シリコン（３８）の表面が第３多結晶シリコ
ンパターン（６０Ａ）の間から部分的に露出する。第３
多結晶シリコンパターン（６０Ａ）及び露出した第１多
結晶シリコン層（３８）の上部には、第４多結晶シリコ
ン層（６４）が堆積により形成され、この第４多結晶シ
リコン層（６４）の上部にはワードラインマスクで用い
られる第２感光膜パターン（５２）が形成される。
図１５の工程後、図１５に示された第３酸化膜パターン
（６２Ａ）及び第２スペーサ（６３）の間に露出する第
３多結晶シリコン層（６０）がエッチングされることに
より、第２酸化膜（４４）を部分的に露出させる第３多
結晶シリコンパターン（６０Ａ）が形成される。第３多
結晶シリコンパターン（６０Ａ）から露出した第２酸化
膜（４４）の露出部分は、第２多結晶シリコン層（４
２）が露出するようエッチングされ、第２酸化膜パター
ン（４４Ａ）を形成する。第２酸化膜（４４）の露出部
分がエッチングされる際、第２スペーサ（６３）及び第
３酸化膜パターン（６２Ａ）は完全に除去される。さら
に第２酸化膜パターン（４４Ａ）から部分的に露出する
第２多結晶シリコン層（４２）は、第１酸化膜（４０）
が部分的に露出するようエッチングされ、第２多結晶シ
リコンパターン（４２Ａ）を形成する。第２多結晶シリ
コン層（４２）がパターン化される際、第３多結晶シリ
コンパターン（６０Ａ）もエッチングされるが、少なく
とも５００オングストローム以上の厚さが残ることにな
る。さらに第２多結晶シリコンパターン（４２Ａ）から
部分的に露出する第１酸化膜（４０）は、第１多結晶シ
リコン層（３８）が部分的に露出するようエッチングさ
れ、第１酸化膜パターン（４０Ａ）を形成する。第２及
び第３多結晶シリコン層（４２，６０）及び酸化膜等
（４０，４４，６２）がエッチングされることにより、
第１多結晶シリコン（３８）の表面が第３多結晶シリコ
ンパターン（６０Ａ）の間から部分的に露出する。第３
多結晶シリコンパターン（６０Ａ）及び露出した第１多
結晶シリコン層（３８）の上部には、第４多結晶シリコ
ン層（６４）が堆積により形成され、この第４多結晶シ
リコン層（６４）の上部にはワードラインマスクで用い
られる第２感光膜パターン（５２）が形成される。
【００３０】図１７（ａ），（ｂ）には、第２絶縁層
（３６）の上部に形成された三重板形貯蔵電極（６６）
を備えたシリコン基板（２２）が示されている。三重板
形貯蔵電極（６６）は第１多結晶シリコンパターン（３
８Ａ）で形成された下部電極板と、第３及び第４多結晶
シリコンパターン（６０Ａ，６４Ａ）により形成された
上部電極板と、第２多結晶シリコンパターン（４２Ａ）
で形成された中間電極板、さらに下部電極板、中間電極
板及び上部電極板を電気的に接続し、一定間隔で隔離さ
せるため、第４多結晶シリコンパターン（６４Ａ）で成
る多数の垂直柱（６５）を備える。上部電極板、中間電
極板及び下部電極板は、図１６に示された第２感光膜パ
ターン（５２）から部分的に露出する第４多結晶シリコ
ン層（６４）と、第４多結晶シリコン層（６４）の露出
部分の下部に位置した第３多結晶シリコンパターン（６
０Ａ）、第２酸化膜パターン（４４Ａ）、第２多結晶シ
リコンパターン（４２Ａ）、第１酸化膜パターン（４０
Ａ）及び第１多結晶シリコン層（３８）を順次エッチン
グすることにより形成される。以下、図１６を参照して
説明すると、第２感光膜パターン（５２）は三重板形貯
蔵電極（６６）の形成後に除去される。さらに三重板形
貯蔵電極（６６）の形成工程の後、第１多結晶シリコン
パターン（３８Ａ）及び第２多結晶シリコンパターン
（４２Ａ）の間には、第１酸化膜パターン（４０Ａ）が
残り、さらに第２多結晶シリコンパターン（４２Ａ）及
び第３多結晶シリコンパターン（６０Ａ）の間には第２
酸化膜パターン（４２Ａ）が残ることになる。残りの第
１及び第２酸化膜パターン（４０Ａ，４４Ａ）は湿式エ
ッチングにより完全に除去され、第１多結晶シリコンパ
ターン （３８Ａ）の上面及び第２多結晶シリコンパタ
ーン（４２Ａ）の下面と、さらに第２多結晶シリコンパ
ターン（４２Ａ）の上面及び第３多結晶シリコンパター
ン（６０Ａ）の下面が露出されるようにする。
（３６）の上部に形成された三重板形貯蔵電極（６６）
を備えたシリコン基板（２２）が示されている。三重板
形貯蔵電極（６６）は第１多結晶シリコンパターン（３
８Ａ）で形成された下部電極板と、第３及び第４多結晶
シリコンパターン（６０Ａ，６４Ａ）により形成された
上部電極板と、第２多結晶シリコンパターン（４２Ａ）
で形成された中間電極板、さらに下部電極板、中間電極
板及び上部電極板を電気的に接続し、一定間隔で隔離さ
せるため、第４多結晶シリコンパターン（６４Ａ）で成
る多数の垂直柱（６５）を備える。上部電極板、中間電
極板及び下部電極板は、図１６に示された第２感光膜パ
ターン（５２）から部分的に露出する第４多結晶シリコ
ン層（６４）と、第４多結晶シリコン層（６４）の露出
部分の下部に位置した第３多結晶シリコンパターン（６
０Ａ）、第２酸化膜パターン（４４Ａ）、第２多結晶シ
リコンパターン（４２Ａ）、第１酸化膜パターン（４０
Ａ）及び第１多結晶シリコン層（３８）を順次エッチン
グすることにより形成される。以下、図１６を参照して
説明すると、第２感光膜パターン（５２）は三重板形貯
蔵電極（６６）の形成後に除去される。さらに三重板形
貯蔵電極（６６）の形成工程の後、第１多結晶シリコン
パターン（３８Ａ）及び第２多結晶シリコンパターン
（４２Ａ）の間には、第１酸化膜パターン（４０Ａ）が
残り、さらに第２多結晶シリコンパターン（４２Ａ）及
び第３多結晶シリコンパターン（６０Ａ）の間には第２
酸化膜パターン（４２Ａ）が残ることになる。残りの第
１及び第２酸化膜パターン（４０Ａ，４４Ａ）は湿式エ
ッチングにより完全に除去され、第１多結晶シリコンパ
ターン （３８Ａ）の上面及び第２多結晶シリコンパタ
ーン（４２Ａ）の下面と、さらに第２多結晶シリコンパ
ターン（４２Ａ）の上面及び第３多結晶シリコンパター
ン（６０Ａ）の下面が露出されるようにする。
【００３１】図１７の工程を行った後、三重板形貯蔵電
極（６６）の全ての露出表面（即ち、第１多結晶シリコ
ンパターン（６４Ａ）の上面及び側壁、第３多結晶シリ
コンパターン（６０Ａ）の下面、第２多結晶シリコンパ
ターン（４２Ａ）の側面、上面及び下面、さらに第１多
結晶シリコンパターン（３８Ａ）の側面及び上面）に
は、図１８（ａ），（ｂ）に示された如き、誘電体膜
（６８）及び多結晶シリコンで成るプレート電極（７
０）が順次塗布される。
極（６６）の全ての露出表面（即ち、第１多結晶シリコ
ンパターン（６４Ａ）の上面及び側壁、第３多結晶シリ
コンパターン（６０Ａ）の下面、第２多結晶シリコンパ
ターン（４２Ａ）の側面、上面及び下面、さらに第１多
結晶シリコンパターン（３８Ａ）の側面及び上面）に
は、図１８（ａ），（ｂ）に示された如き、誘電体膜
（６８）及び多結晶シリコンで成るプレート電極（７
０）が順次塗布される。
【００３２】
【発明の効果】前述の如く、本発明はＭＯＳトランジス
タと電気的に接続される少なくとも２つの電極板を有す
る貯蔵電極を形成し、スタックキャパシタの充電容量を
制限された面積に比べ大きく向上させることができる利
点を提供する。この利点により本発明はメモリセルの単
位占有面積を減少させることができ、ひいては半導体メ
モリ装置の集積度を向上させることができる利点を提供
する。
タと電気的に接続される少なくとも２つの電極板を有す
る貯蔵電極を形成し、スタックキャパシタの充電容量を
制限された面積に比べ大きく向上させることができる利
点を提供する。この利点により本発明はメモリセルの単
位占有面積を減少させることができ、ひいては半導体メ
モリ装置の集積度を向上させることができる利点を提供
する。
【図１】本発明により製造されるディーラムセルのレイ
アウトを示した図である。
アウトを示した図である。
【図２】第１実施例にかかるスタックキャパシタの製造
方法を段階別に説明する図であり、（ａ）は図１に示さ
れた半導体装置をＡ−Ａ´線で切断して示した断面図、
（ｂ）は図１に示された半導体装置をＢ−Ｂ´線で切断
して示した断面図である。
方法を段階別に説明する図であり、（ａ）は図１に示さ
れた半導体装置をＡ−Ａ´線で切断して示した断面図、
（ｂ）は図１に示された半導体装置をＢ−Ｂ´線で切断
して示した断面図である。
【図３】図２に続くスタックキャパシタの製造方法を段
階別に説明する図であり、（ａ）は図１に示された半導
体装置をＡ−Ａ´線で切断して示した断面図、（ｂ）は
図１に示された半導体装置をＢ−Ｂ´線で切断して示し
た断面図である。
階別に説明する図であり、（ａ）は図１に示された半導
体装置をＡ−Ａ´線で切断して示した断面図、（ｂ）は
図１に示された半導体装置をＢ−Ｂ´線で切断して示し
た断面図である。
【図４】図３に続くスタックキャパシタの製造方法を段
階別に説明する図であり、（ａ）は図１に示された半導
体装置をＡ−Ａ´線で切断して示した断面図、（ｂ）は
図１に示された半導体装置をＢ−Ｂ´線で切断して示し
た断面図である。
階別に説明する図であり、（ａ）は図１に示された半導
体装置をＡ−Ａ´線で切断して示した断面図、（ｂ）は
図１に示された半導体装置をＢ−Ｂ´線で切断して示し
た断面図である。
【図５】図４に続くスタックキャパシタの製造方法を段
階別に説明する図であり、（ａ）は図１に示された半導
体装置をＡ−Ａ´線で切断して示した断面図、（ｂ）は
図１に示された半導体装置をＢ−Ｂ´線で切断して示し
た断面図である。
階別に説明する図であり、（ａ）は図１に示された半導
体装置をＡ−Ａ´線で切断して示した断面図、（ｂ）は
図１に示された半導体装置をＢ−Ｂ´線で切断して示し
た断面図である。
【図６】図５に続くスタックキャパシタの製造方法を段
階別に説明する図であり、（ａ）は図１に示された半導
体装置をＡ−Ａ´線で切断して示した断面図、（ｂ）は
図１に示された半導体装置をＢ−Ｂ´線で切断して示し
た断面図である。
階別に説明する図であり、（ａ）は図１に示された半導
体装置をＡ−Ａ´線で切断して示した断面図、（ｂ）は
図１に示された半導体装置をＢ−Ｂ´線で切断して示し
た断面図である。
【図７】図６に続くスタックキャパシタの製造方法を段
階別に説明する図であり、（ａ）は図１に示された半導
体装置をＡ−Ａ´線で切断して示した断面図、（ｂ）は
図１に示された半導体装置をＢ−Ｂ´線で切断して示し
た断面図である。
階別に説明する図であり、（ａ）は図１に示された半導
体装置をＡ−Ａ´線で切断して示した断面図、（ｂ）は
図１に示された半導体装置をＢ−Ｂ´線で切断して示し
た断面図である。
【図８】第２実施例にかかるスタックキャパシタの製造
方法を段階別に説明する図であり、（ａ）は図１に示さ
れた半導体装置をＡ−Ａ´線で切断して示した断面図、
（ｂ）は図１に示された半導体装置をＢ−Ｂ´線で切断
して示した断面図である。
方法を段階別に説明する図であり、（ａ）は図１に示さ
れた半導体装置をＡ−Ａ´線で切断して示した断面図、
（ｂ）は図１に示された半導体装置をＢ−Ｂ´線で切断
して示した断面図である。
【図９】図８に続くスタックキャパシタの製造方法を段
階別に説明する図であり、（ａ）は図１に示された半導
体装置をＡ−Ａ´線で切断して示した断面図、（ｂ）は
図１に示された半導体装置をＢ−Ｂ´線で切断して示し
た断面図である。
階別に説明する図であり、（ａ）は図１に示された半導
体装置をＡ−Ａ´線で切断して示した断面図、（ｂ）は
図１に示された半導体装置をＢ−Ｂ´線で切断して示し
た断面図である。
【図１０】図９に続くスタックキャパシタの製造方法を
段階別に説明する図であり、（ａ）は図１に示された半
導体装置をＡ−Ａ´線で切断して示した断面図、（ｂ）
は図１に示された半導体装置をＢ−Ｂ´線で切断して示
した断面図である。
段階別に説明する図であり、（ａ）は図１に示された半
導体装置をＡ−Ａ´線で切断して示した断面図、（ｂ）
は図１に示された半導体装置をＢ−Ｂ´線で切断して示
した断面図である。
【図１１】第３実施例にかかるスタックキャパシタの製
造方法を段階別に説明する図であり、（ａ）は図１に示
された半導体装置をＡ−Ａ´線で切断して示した断面
図、（ｂ）は図１に示された半導体装置をＢ−Ｂ´線で
切断して示した断面図である。
造方法を段階別に説明する図であり、（ａ）は図１に示
された半導体装置をＡ−Ａ´線で切断して示した断面
図、（ｂ）は図１に示された半導体装置をＢ−Ｂ´線で
切断して示した断面図である。
【図１２】図１１に続くスタックキャパシタの製造方法
を段階別に説明する図であり、（ａ）は図１に示された
半導体装置をＡ−Ａ´線で切断して示した断面図、
（ｂ）は図１に示された半導体装置をＢ−Ｂ´線で切断
して示した断面図である。
を段階別に説明する図であり、（ａ）は図１に示された
半導体装置をＡ−Ａ´線で切断して示した断面図、
（ｂ）は図１に示された半導体装置をＢ−Ｂ´線で切断
して示した断面図である。
【図１３】図１２に続くスタックキャパシタの製造方法
を段階別に説明する図であり、（ａ）は図１に示された
半導体装置をＡ−Ａ´線で切断して示した断面図、
（ｂ）は図１に示された半導体装置をＢ−Ｂ´線で切断
して示した断面図である。
を段階別に説明する図であり、（ａ）は図１に示された
半導体装置をＡ−Ａ´線で切断して示した断面図、
（ｂ）は図１に示された半導体装置をＢ−Ｂ´線で切断
して示した断面図である。
【図１４】第４実施例にかかるスタックキャパシタの製
造方法を段階別に説明する図であり、（ａ）は図１に示
された半導体装置をＡ−Ａ´線で切断して示した断面
図、（ｂ）は図１に示された半導体装置をＢ−Ｂ´線で
切断して示した断面図である。
造方法を段階別に説明する図であり、（ａ）は図１に示
された半導体装置をＡ−Ａ´線で切断して示した断面
図、（ｂ）は図１に示された半導体装置をＢ−Ｂ´線で
切断して示した断面図である。
【図１５】図１４に続くスタックキャパシタの製造方法
を段階別に説明する図であり、（ａ）は図１に示された
半導体装置をＡ−Ａ´線で切断して示した断面図、
（ｂ）は図１に示された半導体装置をＢ−Ｂ´線で切断
して示した断面図である。
を段階別に説明する図であり、（ａ）は図１に示された
半導体装置をＡ−Ａ´線で切断して示した断面図、
（ｂ）は図１に示された半導体装置をＢ−Ｂ´線で切断
して示した断面図である。
【図１６】図１５に続くスタックキャパシタの製造方法
を段階別に説明する図であり、（ａ）は図１に示された
半導体装置をＡ−Ａ´線で切断して示した断面図、
（ｂ）は図１に示された半導体装置をＢ−Ｂ´線で切断
して示した断面図である。
を段階別に説明する図であり、（ａ）は図１に示された
半導体装置をＡ−Ａ´線で切断して示した断面図、
（ｂ）は図１に示された半導体装置をＢ−Ｂ´線で切断
して示した断面図である。
【図１７】図１６に続くスタックキャパシタの製造方法
を段階別に説明する図であり、（ａ）は図１に示された
半導体装置をＡ−Ａ´線で切断して示した断面図、
（ｂ）は図１に示された半導体装置をＢ−Ｂ´線で切断
して示した断面図である。
を段階別に説明する図であり、（ａ）は図１に示された
半導体装置をＡ−Ａ´線で切断して示した断面図、
（ｂ）は図１に示された半導体装置をＢ−Ｂ´線で切断
して示した断面図である。
【図１８】図１７に続くスタックキャパシタの製造方法
を段階別に説明する図であり、（ａ）は図１に示された
半導体装置をＡ−Ａ´線で切断して示した断面図、
（ｂ）は図１に示された半導体装置をＢ−Ｂ´線で切断
して示した断面図である。
を段階別に説明する図であり、（ａ）は図１に示された
半導体装置をＡ−Ａ´線で切断して示した断面図、
（ｂ）は図１に示された半導体装置をＢ−Ｂ´線で切断
して示した断面図である。
１０、２８…ワードライン、１２、３４…ビットライ
ン、１４…活性領域、１６，５４、６６…貯蔵電極、２
２…シリコン基板、２４…素子分離酸化膜、２６…不純
物拡散領域、３０，４８、６３…スペーサ、３２，３
６、３７…絶縁層、３８，４２，５０，６０、６４…多
結晶シリコン層、３８Ａ，４２Ａ，５０Ａ，６０Ａ、６
４Ａ…多結晶シリコンパターン、４０，４４，６２…酸
化膜、４０Ａ，４４Ａ、６２Ａ…酸化膜パターン、４
６、５２…感光膜パターン、５６、６８…誘電体膜、５
８、７０…プレート電極。
ン、１４…活性領域、１６，５４、６６…貯蔵電極、２
２…シリコン基板、２４…素子分離酸化膜、２６…不純
物拡散領域、３０，４８、６３…スペーサ、３２，３
６、３７…絶縁層、３８，４２，５０，６０、６４…多
結晶シリコン層、３８Ａ，４２Ａ，５０Ａ，６０Ａ、６
４Ａ…多結晶シリコンパターン、４０，４４，６２…酸
化膜、４０Ａ，４４Ａ、６２Ａ…酸化膜パターン、４
６、５２…感光膜パターン、５６、６８…誘電体膜、５
８、７０…プレート電極。
Claims (8)
- 【請求項１】 DRAMに適用されるスタックキャパシタ製
造方法において、 シリコン基板にMOSFETが形成され、その上部に平坦化用
絶縁層を塗布し、MOSFETのソース／ドレインに接続され
る第１多結晶シリコン層を形成する工程と、 前記第１多結晶シリコン層の上部に第１酸化膜、第２多
結晶シリコン層、第２酸化膜を積層した後、その上部に
第１感光膜パターンを形成する工程と、 露出した前記第２酸化膜をエッチングして第２酸化膜パ
ターンを形成し、前記第１感光膜パターンを除去した
後、前記第２酸化膜パターンの側壁に側壁酸化膜を形成
する工程と、 露出した前記第２多結晶シリコン層をエッチングし、局
部的に露出した前記第１酸化膜と第２酸化膜パターン及
び前記側壁酸化膜をエッチングして、前記第１多結晶シ
リコン層を局部的に露出させる工程と、 第３多結晶シリコン層を全体構造の上部に堆積して前記
第１多結晶シリコン層に接続させ、貯蔵電極用の第２感
光膜パターンを形成する工程と、 前記第２感光膜パターンをマスクにして前記第３多結晶
シリコン層、第２多結晶シリコン層、第１酸化膜及び第
１多結晶シリコン層を、順次、乾式エッチングし、前記
第２感光膜マスクを除去した後、残りの前記第１酸化膜
を湿式エッチングする工程と、 前記第１、第２及び第３多結晶シリコン層で成る貯蔵電
極の内部及び外部表面にキャパシタ誘電体膜及びプレー
ト電極を形成する工程とを備えたことを特徴とするスタ
ックキャパシタ製造方法。 - 【請求項２】 前記第１酸化膜は１０００〜２５００オ
ングストローム程度の厚さを有し、前記第２酸化膜は１
０００〜３０００オングストローム程度の厚さで形成す
ることを特徴とする請求項１記載のスタックキャパシタ
製造方法。 - 【請求項３】 前記第１感光膜パターンは、ワードライ
ン形成用マスクとは極性が逆であるマスクを利用して形
成することを特徴とする請求項１記載のスタックキャパ
シタ製造方法。 - 【請求項４】 前記側壁酸化膜は隣接する前記側壁酸化
膜の間に、１０００オングストロームほどの間隔を設け
て形成されたことを特徴とする請求項１記載のスタック
キャパシタ製造方法。 - 【請求項５】 前記第１酸化膜は湿式エッチングする工
程で、前記第１多結晶シリコン層の下面が露出されるよ
うに、前記平坦化用絶縁層の上部に予定されたエチャン
トでエッチングされる絶縁層を形成することを特徴とす
る請求項１記載のスタックキャパシタ製造方法。 - 【請求項６】 DRAMに適用されるスタックキャパシタ製
造方法において、 シリコン基板にMOSFETが形成されその上部に平坦化用絶
縁層が塗布され、MOSFETに接続される第１多結晶シリコ
ン層を形成する工程と、 前記第１多結晶シリコン層の上部に第１酸化膜、第２多
結晶シリコン層、第２酸化膜を積層した後、その上部に
第１感光膜パターンを形成する工程と、 前記第１感光膜より露出した前記第２酸化膜をエッチン
グして第２酸化膜パターンを形成し、この第１感光膜パ
ターンを除去した後、前記第２酸化膜パターン側壁に側
壁酸化膜を形成する工程と、 前記第１酸化膜パターンより露出した第２多結晶シリコ
ン層をエッチングし、局部的に露出した前記第１酸化膜
と前記第２酸化膜パターン及び前記側壁酸化膜をエッチ
ングして前記第１多結晶シリコン層を局部的に露出させ
た後、残りの前記第２多結晶シリコン層をエッチングし
て完全に除去する工程と、 第３多結晶シリコン層を堆積して前記第１多結晶シリコ
ン層に接続させ、貯蔵電極用の第２感光膜パターンを形
成する工程と、 前記第２感光膜パターンをマスクとして前記第３多結晶
シリコン層、前記第１酸化膜及び前記第１多結晶シリコ
ン層を、順次、乾式エッチングし、前記第２感光膜マス
クを除去した後、残りの前記第１酸化膜パターンを湿式
エッチングする工程と、 前記第１及び第３多結晶シリコンパターンで成る前記貯
蔵電極の内部及び外部表面に、キャパシタ誘電体膜及び
プレート電極を形成する工程とを備えたことを特徴とす
るスタックキャパシタ製造方法。 - 【請求項７】 前記第１多結晶シリコン層は、前記第２
多結晶シリコン層に比べ、５００オングストローム以上
さらに厚く形成されることを特徴とする請求項６記載の
スタックキャパシタ製造方法。 - 【請求項８】 DRAMセルに適用されるスタックキャパシ
タ製造方法において、 シリコン基板にMOSFETが形成されその上部に平坦化用絶
縁層が塗布され、前記MOSFETに接続される第１多結晶シ
リコン層を形成する工程と、 前記第１多結晶シリコン層上部に第１酸化膜、第２多結
晶シリコン層、第２酸化膜、第３多結晶シリコン層及び
第３酸化膜を積層した後、その上部に第１感光膜パター
ンを形成する工程と、 前記第１感光膜パターンより露出した前記第３酸化膜を
エッチングして第３酸化膜パターンを形成し、前記第１
感光膜パターンを除去した後、前記第３酸化膜パターン
側壁に側壁酸化膜を形成する工程と、 前記第３酸化膜パターン及び前記側壁酸化膜より露出し
た前記第３多結晶シリコン層をエッチングして前記第２
酸化膜を露出させ、前記エッチングされた第３多結晶シ
リコン層から局部的に露出した前記第２酸化膜、前記第
３酸化膜パターン及び前記側壁酸化膜を、乾式エッチン
グして前記第２多結晶シリコン層を局部的に露出させる
工程と、 前記第１酸化膜が露出されるまで、前記第３多結晶シリ
コン層と局部的に露出した前記第２多結晶シリコン層と
を乾式エッチングした後、残りの前記第３多結晶シリコ
ン層をマスクにし、局部的に露出した前記第１酸化膜を
エッチングして前記第１多結晶シリコン層を局部的に露
出させる工程と、 第４多結晶シリコン層を全体構造の上部に堆積して前記
第１多結晶シリコン層に電気的に接続させ、その上部に
貯蔵電極用の第２感光膜パターンを形成する工程と、 前記第２感光膜パターンをマスクとして前記第４多結晶
シリコン層、前記第３多結晶シリコン層、前記第２酸化
膜、前記第２多結晶シリコン層、前記第１酸化膜及び前
記第１多結晶シリコン層を順次乾式エッチングし、前記
第２感光膜マスクを除去した後、残りの前記第２酸化膜
と前記第１酸化膜を湿式エッチングで除去する工程と、 前記第１、第２、第３及び第４多結晶シリコン層で成る
貯蔵電極の内部及び外部表面に、キャパシタ誘電体膜及
びプレート電極を形成する工程とを備えたことを特徴と
するスタックキャパシタ製造方法。
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| KR93-6203 | 1993-04-14 |
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|---|---|
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| JP2614699B2 true JP2614699B2 (ja) | 1997-05-28 |
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|---|---|---|
| KR0136533B1 (ko) * | 1994-06-09 | 1998-09-15 | 문정환 | 불휘발성 반도체 메모리 소자 및 그의 제조방법 |
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| TW302524B (en) * | 1996-08-16 | 1997-04-11 | United Microelectronics Corp | Memory cell structure of dynamic random access memory and manufacturing method thereof |
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| GB2321777A (en) * | 1996-08-16 | 1998-08-05 | United Microelectronics Corp | Stacked capacitor fabrication method |
| NL1005624C2 (nl) * | 1997-03-25 | 2000-02-08 | United Microelectronics Corp | Polysilicium CMP-proces voor hoge-dichtheid-DRAM-celstructuren. |
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| JPH02312269A (ja) * | 1989-05-26 | 1990-12-27 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
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| JPH04225557A (ja) * | 1990-04-03 | 1992-08-14 | Electron & Telecommun Res Inst | スタック構造のｄｒａｍセル |
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- 1994-04-14 US US08/227,737 patent/US5571742A/en not_active Expired - Fee Related
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