KR0119961B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법

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KR0119961B1 KR1019930031156A KR930031156A KR0119961B1 KR 0119961 B1 KR0119961 B1 KR 0119961B1 KR 1019930031156 A KR1019930031156 A KR 1019930031156A KR 930031156 A KR930031156 A KR 930031156A KR 0119961 B1 KR0119961 B1 KR 0119961B1
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Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 전하 저장전극 마스크보다 넓게 원통기둥이 형성되고, 상기 원통기둥 안쪽으로 일정깊이의 홈을 사이에 두고 원통기둥과 동일 높이의 원기둥을 형성하여 전하 저장전극을 형성하므로써, 정전용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법에 관해 기술된다.

Description

반도체 소자의 캐패시터 제조방법
제1도는 종래의 기술에 의해 제조된 캐패시터의 단면도.
제2a도 내지 제2d도는 본 발명에 따른 캐패시터 제조방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2: 필드 산화막
3 : 게이트 산화막 4 : 게이트 전극 및 워드라인
5 : 스페이서 산화막 6A,6B : 활성영역(소오스 및 드레인)
7 : 절연 산화막 8 : 장벽 실리콘 질화막
9 : 마스크 폴리실리콘 10 : 스페이서 폴리실리콘
11 : 전하 저장전극 폴리실리콘 12 : 제1희생 산화막
13 :희생 폴리실리콘 14 : 감광막 패턴
15 : 제2희생 산화막 16 : 희생 스페이서 폴리실리콘
17 : 유전막 18 : 플레이트 전극
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 전하 저장전극 마스크 보다 넓게 원통기둥을 형성하고, 상기 원통기둥 안쪽으로 일정깊이의 홈을 사이에 두고 원통기둥과 동일 높이의 원기둥을 형성하여 전하 저장전극을 형성하므로써, 정전용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
일반적으로, 반도체 메모리 소자인 DRAM의 집적화와 관련해 중요한 요인으로는 셀(cell)의 면적 감소와 이에 따른 정전용량 확보의 한계를 들 수 있다. 그러나 반도체 소자의 고집적화를 달성하기 위해서 칩(Chip)과 셀의 단위 면적의 감소는 필연적이고, 이에 따라 고도의 공정기술 개발과 소자의 신뢰성 확보와 셀의 정전용량 확보는 절실한 해결과제가 되고 있다.
본 발명의 제조과정을 설명하기에 앞서 첨부된 도면의 제1도를 참조하여 종래의 캐패시터 제조방법을 간략하게 설명하면, 반도체 기판(1)에도 필드 산화막(2)을 형성하고, 게이트 산화막(3)을 성장시킨 다음, 바로 폴리실리콘을 중착해 불순물 주입 공정을 행하고, 게이트 전극 및 워드라인(4) 패턴을 형성한 다음, 고집적화에 따른 MOSFET의 전기적 특성을 개선하기 위해 스페이서 산화막(5)을 이용한 LDD 구조의 활성영역(6A,6B)을 갖는 MOSFET 형성공정을 실시한다. 이어서 일정두께의 절연 산화막(7)을 형성하고, 활성영역(6A) 상에 선택적인 식각공정으로 콘택홀을 형성하고, 이 콘택홀 상에 불순물이 주입된 전하 저장전극 폴리실리콘(11)을 중착하여 활성영역(6A)과 접속시키고, 마스크를 이용하여 소정의 크기로 전하 저장전극을 형성한다. 이어서 NO 또는 ONO 복합구조의 유전막(17)을 성장시키고, 그 위에 불순물이 주입된 폴리실리콘을 소정의 크기로 패턴하여 플레이트 전극(18)으로 이용하는 기존의 캐패시터 제조공정을 완료하게 된다. 이와 같은 구조로 제조되는 반도체 집적회로는 현재의 공정능력을 감안할 때, 집적도가 높아질수록 상기에서 언급한 문제점을 해결하기 어렵고, 제품이 생산되더라도 품질이 저하되어 수율이 감소하게 된다.
따라서, 본 발명은 전하 저장전극 마스크 보다 넓게 원통기둥을 형성하고, 상기 원통기둥 안쪽으로 일정깊이의 홈을 사이에 두고 원통기둥과 동일 높이의 원기둥을 형성하여 전하 저장전극을 형성하므로써, 정전 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는 것에 그 목적이 있다.
상술한 문제점을 해소하기 위한 본 발명에 따른 캐패시터 제조방법은 소정의 공정을 거쳐 게이트 전극 및 활성영역이 형성된 반도체 기판 상에 일정두께의 절연 산화막을 중착한 후 평탄화 공정을 행하는 단계와, 일정두께의 장벽 실리콘 질화막 및 마스크 폴리실리콘을 순차적으로 형성한 후 콘택홀 마스크를 이용하여 상기 마스크 폴리실리콘, 실리콘 질화막 및 절연 산화막의 일부분을 선택적으로 식각하는 단계와, 폴리실리콘을 중착한 후 비등방성 식각공정으로 상기 마스크 폴리실리콘, 실리콘 질화막 및 절연 산화막의 측벽에 스페이서 폴리실리콘을 형성하는 단계와, 상기 마스크 폴리실리콘 스페이서 및 폴리실리콘을 식각 마스크로 이용하여 활성영역이 노출되도록 상기 절연 산화막을 선택적으로 식각하여 콘택홀을 형성하는 단계와, 전체 구조 상부면에 불순물이 주입된 전하 저장전극 폴리실리콘을 중착하여 소오스 영역과 접속시킨 후 일정두께의 제1희생 산화막 및 희생 폴리실리콘을 중착하는 단계와, 전하 저장전극 폴리실리콘이 노출되도록 희생 폴리실리콘 및 제1희생 산화막을 선택적으로 식각한 후 제2희생 산화막 및 폴리실리콘을 순차적으로 중착하는 단계와, 상기 폴리실리콘층에 전면 식각공정을 실시하여 상기 희생 폴리실리콘 및 제1희생 산화막의 측벽에 희생 스페이서 폴리실리콘을 형성하는 단계와, 상기 전하 저장전극 폴리실리콘의 표면이 노출되도록 제2희생 산화막을 식각하여 희생 스페이서 폴리실리콘 하부에만 제2희생 산호막이 남도록한 후 전하 저장전극 폴리실리콘이 일정두께 만큼만 선택적으로 식각하는 단계와, 상기 제1 및 제2희생 산화막을 마스크로 이용하여 폴리실리콘에 대해서 일정두께 만큼만 선택적으로 식각한 후 장벽 실리콘 질화막을 마스크로 이용한 습식 식각공정으로 제1 및 제2희생 산화막을 제거하여 전하 저장전극을 형성하는 단계와, 노출된 전하 저장전극 폴리실리콘과 마스크 폴리실리콘 표면을 따라 유전막 및 불순물이 주입된 폴리실리콘을 중착한 후 패터닝하여 플레이트 전극을 형성하는 단계로 이루어진다.
이하, 본 발명에 따른 캐패시터 제조방법을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제2a도를 참조하면, P-Well(또는 N-Well)이 형성된 반도체 기판(1) 상에 필드 산화막(2)을 성장하고, 이어 게이트 산화막(3)과 게이트 전극 및 워드라인용 폴리실리콘을 순차적으로 중착한 다음, 상기 폴리실리콘에 불순물 주입공정을 행하고, 폴리실리콘을 패터닝하여 게이트 전극 및 워드라인(4) 패턴을 형성하고, 상대적으로 저농도인 N형(또는 P형) 불순물 이온주입을 행하고, 스페이서 산화막(5)을 형성한 다음, 상대적으로 고농도인 N형(또는 P형) 불순물 이온주입을 행하여 LDD 구조의 활성영역(6A,6B)을 갖는 MOSFET을 형성한 상태에서, 전체 구조 상부에 일정두께의 절연 산화막(7)을 증착하고, 전면 식각으로 평탄화 공정을 행한 다음, 일정두께의 장벽 실리콘 질화막(8) 및 마스크 폴리실리콘(9)을 순차적으로 증착하고, 콘택홀 마스크를 이용해 마스크 폴리실리콘(9), 실리콘 질화막(8)과 절연 산화막(7)의 소정깊이를 선택적으로 식각하고, 이어서 폴리실리콘을 중착한 후 비등방성 식각공정으로 스페이서 폴리실리콘(10)을 형성하고, 이들 마스크 폴리실리콘(9)과 스페이서 폴리실리콘(10)을 식각 마스크로 이용하여 소오스 영역(6A)이 노출되도록 절연 산화막(7)을 패터닝하므로써 콘택홀을 형성하고, 불순물이 주입된 전하 저장전극 폴리실리콘(11)을 중착하여 소오스 영역(6A)과 접속시킨 후 일정두께의 제1희생 산화막(12)과 희생 폴리실리콘(13)을 중착하고, 전하 저장전극 마스크를 이용하여 감광막 패턴(14)을 형성한다.
여기서 전하 저장전극(9)은 불순물이 주입되지 않은 폴리실리콘을 중착한 후 불순물 주입공정을 행할 수도 있다. 또한 마스크 폴리실리콘(9)과 스페이서 폴리실리콘(10)은 산화막(7)과의 식각비를 증가시키기 위해 불순물이 주입되지 않은 폴리실리콘을 사용할 수도 있다.
제2b도를 참조하면, 감광막 패턴(14)을 식각 마스크로 이용하여 희생 폴리실리콘(13)과 제1희생 산화막(12)을 선택적으로 식각하고, 감광막 패턴(14)을 제거한 후 제2희생 산화막(15)을 중착하고, 이어서 폴리실리콘을 중착한 후 비등방성 식각공정으로 상기 희생 폴리실리콘(13)과 제1희생 산화막(12)의 식각결과로 생긴 단차의 측벽에 희생 스페이서 폴리실리콘(16)을 형성한다.
제2c도를 참조하면, 전하 저장전극 폴리실리콘(11)의 표면이 노출되도록 제2희생 산화막(15)을 식각하여 희생 스페이서 폴리실리콘(16) 하부에만 제2희생 산화막(15)을 남긴다.
여기서 폴리실리콘 식각시 희생 스페이서 폴리실리콘(16)과 희생 폴리실리콘(13)이 일정두께 만큼 남도록 하므로써 희생 스페이서 폴리실리콘(16)과 희생 폴리실리콘(13) 측벽 사이에 남아 있는 제2희생 산화막(15)을 식각할 때 희생 스페이서 폴리실리콘(16) 하부에 제2희생 산화막(15)과 희생 폴리실리콘(13) 하부에 제1희생 산화막(12)이 식각되지 않도록 장벽 역할을 한다.
제2d도를 참조하면, 제2c도의 상태에서 제1,2희생 산화막(12,15)을 식각 마스크로 이용하여 폴리실리콘(11,13,16,9)에 대해서 일정두께 만큼만 식각을 행하므로써 독립된 전하 저장전극을 형성하고, 장벽 실리콘 질화막(8)을 식각 마스크로 이용하여 제1,2희생 산화막(12,15)을 습식식각하므로써 최종적인 전하 저장전극을 형성하고, 이러한 결과로 인해 노출된 전하 저장전극 폴리실리콘(11)과 마스크 폴리실리콘(9) 표면을 따라 NO(또는 ONO)구조 또는 탄탈륨 옥사이드로 이루는 유전막(17)을 성장시킨 다음, 불순물이 주입된 폴리실리콘을 중착하고, 이를 소정의 크기로 패턴하여 플레이트 전극(18)을 형성하므로써 캐패시터를 완성한다.
여기서 유전막(17)을 성장시키는 등의 후속 열공정을 통해 마스크 폴리실리콘(9)과 스페이서 폴리실리콘(10)은 불순물이 확산되어 전하 저장전극 폴리실리콘(11)과 함께 전하 저장전극 역할을 하게 된다.
상술한 바와 같이 본 발명에 의하면 MOSFET의 소오스 영역에 콘택홀을 이용하여 접속되는 전하 저장전극은 콘택홀을 중심으로 좌우에 평행하게 형성된 MOEFET의 게이트와 워드라인 상에 전하 저장전극 마스크보다 넓은 원통기둥으로 형성하고, 그 원통기둥 내부에는 일정깊이의 홈을 사이에 두고 원통기둥과 동일 높이로 원기둥을 형성하므로써 전하 저장전극의 유효면적을 증가시키는 효과를 얻을 수 있고, 이로인한 정전용량의 증가로, 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (5)

  1. 다수개의 기둥형상을 갖는 전하 저장전극을 포함하는 캐패시터 제조방법에 있어서, 소정의 공정을 거쳐 게이트 전극 및 활성영역이 형성된 반도체 기판 상에 일정두께의 절연 산화막을 중착한 후 평탄화 공정을 행하는 단계와, 일정두께의 장벽 실리콘 질화막 및 마스크 폴리실리콘을 순차적으로 형성한 후 콘택홀마스크를 이용하여 상기 마스크 폴리실리콘, 실리콘 질화막 및 절연 산화막의 일부분을 선택적으로 식각하는 단계와, 폴리실리콘을 중착한 후 비등방성 식각공정으로 상기 마스크 폴리실리콘, 실리콘 질화막 및 절연 산화막의 측벽에 스페이서 폴리실리콘을 형성하는 단계와, 상기 마스크 폴리실리콘 스페이서 및 폴리실리콘을 식각 마스크로 이용하여 활성영역이 노출되도록 상기 절연 산화막을 선택적으로 식각하여 콘택홀을 형성하는 단계와, 전체 구조 상부면에 불순물이 주입된 전하 저장전극 폴리실리콘을 중착하여 소오스 영역과 접속시킨 후 일정두께의 제1희생 산화막 및 희생 폴리실리콘을 중착하는 단계와, 전하 저장전극 폴리실리콘이 노출되도록 희생 폴리실리콘 및 제1희생 산화막을 선택적으로 식각한 후 제2희생 산화막 및 폴리실리콘을 순차적으로 증착하는 단계와, 상기 폴리실리콘층에 전면 식각공정을 실시하여 상기 희생 폴리실리콘 및 제1희생 산화막의 측벽에 희생 스페이서 폴리실리콘을 형성하는 단계와, 상기 전하 저장전극 폴리실리콘의 표면이 노출되도록 제2희생 산화막을 식각하여 희생 스페이서 폴리실리콘 하부에만 제2희생 산화막이 남도록 한 후 전하 저장전극 폴리실리콘이 일정두께 만큼만 선택적으로 식각하는 단계와, 상기 제1 및 2희생 산화막을 마스크로 이용하여 폴리실리콘 대해서 일정두께 만큼만 선택적으로 식각한 후 장벽 실리콘 질화막을 마스크로 이용한 습식식각공정으로 제1 및 2희생 산화막을 제거하여 전하 저장전극을 형성하는 단계와, 노출된 전하 저장전극 폴리실리콘과 마스크 폴리실리콘 표면을 따라 유전막 및 불순물이 주입된 폴리실리콘을 중착한 후 패터닝하여 플레이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 전하 저장전극은 불순물이 주입되지 않은 폴리실리콘을 증착한 후 불순물 주입공정을 행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 마스크 폴리실리콘과 스페이서 폴리실리콘은 산화막과의 식각비를 증가시키기 위해 불순물이 주입되지 않은 폴리실리콘을 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제1항에 있어서, 상기 전하 저장전극 폴리실리콘은 식각공정시 희생 스페이서 폴리실리콘과 희생 폴리실리콘이 일정두께 만큼 남도록 하므로써 희생 스페이서 폴리실리콘과 희생 폴리실리콘 측벽 사이에 남아 있는 제2희생 산화막을 식각할 때 희생 스페이서 폴리실리콘 밑에 제2희생 산화막과 희생 폴리실리콘 밑에 제1희생 산화막이 식각되지 않도록 장벽 역할을 하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제1항에 있어서, 상기 유전막으로 탄탈륨 옥사이드를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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