JPH0724283B2 - Ｄｒａｍセルとｄｒａｍセルの積層型キャパシタ及びその製造方法 - Google Patents

Ｄｒａｍセルとｄｒａｍセルの積層型キャパシタ及びその製造方法

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JPH0724283B2
JPH0724283B2 JP2226835A JP22683590A JPH0724283B2 JP H0724283 B2 JPH0724283 B2 JP H0724283B2 JP 2226835 A JP2226835 A JP 2226835A JP 22683590 A JP22683590 A JP 22683590A JP H0724283 B2 JPH0724283 B2 JP H0724283B2
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Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はDRAMセルに関する。特にハロウ（hollow）型の
ストレジ電極を持つDRAMセルの積層型キャパシタの構造
及びその製造方法に関する。
＜従来の技術と解決しようとする課題＞ 半導体メモリ装置、特にダイナミックRAM（dynamic RA
M:以下DRAMと称する）は高集積化に依る構造的縮小のた
めキャパシタの容量が小さくなるが、セルの大きさが小
さくなっても充分に大容量を持つキャパシタを具現する
ことが切望されている。
DRAMセルのキャパシタ容量を大きくする構造としては、
トレンチ（trench）型と積層型の構造がある。トレンチ
型は基板にトレンチを形成した後、トレンチの内壁にス
トレジ電極を形成し、トレンチをプレート（plate）電
極で満たした形態である。一方積層型は基板上にストレ
ジ電極を積層して拡張されたストレジ電極の表面積を利
用してキャパシタの容量を増加するものである。
しかしトレンチ型のキャパシタ構造は制限された表面積
上で容量を大きくすることが出来るが、素子間の距離が
狭くなる等の高集積化においては隣接するトレンチ間の
良好な絶縁が困難である。一方積層型は基板上で拡張す
る余裕が十分あるのでトレンチに比べて容量を大きくす
るのに有利な点がある。
従来の積層型キャパシタの構造が第４図に示されてい
る。
第４図のキャパシタは素子分離酸化膜２とソース及びド
レイン領域３、４とワードライン５及びビットライン11
0と絶縁膜６が形成された基板１上でソース領域３と接
触したヒレ（fin）形状のストレジ電極７と誘電膜８及
びプレート電極９から構成されている。基板１の上部前
面にはDRAMセルの素子保護膜111が形成されている。
ヒレ（fin）構造のストレジ電極７は多層のポリシリコ
ンと酸化膜を交代に積層及び食刻した後、層と層の間に
残っている酸化膜を全部除去し、その後に誘電膜８とプ
レート電極９を形成する。
しかしこの様な従来の製造方法においては、誘電膜８を
形成する前に層間の酸化膜を除去するために基板を酸化
膜食刻溶液に浸す時、ストレジ電極７の翼部分71、72が
離れる危険性が有る。即ちヒレ（fin）の翼部分71、72
は、層間の酸化膜が全部除去されて支持層がなくなると
緩んだ状態になり、翼部分71、72の連結部位が弱くなっ
てたれ下がるか或いは離れてしまう。この様になると工
程の信頼性が低下することは勿論、多層の積層型キャパ
シタを製造する工程に限界が生じる。
従って本発明の目的は、DRAMセルの積層型キャパシタに
おいて構造の安定性を期する積層型キャパシタ及びその
製造方法を提供することにある。
本発明の別の目的はDRAMセルのキャパシタ容量を大きく
する方法を提供することにある。
＜課題を解決するための手段＞ 上記の目的を達成する為に本発明のDRAMセルは、ソース
領域と接触しソース領域の左右側上部で基板面と平行に
伸長する第１ポリシリコン層と、第１ポリシリコン層の
両端から基板の上部方向に伸長するブリッジポリシリコ
ン層と、ブリッジポリシリコン層と接触し第１ポリシリ
コン層と平行に伸長する第２ポリシリコン層と、第１ポ
リシリコン層、ブリッジポリシリコン層及び第２ポリシ
リコン層の表面と接触する誘電膜と、誘電膜の表面に接
触した第３ポリシリコン層とから成るキャパシタを備え
るものであり、 また本発明のDRAMセルの積層型キャパシタは、ストレジ
電極が少なくとも２層以上の複数のポリシリコン層と、
この複数のポリシリコン層の両端部で複数のポリシリコ
ン層を連結するブリッジポリシリコン層とから構成さ
れ、 更に本発明のDRAMセルの積層型キャパシタの製造方法と
して、半導体基板上にビットラインを形成した後、層間
絶縁膜と窒化膜及び第１酸化膜を塗布する第１工程、ソ
ース領域の上部にある第１酸化膜、窒化膜及び層間絶縁
膜を順次食刻してソース領域の表面を露出させる接触開
口を形成する第２工程、基板全面に第１ポリシリコン層
を沈積させる第３工程、ポリシリコン層の上面に接触開
口が充分に満たされる様に第２酸化膜を塗布した後、接
触開口の上部を除外した残りの部分の酸化膜を選択食刻
する第４工程、基板全面に第２ポリシリコン層を沈積さ
せる第５工程、第１ポリシリコン層と第２ポリシリコン
層が接触する所定部分を除外した残り部分の第１及び第
２ポリシリコン層を選択食刻する第６工程、第１及び第
２酸化膜を除去する第７工程、第１及び第２ポリシリコ
ン層の露出された表面に誘電膜を形成する第８工程、誘
電膜の表面に第３ポリシリコン層を形成する第９工程か
らなる製造方法としたもである。
＜実施例＞ 以下本発明を添付した図面を参照して詳細に説明する。
第１図は本発明に依る積層型キャパシタを持つDRAMセル
の平面図である。
第１図には、トランジスタのソース及びドレイン領域が
ある活性領域30と、キャパシタのストレジ電極22と、ソ
ース及びストレジ電極22を連結する接触開口32と、ワー
ドライン14及びビットライン16と、所定のフォトレジス
トパタン33が図示されている。
所定のフォトレジストパタン33は多層のポリシリコン層
を連結するためのマスクパタンであり、下記の製造工程
上で表われる。上記平面図上では本発明に依る具体的な
ストレジ電極の形態が図示されていないが、フォトレジ
ストパタン33とストレジ電極22が重なっていない部分34
が多層のポリシリコン層が連結される部分になり、結局
ストレジ電極22は円筒形の構造になることが推定され
る。そして図示されていないプレート電極はストレジ電
極22の内部及び外部に亘って形成される。
第２図は第１図の切断線a-aに沿うDRAMセルの断面図で
ある。
第１図と関連して、第２図に図示された本発明のキャパ
シタ構造を説明すれば下記の通りである。
素子分離酸化膜11と、トランジスタのソース及びドレイ
ン領域12、13と、ワードライン14及びビットライン16が
形成された半導体基板に層間絶縁膜15と窒化膜17が順次
塗布されている。ここでキャパシタのストレジ電極22は
トランジスタのソース領域12に接触して円筒型或いはハ
ロウ型に成っている。すなわちソース領域12と接触しソ
ース領域12の左右側上部で半導体基板10と平行に延びた
第１ポリシリコン層19と第１ポリシリコン層19の両端部
から基板の上部方向に延びたブリッジポリシリコン層
（bridge polysilicon layer）23とブリッジポリシリコ
ン層23の上端に接触し第１ポリシリコン層19と平行に延
びた第２ポリシリコン層21から成っている。
ブリッジ及び第１、第２ポリシリコン層23、19、21から
構成されたストレジ電極22の内面及び外面には誘電膜24
とプレート電極25が形成されている。ここでブリッジポ
リシリコン層23は第１図に図示した多層ポリシリコン層
間の連結部分34になる。
この様なストレジ電極22の構造は第１、ブリッジ及び第
２ポリシリコン層19、23、21でかこまれた内面と外面を
キャパシタの面積として利用することが出来、ヒレの翼
部分が上下層間にお互いに連結されているので工程進行
中に構造的安定性を図ることが出来る。
第3A〜3H図は、各々本発明に依る積層キャパシタの製造
方法を順次示す工程図である。第3A〜3H図を参照して本
発明の製造方法を説明する。
先ず第3A図で、半導体基板10に素子分離酸化膜11と、ト
ランジスタのソース及びドレイン領域12、13と、ワード
ライン14及びビットライン16を形成し、基板全面に層間
絶縁膜15と窒化膜17を塗布した後、第１酸化膜18を塗布
する。ここで上記窒化膜17は後の工程で食刻停止用に使
用される。
次に第3B図で、第１酸化膜18上に第１フォトレジストパ
タン31を形成した後、ソース領域12の上部に位置した第
１酸化膜18、窒化膜17及び層間絶縁膜15を順次食刻して
ソース領域12の表面を露出する第１開口（接触開口）32
を形成する。
その後第3C図に示す如く、基板全面に500〜2000Åの第
１ポリシリコン層19を第１開口（接触開口）32の内面と
基板の表面に沿って沈積させる。
第3D図で第１開口32が満たされる程度に基板全面に第２
酸化膜20を形成した後、第２フォトレジストパタン33が
第２酸化膜20上に形成され、そして第１開口32の上部を
塗布した領域を除外した領域にある第２酸化膜20を選択
的に食刻する。
次に第3E図で、基板全面に第１ポリシリコン層19と同一
な厚さの第２ポリシリコン層21を沈積させる。この時第
２ポリシリコン層21は第3D図に示す工程でパタニングさ
れた第２酸化膜20が形成された部分を除外した残りの部
分で第１ポリシリコン層19と接触する。
第3F図で、第２ポリシリコン層21上に第３フォトレジス
トパタン34を形成した後、第２酸化膜20の上面及び左右
側の隣接した部分を除外した残りの部分にある第２ポリ
シリコン層21を選択食刻する。ここで第３フォトレジス
トパタン34は第１ポリシリコン層19と第２ポリシリコン
層21を連結してストレジ電極の形態を最終的に作るパタ
ンであるので、第１フォトレジストパタン33よりも広く
塗布しなければならない。第２ポリシリコン層21の選択
食刻が完了すれば第3F図に示す如く、第２酸化膜20の両
端に隣接した部分で第１及び第２ポリシリコン層19、21
が連結されるブリッジポリシリコン層23が形成される。
これは第１図の平面図に図示された部分34と同一な領域
である。結局ブリッジポリシリコン層23を含む第２ポリ
シリコン層21と第１ポリシリコン層19はストレジ電極22
を形成することになる。
次に第3G図で、基板を酸化物食刻溶液に沈積させて残っ
ている第１及び第２酸化膜18、20を全部除去する。図示
した如く酸化膜が全部除去された状態のストレジ電極22
は内部が空いている円筒型の構造をもつので従来の構造
の様にブリッジポリシリコン層23がないヒレ構造で見ら
れる翼部分の欠陥が発生しない安定した構造になってい
ることが判る。そしてこの時、窒化膜17はその下部の層
間絶縁膜15が食刻されないようにする。
次に第3H図で、ストレジ電極22の内外面に誘電膜24を形
成した後、キャパシタのプレート電極になる第３ポリシ
リコン層25を沈積させて積層型キャパシタを完成する。
ここで誘電膜24はシリコン酸化物或いはONO膜（Oxide-N
itride-Oxide film）を使用することが出来る。
本発明の実施例を示す第２図には一つのキャパシタだけ
が図示されているが、一つの半導体基板上で多数のトラ
ンジスタを製造した後、数個を同時に製造することが出
来ることはこの分野の通常の知識を持った者には容易に
理解し得る。また上記の本発明の製造方法では64メガビ
ット級以上のメモリ装置は勿論、ストレジ電極を３層以
上の構造まで作ることが出来るので高集積メモリ装置で
あってもキャパシタの大容量化が容易に達成されること
が判る。
＜発明の効果＞ 上述した如く本発明は、多層のストレジ電極を持つDRAM
セルの積層キャパシタにおいてストレジ電極を内部が空
いている円筒型の構造としたので、翼部分の連結部位が
弱くなってたれ下がるか或いは離れてしまうというよう
な製造工程上の欠陥が発生する従来のヒレ構造の問題点
を解決する効果がある。
また本発明は、安定した構造を持ち、且つ大容量のキャ
パシタを製造することが出来るので、DRAMセル製造に対
する信頼性を向上させるという利点がある。
【図面の簡単な説明】
第１図は本発明に係るDRAMセルの平面図、 第２図は第１図中a-a線に沿う断面図、 第3A〜3H図は、各々本発明に係るDRAMセルの積層型キャ
パシタの製造工程を順次示す工程図、そして 第４図は従来のDRAMのキャパシタを示す第２図相当の断
面図である。 10……半導体基板 11……素子分離酸化膜 12……ソース領域 13……ドレイン領域 15……絶縁膜 17……窒化膜 19……第１ポリシリコン層 20……酸化膜 21……第２ポリシリコン層 22……ストレジ電極 23……ブリッジポリシリコン層 24……誘電膜 25……第３ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キュ―ヒュン チョイ 大韓民国 ソウル カンナム‐グ ダエ チ‐ドン（番地なし）サンヨン アパート １‐1005

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上に形成された素子分離酸化膜
    11とソース及びドレイン領域12、13を備えるDRAMセルに
    おいて、 上記ソース領域12と接触しソース領域12の左右側上部で
    基板面と平行に伸長する第１ポリシリコン層19と、 第１ポリシリコン層19の両端から基板の上部方向に伸長
    するブリッジポリシリコン層23と、 ブリッジポリシリコン層23と接触し第１ポリシリコン層
    19と平行に伸長する第２ポリシリコン層21と、 第１、ブリッジ及び第２ポリシリコン層19、23、21の表
    面と接触する誘電膜24と、 誘電膜24の表面に接触した第３ポリシリコン層25と、 から成るキャパシタを備えたことを特徴とするDRAMセ
    ル。
  2. 【請求項２】第１、ブリッジ及び第２ポリシリコン層1
    9、23、21が一つのストレジ電極を構成することを特徴
    とする請求項１に記載のDRAMセル。
  3. 【請求項３】第３ポリシリコン層25がプレート電極であ
    ることを特徴とする請求項１に記載のDRAMセル。
  4. 【請求項４】ブリッジポリシリコン層23が第１及び第２
    ポリシリコン層19、21を連結する部分であることを特徴
    とする請求項１に記載のDRAMセル。
  5. 【請求項５】ストレジ電極とプレート電極を持つDRAMセ
    ルの積層型キャパシタにおいて、 上記ストレジ電極が、 少なくとも２層以上の複数のポリシリコン層と、 上記複数のポリシリコン層の両端部で上記複数のポリシ
    リコン層を連結するブリッジポリシリコン層と、 から構成されることを特徴とするDRAMセルの積層キャパ
    シタ。
  6. 【請求項６】連続的に行われる下記各工程からなる、素
    子分離酸化膜11とソース及びドレイン領域12、13が形成
    された半導体基板上にDRAMセルの積層型キャパシタを製
    造する方法。 半導体基板10上にビットライン16を形成した後、層間絶
    縁膜15と窒化膜17及び第１酸化膜18を塗布する第１工程 ソース領域12の上部にある第１酸化膜18、窒化膜17及び
    層間絶縁膜15を順次食刻してソース領域12の表面を露出
    させる接触開口32を形成する第２工程 基板全面に第１ポリシリコン層19を沈積させる第３工程 ポリシリコン層19の上面に接触開口32が充分に満たされ
    る様に第２酸化膜20を塗布した後、接触開口32の上部を
    除外した残りの部分の酸化膜20を選択食刻する第４工程 基板全面に第２ポリシリコン層21を沈積させる第５工程 第１ポリシリコン層19と第２ポリシリコン層21が接触す
    る所定部分を除外した残り部分の第１及び第２ポリシリ
    コン層を選択食刻する第６工程 第１及び第２酸化膜を除去する第７工程 第１及び第２ポリシリコン層19、21の露出された表面に
    誘電膜24を形成する第８工程 誘電膜24の表面に第３ポリシリコン層25を形成する第９
    工程
  7. 【請求項７】上記第６工程で第１ポリシリコン層19及び
    第２ポリシリコン層21が第２酸化膜20の両端部と隣接し
    た部分で接触することを特徴とする請求項６に記載のDR
    AMセルの積層型キャパシタの製造方法。
  8. 【請求項８】第１及び第２ポリシリコン層19、21がキャ
    パシタのストレジ電極となることを特徴とする請求項６
    または７に記載のDRAMセルの積層型キャパシタの製造方
    法。
  9. 【請求項９】第３ポリシリコン層25がキャパシタのプレ
    ート電極となることを特徴とする請求項６に記載のDRAM
    セルの積層型キャパシタの製造方法。
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