JP2827728B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置とその製
造方法に関し、特にダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）のキャパシタ構造および形成方法
に関する。
造方法に関し、特にダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）のキャパシタ構造および形成方法
に関する。
【０００２】
【従来の技術】ＤＲＡＭの高集積化に伴いセル面積が縮
小されるため、セル蓄積容量とセル面積との比を大きく
するため種々の試みがなされコンタクト孔においては、
微細化が促進している。特にスタックト・キャパシタ型
ＤＲＡＭでは、セル蓄積容量確保、線間ノイズ対策とし
てビット線上部にキャパシタを形成するＣ．Ｏ．Ｂ（キ
ャパシタ・オーバー・ビットライン（Ｃａｐａｃｉｔｏ
ｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）セル構造が１６Ｍ Ｄ
ＲＡＭから採用され始め、またコンタクト孔の微細化に
伴い側壁スペーサ型コンタクト孔等が考案されている。
小されるため、セル蓄積容量とセル面積との比を大きく
するため種々の試みがなされコンタクト孔においては、
微細化が促進している。特にスタックト・キャパシタ型
ＤＲＡＭでは、セル蓄積容量確保、線間ノイズ対策とし
てビット線上部にキャパシタを形成するＣ．Ｏ．Ｂ（キ
ャパシタ・オーバー・ビットライン（Ｃａｐａｃｉｔｏ
ｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）セル構造が１６Ｍ Ｄ
ＲＡＭから採用され始め、またコンタクト孔の微細化に
伴い側壁スペーサ型コンタクト孔等が考案されている。
【０００３】図５は従来の高アスペクトのコンタクトを
有するスタックト・キャパシタ型ＤＲＡＭセルの断面
図、図６（ａ），（ｂ）はその製造工程順断面図であ
る。以下、これらの図を参照して説明する。
有するスタックト・キャパシタ型ＤＲＡＭセルの断面
図、図６（ａ），（ｂ）はその製造工程順断面図であ
る。以下、これらの図を参照して説明する。
【０００４】Ｐ型シリコン基板１上に、公知のＬＯＣＯ
Ｓ法を用いてフィールド酸化膜２を形成して区画された
素子形成領域にゲート絶縁膜３、ゲート電極４−１…、
を順次形成し、ゲートの両側においてＮ型不純物を導入
して、ソース・ドレンイン領域５−１，５−２を自己整
合的に形成する。基板上全面に第１の層間絶縁膜７を堆
積し、ソース・ドレイン領域５−２上にコンタクト孔７
を形成し、ビット線８を形成する。第２の層間絶縁膜を
開口し、蓄積電極１と、ソース・ドレイン領域５−２を
電気的に接続するためのコンタクト孔２１を形成する。
このとき、フォトリソグラフィー技術の解像度限界のた
め、ソース・ドレイン領域５−２及びゲート電極４−１
に対し、コンタクト孔２１は充分なマージンが確保でき
ないため、図６（ａ）に示すようにフィールド酸化膜２
上にコンタクト孔２が開口されるのでその後コンタクト
孔２１内部にＮ型不純物を導入し、不純物拡散層２０を
形成し接合漏れ電流を低減する。ステップガバレッヂの
良好な、絶縁膜を基板上全面に成長させ公知の異方性ド
ライエッチングを施し、コンタクト孔２１側面に絶縁性
スペーサ１９を形成してコンタクト孔２１ａを形成す
る。その後、蓄積電極１６を所定のパターンに形成し、
キャパシタ絶縁膜１７，プレート電極１８を順次積層し
パターニングをしてキャパシタを形成する。
Ｓ法を用いてフィールド酸化膜２を形成して区画された
素子形成領域にゲート絶縁膜３、ゲート電極４−１…、
を順次形成し、ゲートの両側においてＮ型不純物を導入
して、ソース・ドレンイン領域５−１，５−２を自己整
合的に形成する。基板上全面に第１の層間絶縁膜７を堆
積し、ソース・ドレイン領域５−２上にコンタクト孔７
を形成し、ビット線８を形成する。第２の層間絶縁膜を
開口し、蓄積電極１と、ソース・ドレイン領域５−２を
電気的に接続するためのコンタクト孔２１を形成する。
このとき、フォトリソグラフィー技術の解像度限界のた
め、ソース・ドレイン領域５−２及びゲート電極４−１
に対し、コンタクト孔２１は充分なマージンが確保でき
ないため、図６（ａ）に示すようにフィールド酸化膜２
上にコンタクト孔２が開口されるのでその後コンタクト
孔２１内部にＮ型不純物を導入し、不純物拡散層２０を
形成し接合漏れ電流を低減する。ステップガバレッヂの
良好な、絶縁膜を基板上全面に成長させ公知の異方性ド
ライエッチングを施し、コンタクト孔２１側面に絶縁性
スペーサ１９を形成してコンタクト孔２１ａを形成す
る。その後、蓄積電極１６を所定のパターンに形成し、
キャパシタ絶縁膜１７，プレート電極１８を順次積層し
パターニングをしてキャパシタを形成する。
【０００５】
【発明が解決しようとする課題】この従来の蓄積電極１
６と、ソース・ドレイン領域５１を電気的に接続するコ
ンタクト孔２１ａの形成方法では、コンタクト２１ａが
高アスペクト比になるのに伴い、蓄積電極１６を構成す
るポリシリコン膜６のリンの拡散によるソース・ドレイ
ン領域５−１近傍のＰ型シリコン基板への不純物拡散が
不充分となり接合漏れ電流が増大するため、コンタクト
孔２１開口後、イオン注入を施し不純物拡散層領域２０
を形成する必要がある。しかし、コンタクト孔２１がゲ
ート電極４−１に掛かるように開口されると、接合漏れ
電流低減のためのインオ注入により、トランジスタ特性
を変動させるため、充分なイオン注入が不可能である。
６と、ソース・ドレイン領域５１を電気的に接続するコ
ンタクト孔２１ａの形成方法では、コンタクト２１ａが
高アスペクト比になるのに伴い、蓄積電極１６を構成す
るポリシリコン膜６のリンの拡散によるソース・ドレイ
ン領域５−１近傍のＰ型シリコン基板への不純物拡散が
不充分となり接合漏れ電流が増大するため、コンタクト
孔２１開口後、イオン注入を施し不純物拡散層領域２０
を形成する必要がある。しかし、コンタクト孔２１がゲ
ート電極４−１に掛かるように開口されると、接合漏れ
電流低減のためのインオ注入により、トランジスタ特性
を変動させるため、充分なイオン注入が不可能である。
【０００６】また、コンタクト孔２１ａの形成法では、
コンタクト孔２１を形成するための異方性ドライエッチ
ングと、コンタクト孔２１側面の絶縁性スペーサ１９を
形成するための異方性ドライエッチングにより、ソース
・ドレイン領域５−１に結晶欠陥が発生し、接合漏れ電
流を充分低減することが困難なため、ホールド特性が劣
化するという問題点があった
コンタクト孔２１を形成するための異方性ドライエッチ
ングと、コンタクト孔２１側面の絶縁性スペーサ１９を
形成するための異方性ドライエッチングにより、ソース
・ドレイン領域５−１に結晶欠陥が発生し、接合漏れ電
流を充分低減することが困難なため、ホールド特性が劣
化するという問題点があった
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板の表面をゲート絶縁膜を介して選択的に
被覆するゲート電極および前記ゲート電極下部のチャネ
ル領域を挟んで前記半導体基板の表面部に設けられた一
対のソース・ドレイン領域を有するスイッチング用トラ
ンジスタと、前記スイッチング用トランジスタを覆う第
１の層間絶縁膜と、前記第１の層間絶縁膜に設けられた
第１のコンタクト孔を介して前記ソース・ドレイン領域
の一方に接続する前記第１の層間絶縁膜の表面に設けら
れたビット線と、前記第１の層間絶縁膜および前記ビッ
ト線を覆うリフローされたＢＰＳＧ膜からなる第２の層
間絶縁膜と、前記第２の層間絶縁膜を覆う酸化シリコン
膜からなる第３の層間絶縁膜と、前記第３，第２および
第１の層間絶縁膜を貫通して前記ソース・ドレイン領域
の他方に達する第２のコンタクト孔を介して該ソース・
ドレイン領域に接続し，該第３の層間絶縁膜の表面に選
択的に設けられた蓄積電極を有する電荷蓄積用キャパシ
タとを含むメモリセルを備えた半導体記憶装置におい
て、前記第３の層間絶縁膜の表面に選択的に被着され所
定の開口を有する第１の導電体膜と、前記第１の導電体
膜の前記開口側面に設けられたスペーサと、前記スペー
サ付きの前記開口と自己整合する前記第２のコンタクト
孔と、前記第２のコンタクト孔を埋め、前記スペーサを
覆い，前記第１の導電体膜の上面を選択的に覆う第２の
導電体膜とからなる前記蓄積電極を有しているというも
のである。
は、半導体基板の表面をゲート絶縁膜を介して選択的に
被覆するゲート電極および前記ゲート電極下部のチャネ
ル領域を挟んで前記半導体基板の表面部に設けられた一
対のソース・ドレイン領域を有するスイッチング用トラ
ンジスタと、前記スイッチング用トランジスタを覆う第
１の層間絶縁膜と、前記第１の層間絶縁膜に設けられた
第１のコンタクト孔を介して前記ソース・ドレイン領域
の一方に接続する前記第１の層間絶縁膜の表面に設けら
れたビット線と、前記第１の層間絶縁膜および前記ビッ
ト線を覆うリフローされたＢＰＳＧ膜からなる第２の層
間絶縁膜と、前記第２の層間絶縁膜を覆う酸化シリコン
膜からなる第３の層間絶縁膜と、前記第３，第２および
第１の層間絶縁膜を貫通して前記ソース・ドレイン領域
の他方に達する第２のコンタクト孔を介して該ソース・
ドレイン領域に接続し，該第３の層間絶縁膜の表面に選
択的に設けられた蓄積電極を有する電荷蓄積用キャパシ
タとを含むメモリセルを備えた半導体記憶装置におい
て、前記第３の層間絶縁膜の表面に選択的に被着され所
定の開口を有する第１の導電体膜と、前記第１の導電体
膜の前記開口側面に設けられたスペーサと、前記スペー
サ付きの前記開口と自己整合する前記第２のコンタクト
孔と、前記第２のコンタクト孔を埋め、前記スペーサを
覆い，前記第１の導電体膜の上面を選択的に覆う第２の
導電体膜とからなる前記蓄積電極を有しているというも
のである。
【０００７】また、この半導体記憶装置の製造方法は、
半導体基板の表面をゲート絶縁膜を介して選択的に被覆
するゲート電極および前記ゲート電極下部のチャネル領
域を挟んで前記半導体基板の表面部に設けられた一対の
ソース・ドレイン領域を有するスイッチング用トランジ
スタを形成する工程と、前記スイッチング用トランジス
タを覆う第１の層間絶縁膜を堆積する工程と、前記ソー
ス・ドレイン領域の一方に達する第１のコンタクト孔を
前記第１の層間絶縁膜に形成し、該第１のコンタクト孔
を介して該ソース・ドレイン領域の一方に接続するビッ
ト線を該第１の層間絶縁膜の表面に形成する工程と、前
記第１の層間絶縁膜および前記ビット線を覆うＢＰＳＧ
膜を堆積し、熱処理により該ＢＰＳＧ膜をリフローして
該ＢＰＳＧ膜からなる第２の層間絶縁膜を形成し、該第
２の層間絶縁膜を覆う酸化シリコン膜からなる第３の層
間絶縁膜を形成する工程と、前記第３の層間絶縁膜上全
面に該第３の層間絶縁膜よりエッチングレートが小さい
第１の導電体膜を堆積する工程と、前記第１の導電体膜
上全面に、第１の被膜を形成する工程と、フォトリソグ
ラフィー技術を用いて前記ソース・ドレイン領域の他方
の上部の前記第１の被膜及び前記第１の導電体膜を所定
のパターンに除去し凹部を形成する工程と、前記第３の
層間絶縁膜よりエッチングレートが小さい第２の被膜を
形成し前記凹部の側面にスペーサを形成する工程と、前
記第１の導電体膜及び前記スペーサをマスクとして、前
記ソース・ドレイン領域の他方に達する第２のコンタク
ト孔を開口する工程と、前記第１の導電体膜及び前記ソ
ース・ドレイン領域とオーム接触する第２の導電体膜を
形成する工程と、前記第１の導電体膜及び前記第２の導
電体膜を所定のパターンに同時にエッチング除去して電
荷蓄積用キャパシタの蓄積電極を形成する工程とを有す
るものである。
半導体基板の表面をゲート絶縁膜を介して選択的に被覆
するゲート電極および前記ゲート電極下部のチャネル領
域を挟んで前記半導体基板の表面部に設けられた一対の
ソース・ドレイン領域を有するスイッチング用トランジ
スタを形成する工程と、前記スイッチング用トランジス
タを覆う第１の層間絶縁膜を堆積する工程と、前記ソー
ス・ドレイン領域の一方に達する第１のコンタクト孔を
前記第１の層間絶縁膜に形成し、該第１のコンタクト孔
を介して該ソース・ドレイン領域の一方に接続するビッ
ト線を該第１の層間絶縁膜の表面に形成する工程と、前
記第１の層間絶縁膜および前記ビット線を覆うＢＰＳＧ
膜を堆積し、熱処理により該ＢＰＳＧ膜をリフローして
該ＢＰＳＧ膜からなる第２の層間絶縁膜を形成し、該第
２の層間絶縁膜を覆う酸化シリコン膜からなる第３の層
間絶縁膜を形成する工程と、前記第３の層間絶縁膜上全
面に該第３の層間絶縁膜よりエッチングレートが小さい
第１の導電体膜を堆積する工程と、前記第１の導電体膜
上全面に、第１の被膜を形成する工程と、フォトリソグ
ラフィー技術を用いて前記ソース・ドレイン領域の他方
の上部の前記第１の被膜及び前記第１の導電体膜を所定
のパターンに除去し凹部を形成する工程と、前記第３の
層間絶縁膜よりエッチングレートが小さい第２の被膜を
形成し前記凹部の側面にスペーサを形成する工程と、前
記第１の導電体膜及び前記スペーサをマスクとして、前
記ソース・ドレイン領域の他方に達する第２のコンタク
ト孔を開口する工程と、前記第１の導電体膜及び前記ソ
ース・ドレイン領域とオーム接触する第２の導電体膜を
形成する工程と、前記第１の導電体膜及び前記第２の導
電体膜を所定のパターンに同時にエッチング除去して電
荷蓄積用キャパシタの蓄積電極を形成する工程とを有す
るものである。
【０００８】
【実施例】次に本発明の実施例を図面を用いて説明す
る。図１は本発明の第１の実施例のスタックトキャパシ
タ型ＤＲＡＭセルの断面図、図２（ａ）〜（ｃ），図３
（ａ），（ｂ）はその製造方法を説明するための工程順
断面図である。
る。図１は本発明の第１の実施例のスタックトキャパシ
タ型ＤＲＡＭセルの断面図、図２（ａ）〜（ｃ），図３
（ａ），（ｂ）はその製造方法を説明するための工程順
断面図である。
【０００９】図２（ａ）に示すように、例えばＰ型シリ
コン基板１上に公知のＬＯＣＯＳ法を用いて分離領域
に、フィールド酸化膜２を形成して区画された素子形成
領域上にゲート絶縁膜３，ポリシリコン等からなるゲー
ト電極４−１，４−２，…を形成する。次にゲート電極
およびフィールド酸化膜をマスクにしてヒ素イオン又は
リンイオンを注入して自己整合的にＮ+ 型のソース・ド
レイン領域５−１，５−２を形成する。次に気相成長
（ＣＶＤ）法により第１の層間絶縁膜５として、基板上
全面に酸化シリコン膜を約１００ｎｍ堆積し、ソース・
ドレイン領域５−２上にコンタクト孔７を開口し、ビッ
ト線８を形成し、第２の層間絶縁膜９としてリフロー性
の高いＢＰＳＧ膜を４００〜６００ｎｍ程度成長させ熱
処理を施す。その後酸化シリコン膜を約１００ｎｍ程度
成長させ第３の層間絶縁膜１０とする。第３の層間絶縁
膜１０上に第１の層間絶縁膜６及び第２，第３の層間絶
縁膜９，１０より異方性ドライエッチング次のエッチレ
ートが小さい第１の導電体膜１１，例えばポリシリコン
膜を約１００〜２００ｎｍ程度堆積し、ポリシリコン膜
（１１）上全面にＣＶＤ法を用いて第１の被膜１２を酸
化シリコン膜等で形成する。
コン基板１上に公知のＬＯＣＯＳ法を用いて分離領域
に、フィールド酸化膜２を形成して区画された素子形成
領域上にゲート絶縁膜３，ポリシリコン等からなるゲー
ト電極４−１，４−２，…を形成する。次にゲート電極
およびフィールド酸化膜をマスクにしてヒ素イオン又は
リンイオンを注入して自己整合的にＮ+ 型のソース・ド
レイン領域５−１，５−２を形成する。次に気相成長
（ＣＶＤ）法により第１の層間絶縁膜５として、基板上
全面に酸化シリコン膜を約１００ｎｍ堆積し、ソース・
ドレイン領域５−２上にコンタクト孔７を開口し、ビッ
ト線８を形成し、第２の層間絶縁膜９としてリフロー性
の高いＢＰＳＧ膜を４００〜６００ｎｍ程度成長させ熱
処理を施す。その後酸化シリコン膜を約１００ｎｍ程度
成長させ第３の層間絶縁膜１０とする。第３の層間絶縁
膜１０上に第１の層間絶縁膜６及び第２，第３の層間絶
縁膜９，１０より異方性ドライエッチング次のエッチレ
ートが小さい第１の導電体膜１１，例えばポリシリコン
膜を約１００〜２００ｎｍ程度堆積し、ポリシリコン膜
（１１）上全面にＣＶＤ法を用いて第１の被膜１２を酸
化シリコン膜等で形成する。
【００１０】その後、フォトリソグラフィー技術を用い
て、公知の異方性ドライエッチングにより第１の被膜１
２及びポリシリコン膜（１１）を順次エッチング除去
し、図２（ｂ）に示すように、凹部１３を形成する。第
１及び第２，第３の層間絶縁膜よりエッチングレートが
小さく、ステップカバレッジの良好な導電体膜又は絶縁
膜（第２の被膜）例えばポリシリコン膜や、窒化シリコ
ン膜をＣＶＤ法で成長し、第１の被膜１２をマスクをし
て異方性ドライエッチングを施し、図２（ｃ）に示すよ
うに、凹部１３の内壁部にスペーサ１４を形成する。そ
の後、ポリシリコン膜（１１），及びスペーサ１４をマ
スクにして、全面に異方性ドライエッチングを施こし、
図３（ａ）に示すように、第１〜第３の層間絶縁膜をエ
ッチング除去し、コンタクト孔１５を形成する。このと
き、第１の被膜１２も同時にエッチング除去されポリシ
リコン膜（１１）ほエッチングレートが小さいため、第
１〜第３の層間絶縁膜を保護する。スペーサ１４の高さ
は低くなり、スペーサ１４ａとなる。
て、公知の異方性ドライエッチングにより第１の被膜１
２及びポリシリコン膜（１１）を順次エッチング除去
し、図２（ｂ）に示すように、凹部１３を形成する。第
１及び第２，第３の層間絶縁膜よりエッチングレートが
小さく、ステップカバレッジの良好な導電体膜又は絶縁
膜（第２の被膜）例えばポリシリコン膜や、窒化シリコ
ン膜をＣＶＤ法で成長し、第１の被膜１２をマスクをし
て異方性ドライエッチングを施し、図２（ｃ）に示すよ
うに、凹部１３の内壁部にスペーサ１４を形成する。そ
の後、ポリシリコン膜（１１），及びスペーサ１４をマ
スクにして、全面に異方性ドライエッチングを施こし、
図３（ａ）に示すように、第１〜第３の層間絶縁膜をエ
ッチング除去し、コンタクト孔１５を形成する。このと
き、第１の被膜１２も同時にエッチング除去されポリシ
リコン膜（１１）ほエッチングレートが小さいため、第
１〜第３の層間絶縁膜を保護する。スペーサ１４の高さ
は低くなり、スペーサ１４ａとなる。
【００１１】その後、図３（ｂ）に示すように、第２の
導電体膜１６としてポリシリコン膜を約２００ｎｍ程度
ＣＶＤ法により成長したのちリン拡散法を施し、フォト
リソグラフィー技術を用いてポリシリコン膜（１１），
及びポリシリコン膜（１６）を異方性ドライエッチング
により同時にエッチング除去することにより、第１の導
電体膜１１ａ，第２の導電体膜１６からなる蓄積電極を
形成し、図１に示すように、蓄積電極を被覆するキャパ
シタ絶縁膜１７及びキャパシタ絶縁膜上に、プレート電
極１８となるポリシリコン膜を堆積したのちリン拡散を
施し、フォトリグララフィー技術により所定の形にパタ
ーニングを施す。
導電体膜１６としてポリシリコン膜を約２００ｎｍ程度
ＣＶＤ法により成長したのちリン拡散法を施し、フォト
リソグラフィー技術を用いてポリシリコン膜（１１），
及びポリシリコン膜（１６）を異方性ドライエッチング
により同時にエッチング除去することにより、第１の導
電体膜１１ａ，第２の導電体膜１６からなる蓄積電極を
形成し、図１に示すように、蓄積電極を被覆するキャパ
シタ絶縁膜１７及びキャパシタ絶縁膜上に、プレート電
極１８となるポリシリコン膜を堆積したのちリン拡散を
施し、フォトリグララフィー技術により所定の形にパタ
ーニングを施す。
【００１２】第３の層間絶縁膜１０上に形成した第１の
導電体膜１１に孔をあけ、その側面にスペーサを設けた
のちコンタクト孔１５を形成するので、コンタクト孔１
５とソース・ドレイン領域５−１とのマージンの確保が
容易となる。また、ソースドレイン領域５−１の周辺部
にエッチング時にダメージが加わるのを避けることがで
きるので接合漏れ電流が低減され、メモリセルのホール
ド特性が改善される。
導電体膜１１に孔をあけ、その側面にスペーサを設けた
のちコンタクト孔１５を形成するので、コンタクト孔１
５とソース・ドレイン領域５−１とのマージンの確保が
容易となる。また、ソースドレイン領域５−１の周辺部
にエッチング時にダメージが加わるのを避けることがで
きるので接合漏れ電流が低減され、メモリセルのホール
ド特性が改善される。
【００１３】図４は本発明の第２の実施例のＤＲＡＭセ
ルを示す断面図である。
ルを示す断面図である。
【００１４】本実施例は第１の導電体膜１１ｂの上方へ
スペーサが突出しているので第２の導電体膜１６ａの表
面積が大きくなり蓄積容量を大きくできる。このような
構造は、図２（ｂ）における凹部１３の側面にスペーサ
１４を形成するための異方性ドライエッチングのオーバ
ーエッチング量と、コンタクト孔１５を形成するための
異方性ドライエッチングによるスペーサ１４のエッチン
グ量より、ポリシリコン膜（１１）上に形成する第１の
被膜１２の膜厚を厚くすることにより実現できる。
スペーサが突出しているので第２の導電体膜１６ａの表
面積が大きくなり蓄積容量を大きくできる。このような
構造は、図２（ｂ）における凹部１３の側面にスペーサ
１４を形成するための異方性ドライエッチングのオーバ
ーエッチング量と、コンタクト孔１５を形成するための
異方性ドライエッチングによるスペーサ１４のエッチン
グ量より、ポリシリコン膜（１１）上に形成する第１の
被膜１２の膜厚を厚くすることにより実現できる。
【００１５】
【発明の効果】以上説明したように本発明は、電荷蓄積
用のキャパシタとスイッチング用トランジスタ間の層間
絶縁膜上に、層間絶縁膜よりエッチングレートの小さい
第１の導電体膜を層間絶縁膜上に形成し、第１導電体膜
上に第１の被膜を形成したのち、スイッチング用トラン
ジスタのソース・ドレイン領域の一方の上方に第１の導
電体膜及び第１の被膜を所定のパターンにエッチング除
去し凹部を形成し、凹部の内壁部に層間絶縁膜よりエッ
チングレートの小さい材料よりなるスペーサを形成し、
スペーサ及び第１の導電体膜をマスクとして一方のソー
ス・ドレイン領域上に微細コンタント孔を開口すること
によりコンタクト孔とソース・ドレイン領域とのマージ
ンが確保され、ソース・ドレイン領域へのエッチングに
よるダメージが緩和されることにより接合漏れ電流が軽
減できる。またスペーサを第１の導電体膜より上方へ突
出させることにより蓄積電極の表面積が増加し、蓄積電
極容量が増大する。以上により、半導体記憶装置のホー
ルド特性が向上する。
用のキャパシタとスイッチング用トランジスタ間の層間
絶縁膜上に、層間絶縁膜よりエッチングレートの小さい
第１の導電体膜を層間絶縁膜上に形成し、第１導電体膜
上に第１の被膜を形成したのち、スイッチング用トラン
ジスタのソース・ドレイン領域の一方の上方に第１の導
電体膜及び第１の被膜を所定のパターンにエッチング除
去し凹部を形成し、凹部の内壁部に層間絶縁膜よりエッ
チングレートの小さい材料よりなるスペーサを形成し、
スペーサ及び第１の導電体膜をマスクとして一方のソー
ス・ドレイン領域上に微細コンタント孔を開口すること
によりコンタクト孔とソース・ドレイン領域とのマージ
ンが確保され、ソース・ドレイン領域へのエッチングに
よるダメージが緩和されることにより接合漏れ電流が軽
減できる。またスペーサを第１の導電体膜より上方へ突
出させることにより蓄積電極の表面積が増加し、蓄積電
極容量が増大する。以上により、半導体記憶装置のホー
ルド特性が向上する。
【図１】本発明の第１の実施例におけるＤＲＡＭセルを
示す断面図である。
示す断面図である。
【図２】第１の実施例の製造方法の説明のため（ａ）〜
（ｃ）に分図して示す工程順断面図である。
（ｃ）に分図して示す工程順断面図である。
【図３】図２に対応する工程の後工程の説明のため
（ａ），（ｂ）に分図して示す工程順断面図である。
（ａ），（ｂ）に分図して示す工程順断面図である。
【図４】本発明の第２の実施例におけるＤＲＡＭセルを
示す断面図である。
示す断面図である。
【図５】従来例におけるＤＲＡＭセルを示す断面図であ
る。
る。
【図６】従来例における製造方法の説明のため（ａ），
（ｂ）に分図して示す工程順断面図である。
（ｂ）に分図して示す工程順断面図である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４−１，４−２ ゲート電極 ５−１，５−２ ソース・ドレイン領域 ６ 第１の層間絶縁膜 ７ コンタクト孔 ８ ビット線 ９ 第２の層間絶縁膜 １０ 第３の層間絶縁膜 １１，１１ａ，１１ｂ 第１の導電体膜（ポリシリコ
ン膜） １２ 第１の被膜 １３ 凹部 １４，１４ａ，１４ｂ スペーサ １５ コンタクト孔 １６ 第２の導電体膜 １７，１７ａ キャパシタ絶縁膜 １８，１８ａ プレート電極 １９ 絶縁性スペーサ ２０ 不純物拡散領域 ２１，２１ａ コンタクト孔
ン膜） １２ 第１の被膜 １３ 凹部 １４，１４ａ，１４ｂ スペーサ １５ コンタクト孔 １６ 第２の導電体膜 １７，１７ａ キャパシタ絶縁膜 １８，１８ａ プレート電極 １９ 絶縁性スペーサ ２０ 不純物拡散領域 ２１，２１ａ コンタクト孔
Claims (3)
- 【請求項１】 半導体基板の表面をゲート絶縁膜を介し
て選択的に被覆するゲート電極および前記ゲート電極下
部のチャネル領域を挟んで前記半導体基板の表面部に設
けられた一対のソース・ドレイン領域を有するスイッチ
ング用トランジスタと、前記スイッチング用トランジス
タを覆う第１の層間絶縁膜と、前記第１の層間絶縁膜に
設けられた第１のコンタクト孔を介して前記ソース・ド
レイン領域の一方に接続する前記第１の層間絶縁膜の表
面に設けられたビット線と、前記第１の層間絶縁膜およ
び前記ビット線を覆うリフローされたＢＰＳＧ膜からな
る第２の層間絶縁膜と、前記第２の層間絶縁膜を覆う酸
化シリコン膜からなる第３の層間絶縁膜と、前記第３，
第２および第１の層間絶縁膜を貫通して前記ソース・ド
レイン領域の他方に達する第２のコンタクト孔を介して
該ソース・ドレイン領域の他方に接続し，該第３の層間
絶縁膜の表面に選択的に設けられた蓄積電極を有する電
荷蓄積用キャパシタとを含むメモリセルを備えた半導体
記憶装置において、 前記第３の層間絶縁膜の表面に選択的に被着され所定の
開口を有する第１の導電体膜と、前記第１の導電体膜の
前記開口側面に設けられたスペーサと、 前記スペーサ付きの前記開口と自己整合する前記第２の
コンタクト孔と、 前記第２のコンタクト孔を埋め、前記スペーサを覆い，
前記第１の導電体膜の上面を自己整合的に覆う第２の導
電体膜とからなる前記蓄積電極を有していることを特徴
とする半導体記憶装置。 - 【請求項２】 スペーサの高さが第１の導電体膜の厚さ
より大きい請求項１記載の半導体記憶装置。 - 【請求項３】 半導体基板の表面をゲート絶縁膜を介し
て選択的に被覆するゲート電極および前記ゲート電極下
部のチャネル領域を挟んで前記半導体基板の表面部に設
けられた一対のソース・ドレイン領域を有するスイッチ
ング用トランジスタを形成する工程と、前記スイッチング用トランジスタを覆う第１ の層間絶縁
膜を堆積する工程と、前記ソース・ドレイン領域の一方に達する第１のコンタ
クト孔を前記第１の層間絶縁膜に形成し、該第１のコン
タクト孔を介して該ソース・ドレイン領域の一方に接続
するビット線を該第１の層間絶縁膜の表面に形成する工
程と、 前記第１の層間絶縁膜および前記ビット線を覆うＢＰＳ
Ｇ膜を堆積し、熱処理により該ＢＰＳＧ膜をリフローし
て該ＢＰＳＧ膜からなる第２の層間絶縁膜を形成し、該
第２の層間絶縁膜を覆う酸化シリコン膜からなる第３の
層間絶縁膜を形成する工程と、 前記第３の 層間絶縁膜上全面に該第３の層間絶縁膜より
エッチングレートが小さい第１の導電体膜を堆積する工
程と、 前記第１の導電体膜上全面に、第１の被膜を形成する工
程と、 フォトリソグラフィー技術を用いて前記ソース・ドレイ
ン領域の他方の上部の前記第１の被膜及び前記第１の導
電体膜を所定のパターンに除去し凹部を形成する工程
と、 前記第３の層間絶縁膜よりエッチングレートが小さい第
２の被膜を形成し前記凹部の側面にスペーサを形成する
工程と、 前記第１の導電体膜及び前記スペーサをマスクとして、
前記ソース・ドレイン領域の他方に達する第２のコンタ
クト孔を開口する工程と、 前記第１の導電体膜及び前記ソース・ドレイン領域とオ
ーム接触する第２の導電体膜を形成する工程と、 前記第１の導電体膜及び前記第２の導電体膜を所定のパ
ターンに同時にエッチング除去して電荷蓄積用キャパシ
タの蓄積電極を形成する工程とを有することを特徴とす
る半導体記憶装置の製造方法。
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|---|---|---|---|
| JP4206358A JP2827728B2 (ja) | 1992-08-03 | 1992-08-03 | 半導体記憶装置およびその製造方法 |
| US08/315,850 US5478768A (en) | 1992-08-03 | 1994-09-30 | Method of manufacturing a semiconductor memory device having improved hold characteristic of a storage capacitor |
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| JP4206358A JP2827728B2 (ja) | 1992-08-03 | 1992-08-03 | 半導体記憶装置およびその製造方法 |
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- 1992-08-03 JP JP4206358A patent/JP2827728B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-30 US US08/315,850 patent/US5478768A/en not_active Expired - Lifetime
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