JP2020004763A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2020004763A
JP2020004763A JP2018119819A JP2018119819A JP2020004763A JP 2020004763 A JP2020004763 A JP 2020004763A JP 2018119819 A JP2018119819 A JP 2018119819A JP 2018119819 A JP2018119819 A JP 2018119819A JP 2020004763 A JP2020004763 A JP 2020004763A
Authority
JP
Japan
Prior art keywords
wiring
region
view
plan
active
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018119819A
Other languages
English (en)
Other versions
JP7077816B2 (ja
Inventor
ウェンゼン ワン
Wenzhen Wang
ウェンゼン ワン
紘宜 武野
Hironobu Takeno
紘宜 武野
岡本　淳
Atsushi Okamoto
淳 岡本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Priority to JP2018119819A priority Critical patent/JP7077816B2/ja
Priority to US16/438,026 priority patent/US10797042B2/en
Priority to CN201910514929.9A priority patent/CN110634860B/zh
Publication of JP2020004763A publication Critical patent/JP2020004763A/ja
Priority to US17/014,662 priority patent/US11233044B2/en
Application granted granted Critical
Publication of JP7077816B2 publication Critical patent/JP7077816B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11898—Input and output buffer/driver structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】論理回路の特性変動が抑制された半導体装置を提供する。【解決手段】半導体装置は、半導体基板と、第１のアクティブ領域ＡＳＣ２１及び第２のアクティブ領域ＡＳＣ２２を備えた第１のスタンダードセルと、半導体基板上に形成された第１の配線と第２の配線との間に電気的に接続された第１のスイッチトランジスタと、第１のスイッチトランジスタのゲートに接続され、第３のアクティブ領域ＡＢＵ２１及び第４のアクティブ領域ＡＢＵ２２を備えた第１のバッファを備えた電源スイッチ回路と、を有する。第１のバッファと第１のスタンダードセルは、平面視で第１の方向に隣接し、第１の方向とは異なる第２の方向において第１のアクティブ領域ＡＳＣ２１の配置と第３のアクティブ領域ＡＢＵ２１の配置とが互いに一致し、第２の方向において第２のアクティブ領域ＡＳＣ２２の配置と第４のアクティブ領域ＡＢＵ２２の配置とが互いに一致している。【選択図】図６

Description

本発明は、半導体装置に関する。
半導体装置には各種回路領域が含まれており、回路領域の一例としてスタンダードセル領域がある。スタンダードセル領域には各種論理回路及び電源スイッチ回路が含まれる。
電源スイッチ回路は、例えば供給されるＶｄｄの電位の電源配線と論理回路のトランジスタにＶＶｄｄの電源を供給する配線との間に設けられ、当該トランジスタへのＶＶｄｄの電源電位の供給のオン／オフを切り替える。電源スイッチ回路を用いることで、論理回路を動作させる必要のないときに電源供給をオフとし、論理回路を構成するトランジスタで生じるリーク電流を抑制し、消費電力の低減が可能となる。
米国特許第７１４２０１９号明細書 米国特許出願公開第２０１７／０３３１４７２号明細書 特開２０１４−０７２４８８号公報 国際公開第２０１７／２０８８８８号 特開２０１１−０４９４７７号公報
しかしながら、電源スイッチ回路の周辺の論理回路において特性変動が生じ、当該論理回路の特性が所望のスペックを満たさないことがある。
本発明の目的は、特性変動が抑制された論理回路を有する半導体装置を提供することにある。
開示の技術に係る半導体装置は、半導体基板と、第１のアクティブ領域及び第２のアクティブ領域を備えた第１のスタンダードセルと、前記半導体基板上に形成された第１の配線と第２の配線との間に電気的に接続された第１のスイッチトランジスタと、前記第１のスイッチトランジスタのゲートに接続され、第３のアクティブ領域及び第４のアクティブ領域を備えた第１のバッファを備えた電源スイッチ回路と、を有する。前記第１のバッファと前記第１のスタンダードセルは、平面視で第１の方向に隣接し、前記第１の方向とは異なる第２の方向において前記第１のアクティブ領域の配置と前記第３のアクティブ領域の配置とが互いに一致し、前記第２の方向において前記第２のアクティブ領域の配置と前記第４のアクティブ領域の配置とが互いに一致している。
開示の技術によれば、論理回路の特性変動を抑制することができる。
第１の実施形態に係る半導体装置のレイアウトを示す図である。 スタンダードセル領域の一部を拡大して示す図である。 電源スイッチ回路の構成を示す回路図である。 第１のバッファの構成を示す回路図である。 第２のバッファの構成を示す回路図である。 平面視における第１の実施形態におけるウェルの構成を示す図である。 平面視における第１の実施形態におけるアクティブ領域と素子分離領域との関係を示す図である。 平面視における第１の実施形態におけるフィン、ゲート電極及びローカル配線の構成を示す図である。 平面視における第１の実施形態における第１の配線層とゲート電極及びローカル配線との関係を示す図である。 平面視における第１の実施形態における第２の配線層と第１の配線層との関係を示す図である。 第１の実施形態に係る半導体装置の構成を示す断面図（その１）である。 第１の実施形態に係る半導体装置の構成を示す断面図（その２）である。 第１の実施形態に係る半導体装置の構成を示す断面図（その３）である。 平面視における第２の実施形態におけるウェルの構成を示す図である。 平面視における第２の実施形態におけるアクティブ領域と素子分離領域との関係を示す図である。 平面視における第２の実施形態におけるフィン、ゲート電極及びローカル配線の構成を示す図である。 平面視における第２の実施形態における第１の配線層とゲート電極及びローカル配線との関係を示す図である。 平面視における第２の実施形態における第２の配線層と第１の配線層との関係を示す図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 平面視における第３の実施形態におけるフィン、ゲート電極及びローカル配線の構成を示す図である。 平面視における第３の実施形態における第１の配線層とゲート電極及びローカル配線との関係を示す図である。 平面視における第３の実施形態における第２の配線層と第１の配線層との関係を示す図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 平面視における第４の実施形態におけるフィン、ゲート電極及びローカル配線の構成を示す図である。 平面視における第４の実施形態における第１の配線層とゲート電極及びローカル配線との関係を示す図である。 平面視における第４の実施形態における第２の配線層と第１の配線層との関係を示す図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。
本発明者らは、従来の半導体装置において論理回路が正常に動作しないことがある理由を解明すべく鋭意検討を行った。この結果、電源スイッチ回路と論理回路が設けられるスタンダードセルとの間で、これらに含まれるアクティブ領域の配置に設計上の相違がある場合に、スタンダードセルのトランジスタに特性変動が生じることがあることが明らかになった。例えば、電源スイッチ回路とスタンダードセルとが並ぶ方向に直交する方向において、アクティブ領域の寸法やアクティブ領域間の距離に設計上のずれがある場合、製造工程中にトランジスタに特性変動が生じることがある。このようなトランジスタの特性変動により、論理回路において期待した特性が得られないことがある。
本発明者らは、これらの知見に基づいて更に鋭意検討を行った結果、スタンダードセルに隣接する領域に、スタンダードセルのアクティブ領域と配置が一致するアクティブ領域を設けることが特性変動の抑制に有効であることが明らかになった。以下、実施形態について添付の図面を参照しながら具体的に説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体装置のレイアウトを示す図である。図２は、スタンダードセル領域の一部を拡大して示す図である。
図１に示すように、第１の実施形態に係る半導体装置１００は、複数のスタンダードセル領域１及びその周辺に配置された入出力（Ｉ／Ｏ）セル領域２を含む。図２に示すように、スタンダードセル領域１には、複数のスタンダードセル１１及び複数の電源スイッチ回路１２が含まれる。スタンダードセル１１には、ＮＡＮＤ回路、インバータ回路等の各種論理回路が含まれる。スタンダードセル領域１には、スタンダードセル１１に接地電位を供給するＶｓｓ配線及び電源電位を供給するＶＶｄｄ配線が配置されている。本実施形態では、Ｖｓｓ配線及びＶＶｄｄ配線が平面視でＸ方向に延在し、Ｘ方向に直交するＹ方向にこれらが繰り返し配置されている。スタンダードセル１１は、例えば、平面視でＶＶｄｄ配線とＶｓｓ配線との間に配置される。
ここでは、隣接するＶｓｓ配線とＶＶｄｄ配線との間のＹ方向の距離をハイトとよぶ。スタンダードセル１１や電源スイッチ回路１２のＹ方向の寸法が１ハイトである場合、それらをシングルハイトセルとよぶ。また、スタンダードセル１１や電源スイッチ回路１２のＹ方向の寸法が２ハイト以上である場合、それらをマルチハイトセルとよび、特に２ハイトである場合、ダブルハイトセルとよぶ。
図２に示すレイアウトでは、スタンダードセル領域１に、平面視でＸ方向に延在する複数のＶｓｓ配線と、Ｘ方向に延在するＶＶｄｄ配線が交互に配置されている。また、スタンダードセル領域１に配置された電源スイッチ回路１２中にＶｄｄ配線が配置される。また、スタンダードセル領域１は、Ｘ方向に延在するＶｓｓ配線、ＶＶｄｄ配線及び電源スイッチ回路１２中のＶｄｄ配線とは異なる配線層に、Ｙ方向に延在する複数のＶｓｓ配線、複数のＶＶｄｄ配線及び複数のＶｄｄ配線が配置されている。Ｘ方向に延在するＶｓｓ配線は、ビア１３を介してＹ方向に延在するＶｓｓ配線と接続する。Ｘ方向に延在するＶＶｄｄ配線は、ビア１３を介してＹ方向に延在するＶＶｄｄ配線と接続する。電源スイッチ回路１２中のＶｄｄ配線は、ビア１３を介してＹ方向に延在するＶｄｄ配線と接続する。なお、電源スイッチ回路１２中のＶｄｄ配線は、Ｘ方向に延在するＶｓｓ配線及びＶＶｄｄ配線とは異なる配線層に形成されても良く、同じ配線層に形成されても良い。電源スイッチ回路１２は、例えば、Ｖｓｓ配線を跨いで２つのＶＶｄｄ配線との間に配置される。つまり、この電源スイッチ回路１２はダブルハイトセルである。電源スイッチ回路１２は、例えば外部から電源電位が供給されるＶｄｄ配線を有する。電源スイッチ回路は、Ｖｄｄ配線の電位をＶＶｄｄ配線への供給／遮断（オン／オフ）を切り替える。
次に、電源スイッチ回路１２の構成について説明する。図３は、電源スイッチ回路の構成を示す回路図である。
図３に示すように、電源スイッチ回路１２は、Ｖｄｄ配線とＶＶｄｄ配線との間に接続された、第１のスイッチトランジスタＳＷ１及び第２のスイッチトランジスタＳＷ２を有する。例えば、第１のスイッチトランジスタＳＷ１及び第２のスイッチトランジスタＳＷ２はＰチャネルＭＯＳトランジスタである。電源スイッチ回路１２は、第１のスイッチトランジスタＳＷ１のゲートに接続される第１のバッファＢＵ１及び第２のスイッチトランジスタＳＷ２のゲートに接続される第２のバッファＢＵ２を有する。
次に、第１のバッファＢＵ１及び第２のバッファＢＵ２の構成について説明する。図４Ａは、第１のバッファの構成を示す回路図である。図４Ｂは、第２のバッファの構成を示す回路図である。
図４Ａに示すように、第１のバッファＢＵ１は、インバータＩＶ１ａ及びインバータＩＶ１ｂを有する。インバータＩＶ１ａに入力信号ＩＮ１が入力され、インバータＩＶ１ａの出力が第１のスイッチトランジスタＳＷ１のゲート及びインバータＩＶ１ｂに入力され、インバータＩＶ１ｂから出力信号ＯＵＴ１が出力される。インバータＩＶ１ａ及びＩＶ１ｂは、いずれも２つのＰチャネルＭＯＳトランジスタ及び２つのＮチャネルＭＯＳトランジスタを有する。なお、インバータＩＶ１ａ及びＩＶ１ｂの構成は一例であり、例えば、インバータＩＶ１ａ及びＩＶ１ｂはそれぞれ、１つのＰチャネルトランジスタ及び１つのＮチャネルＭＯＳトランジスタを有するものであっても良い。
図４Ｂに示すように、第２のバッファＢＵ２は、インバータＩＶ２ａ及びインバータＩＶ２ｂを有する。インバータＩＶ２ａに入力信号ＩＮ２が入力され、インバータＩＶ２ａの出力が第２のスイッチトランジスタＳＷ２のゲート及びインバータＩＶ２ｂに入力され、インバータＩＶ２ｂから出力信号ＯＵＴ２が出力される。インバータＩＶ２ａ及びＩＶ２ｂは、いずれも１つのＰチャネルＭＯＳトランジスタ及び１つのＮチャネルＭＯＳトランジスタを有する。なお、インバータＩＶ２ａ及びＩＶ２ｂの構成は一例であり、例えば、インバータＩＶ２ａ及びＩＶ２ｂはそれぞれ、２つのＰチャネルトランジスタ及び２つのＮチャネルＭＯＳトランジスタを有するものであっても良い。
詳細は後述するが、ＰチャネルＭＯＳトランジスタのＮウェルには、Ｖｄｄ配線（電源配線）からウェルタップを介してＶｄｄの電源電位が基板電位として供給される。また、ＮチャネルＭＯＳトランジスタのＰウェルには、Ｖｓｓ配線（接地配線）からウェルタップを介してＶｓｓの接地電位が基板電位として供給される。
本実施形態において、第１のスイッチトランジスタＳＷ１は、第２のスイッチトランジスタＳＷ２よりも駆動能力が小さく、オンしたときに第１のスイッチトランジスタＳＷ１を流れる電流は第２のスイッチトランジスタＳＷ２を流れる電流よりも小さい。従って、第１のスイッチトランジスタＳＷ１をオンとした後で第２のスイッチトランジスタＳＷ２をオンとすることで、ＶＶｄｄ配線に供給される電位の立ち上がりを緩やかなものとすることができる。ＶＶｄｄ配線からスタンダードセルＳＣ５１に電源電位が急激に供給された場合、Ｖｄｄ配線に電源ノイズが生じ、電源電位がＶｄｄ配線から供給されるスタンダードセルＳＣ５２に誤動作等が生じ得る。しかし、上記のように電位の立ち上がりを緩やかにすることで、このような誤動作等を抑制することができる。
次に、第１の実施形態におけるスタンダードセル１１及び電源スイッチ回路１２のレイアウトについて説明する。図５は、平面視における第１の実施形態におけるウェルの構成を示す図である。図６は、平面視における第１の実施形態におけるアクティブ領域と素子分離領域との関係を示す図である。図７は、平面視における第１の実施形態におけるフィン、ゲート電極及びローカル配線の構成を示す図である。図８は、平面視における第１の実施形態における第１の配線層とゲート電極及びローカル配線との関係を示す図である。図９は、平面視における第１の実施形態における第２の配線層と第１の配線層との関係を示す図である。図１０〜図１２は、第１の実施形態に係る半導体装置の構成を示す断面図である。図１０は、図５〜図９中のＩ−Ｉ線に沿った断面図に相当し、図１１は、図５〜図９中のＩＩ−ＩＩ線に沿った断面図に相当し、図１２は、図５〜図９中のＩＩＩ−ＩＩＩ線に沿った断面図に相当する。図５〜図１２には、Ｙ方向で隣り合う２本のＶＶｄｄ配線間の領域を示す。
図５等に示すように、Ｘ方向でスタンダードセルＳＣ１及びＳＣ２の間に、電源スイッチ回路１２が配置されている。また、スタンダードセルＳＣ１と電源スイッチ回路１２との間にフィルセルＦＣが配置されている。電源スイッチ回路１２は、第１のスイッチトランジスタＳＷ１用の領域ＲＳＷ１、第２のスイッチトランジスタＳＷ２用の領域ＲＳＷ２、第１のウェルタップ用の領域ＲＷＴ１、第２のウェルタップ用の領域ＲＷＴ２、第１のバッファＢＵ１用の領域ＲＢＵ１、第２のバッファＢＵ２用の領域ＲＢＵ２及びダミーセル用の領域ＲＤを含む。Ｘ方向で、領域ＲＢＵ２がスタンダードセルＳＣ２に隣接し、領域ＲＢＵ１が領域ＲＢＵ２に隣接し、領域ＲＷＴ２及び領域ＲＳＷ１が領域ＲＢＵ１に隣接し、領域ＲＳＷ２が領域ＲＷＴ２及び領域ＲＳＷ１に隣接し、領域ＲＷＴ１及び領域ＲＤが領域ＲＳＷ２に隣接する。Ｙ方向で、ＶＶｄｄ配線として用いられる２本の配線Ｍ１００２の中心に、Ｖｓｓ配線として用いられる配線Ｍ１００１が配置される。本実施形態において、スタンダードセルＳＣ２は第１のスタンダードセルの一例であり、領域ＲＳＷ１及びＲＳＷ２は第１のスイッチトランジスタ用の領域の一例である。また、領域ＲＢＵ１及びＲＢＵ２は第１のバッファ用の領域の一例であり、領域ＲＷＴ２は第１のウェルタップ用の領域の一例である。
図５及び図１０等に示すように、半導体基板１０１の表面に、Ｎウェル１０２Ｎ、Ｐウェル１０２Ｐ１及びＰウェル１０２Ｐ２が形成されている。配線Ｍ１００１の下方において、Ｎウェル１０２ＮはＰウェル１０２Ｐ１及びＰウェル１０２Ｐ２の間に形成されている。スタンダードセルＳＣ１、フィルセルＦＣ及び領域ＲＷＴ１はＮウェル１０２Ｎ及びＰウェル１０２Ｐ１に形成されている。領域ＲＤ、領域ＲＳＷ２及び領域ＲＳＷ１はＮウェル１０２Ｎに形成されている。領域ＲＷＴ２、領域ＲＢＵ１、領域ＲＢＵ２及びスタンダードセルＳＣ２はＮウェル１０２Ｎ及びＰウェル１０２Ｐ２に形成されている。このように、本実施形態では、平面視で、Ｐウェル１０２Ｐ１及びＰウェル１０２Ｐ２がＮウェル１０２Ｎにより分断されている。
図６等に示すように、半導体基板１０１の表面にはアクティブ領域を画定する素子分離領域１０３が形成されている。素子分離領域１０３は、例えばＳＴＩ（shallow trench isolation）法により形成されている。本開示においてアクティブ領域とは、素子分離領域により画定された領域であり、アクティブ領域にトランジスタのソース、ドレイン及びチャネルが設けられる。例えば、トランジスタがプレーナ型である場合、アクティブ領域にて半導体基板１０１の表面が素子分離領域から露出し、トランジスタがフィン型である場合、素子分離領域から突出したフィンがアクティブ領域に形成される。なお、図６の各アクティブ領域に示されたＮ及びＰの文字は、各アクティブ領域の位置における、ウェルの導電型を意味する。
スタンダードセルＳＣ１は、アクティブ領域ＡＳＣ１１、ＡＳＣ１２、ＡＳＣ１３及びＡＳＣ１４を含む。アクティブ領域ＡＳＣ１１、ＡＳＣ１２、ＡＳＣ１３及びＡＳＣ１４は、例えばＹ方向に配列される。アクティブ領域ＡＳＣ１１及びＡＳＣ１４はＮウェル１０２Ｎに配置され、アクティブ領域ＡＳＣ１２及びＡＳＣ１３はＰウェル１０２Ｐ１に配置されている。なお、スダンダードセルＳＣ１は、例えばアクティブ領域ＡＳＣ１１及びＡＳＣ１２を有するシングルハイトセルであり、別のスタンダードセルがアクティブ領域ＡＳＣ１３及びＡＳＣ１４を有するものであっても良い。
フィルセルＦＣは、アクティブ領域ＡＦＣ１、ＡＦＣ２、ＡＦＣ３及びＡＦＣ４を含む。アクティブ領域ＡＦＣ１、ＡＦＣ２、ＡＦＣ３及びＡＦＣ４は、例えばＹ方向に配列される。アクティブ領域ＡＦＣ１及びＡＦＣ４はＮウェル１０２Ｎに配置され、アクティブ領域ＡＦＣ２及びＡＦＣ３はＰウェル１０２Ｐ１に配置されている。
ウェルタップ用の領域ＲＷＴ１は、アクティブ領域ＡＷＴ１１及びＡＷＴ１２を含む。アクティブ領域ＡＷＴ１１はＮウェル１０２Ｎに配置され、アクティブ領域ＡＷＴ１２はＰウェル１０２Ｐ１に配置されている。
ダミーセル用の領域ＲＤは、アクティブ領域ＡＲＤを含む。アクティブ領域ＡＲＤはＮウェル１０２Ｎに配置されている。アクティブ領域ＡＷＴ１１及びＡＷＴ１２と、アクティブ領域ＡＲＤとは、例えばＹ方向に配列される。
スイッチトランジスタＳＷ２用の領域ＲＳＷ２は、アクティブ領域ＡＳＷ２１及びＡＳＷ２２を含む。アクティブ領域ＡＳＷ２１及びＡＳＷ２２はＮウェル１０２Ｎに形成されている。
スイッチトランジスタＳＷ１用の領域ＲＳＷ１は、アクティブ領域ＡＳＷ１を含む。アクティブ領域ＡＳＷ１はＮウェル１０２Ｎに形成されている。
ウェルタップ用の領域ＲＷＴ２は、アクティブ領域ＡＷＴ２１及びＡＷＴ２２を含む。アクティブ領域ＡＷＴ２１はＮウェル１０２Ｎに配置され、アクティブ領域ＡＷＴ２２はＰウェル１０２Ｐ２に配置されている。アクティブ領域ＡＷＴ２１及びＡＷＴ２２と、アクティブ領域ＡＳＷ１とは、例えばＹ方向に配列される。
バッファＢＵ１用の領域ＲＢＵ１は、アクティブ領域ＡＢＵ１１、ＡＢＵ１２、ＡＢＵ１３及びＡＢＵ１４を含む。アクティブ領域ＡＢＵ１１、ＡＢＵ１２、ＡＢＵ１３及びＡＢＵ１４は、例えばＹ方向に配列される。アクティブ領域ＡＢＵ１１及びＡＢＵ１４はＮウェル１０２Ｎに配置され、アクティブ領域ＡＢＵ１２及びＡＢＵ１３はＰウェル１０２Ｐ２に配置されている。
バッファＢＵ２用の領域ＲＢＵ２は、アクティブ領域ＡＢＵ２１、ＡＢＵ２２、ＡＢＵ２３及びＡＢＵ２４を含む。アクティブ領域ＡＢＵ２１、ＡＢＵ２２、ＡＢＵ２３及びＡＢＵ２４は、例えばＹ方向に配列される。アクティブ領域ＡＢＵ２１及びＡＢＵ２４はＮウェル１０２Ｎに配置され、アクティブ領域ＡＢＵ２２及びＡＢＵ２３はＰウェル１０２Ｐ２に配置されている
スタンダードセルＳＣ２は、アクティブ領域ＡＳＣ２１、ＡＳＣ２２、ＡＳＣ２３及びＡＳＣ２４を含む。アクティブ領域ＡＳＣ２１、ＡＳＣ２２、ＡＳＣ２３及びＡＳＣ２４は、例えばＹ方向に配列される。アクティブ領域ＡＳＣ２１及びＡＳＣ２４はＮウェル１０２Ｎに配置され、アクティブ領域ＡＳＣ２２及びＡＳＣ２３はＰウェル１０２Ｐ２に配置されている。なお、スダンダードセルＳＣ２は、例えばアクティブ領域ＡＳＣ２１及びＡＳＣ２２を有するシングルハイトセルであり、別のスタンダードセルがアクティブ領域ＡＳＣ２３及びＡＳＣ２４を有するものであっても良い。
図７及び図１０等に示すように、各アクティブ領域内に、素子分離領域１０３から突出するフィン１１０Ｎ又はフィン１１０Ｐが形成されている。フィン１１０Ｎ中に、Ｎウェル１０２Ｎの少なくとも一部が形成されている。フィン１１０Ｐ中に、Ｐウェル１０２Ｐの少なくとも一部が形成されている。フィン１１０Ｎ及びフィン１１０ＰはＸ方向に延在する。また、各アクティブ領域内に、Ｙ方向に延在するゲート電極１１２及びダミーゲート電極１１２ｄが形成されている。フィン１１０Ｎ又はフィン１１０Ｐとゲート電極１１２又はダミーゲート電極１１２ｄとの間にはゲート絶縁膜１１１が形成されている。また、少なくともトランジスタが形成されるフィン１１０Ｎには、ＰチャネルＭＯＳトランジスタのソース及びドレインとして、Ｐ型不純物の不純物領域１０４Ｐが形成されている。少なくともトランジスタが形成されるフィン１１０Ｐには、ＮチャネルＭＯＳトランジスタのソース及びドレインとして、Ｎ型不純物の不純物領域１０４Ｎが形成されている。不純物領域１０４Ｐ又は１０４Ｎ上にローカル配線１１３が形成されている。このようにして、各アクティブ領域内に、ＰチャネルＭＯＳトランジスタ又はＮチャネルＭＯＳトランジスタが形成されている。なお、図１２に示すように、アクティブ領域ＡＷＴ２１ではフィン１１０Ｎ中に不純物領域１０４Ｎが形成され、アクティブ領域ＡＷＴ２２ではフィン１１０Ｐ中に不純物領域１０４Ｐが形成される。また、アクティブ領域ＡＷＴ１１ではフィン１１０Ｎ中に不純物領域１０４Ｎが形成され、アクティブ領域ＡＷＴ１２ではフィン１１０Ｐ中に不純物領域１０４Ｐが形成される（図示せず）。すなわち、ウェルタップ用の領域ＲＷＴ１及びＲＷＴ２のアクティブ領域において、フィンに形成される不純物領域の導電型と、一部が当該フィンに形成されるウェルの導電型とが同一である。
ゲート電極１１２及びローカル配線１１３の一部は、アクティブ領域間で共有されている。領域ＲＢＵ１はインバータＩＶ１ａ用の領域ＲＩＶ１ａ及びインバータＩＶ１ｂ用の領域ＲＩＶ１ｂを含む。領域ＲＩＶ１ａ内では、アクティブ領域ＡＢＵ１１及びＡＢＵ１２間でゲート電極１１２が共有され、領域ＲＩＶ１ｂ内では、アクティブ領域ＡＢＵ１３及びＡＢＵ１４間でゲート電極１１２が共有されている。また、アクティブ領域ＡＢＵ１２及びＡＢＵ１３間でソースに繋がるローカル配線１１３が共有されている。領域ＲＢＵ２はインバータＩＶ２ａ用の領域ＲＩＶ２ａ及びインバータＩＶ２ｂ用の領域ＲＩＶ２ｂを含む。領域ＲＩＶ２ａ内では、アクティブ領域ＡＢＵ２１及びＡＢＵ２２間でゲート電極１１２が共有され、領域ＲＩＶ２ｂ内では、アクティブ領域ＡＢＵ２３及びＡＢＵ２４間でゲート電極１１２が共有されている。また、アクティブ領域ＡＢＵ２２及びＡＢＵ２３間でソースに繋がるローカル配線１１３が共有されている。
ローカル配線１１３の材料は、例えばタングステン、コバルト又はルテニウムである。ローカル配線１１３に、例えば、チタン、窒化チタン、ルテニウム又はコバルトの下地膜（図示せず）が形成されていることが好ましい。ローカル配線１１３の材料がコバルト又はルテニウムの場合、下地膜が形成されていなくてもよい。
図１０〜図１２に示すように、フィン１１０Ｎ及び１１０Ｐ、ゲート電極１１２並びにダミーゲート電極１１２ｄの周囲に層間絶縁膜１２１が形成され、ローカル配線１１３の周囲に層間絶縁膜１２１及び１２２が形成されている。そして、層間絶縁膜１２２上に層間絶縁膜１２３が形成され、層間絶縁膜１２３内に、図８等に示す各種配線を含む第１の配線層Ｍ１が形成されている。また、層間絶縁膜１２３上に層間絶縁膜１２４が形成され、層間絶縁膜１２４内に、図９等に示す各種配線を含む第２の配線層Ｍ２が形成されている。
図８等に示すように、第１の配線層Ｍ１は、Ｖｓｓ配線として機能する配線Ｍ１００１及びＶＶｄｄ配線として機能する配線Ｍ１００２を含む。配線Ｍ１００１は、Ｐウェル１０２Ｐ１に形成されたアクティブ領域ＡＷＴ１２内のローカル配線１１３、及びＰウェル１０２Ｐ２に形成されたアクティブ領域ＡＷＴ２２内のローカル配線１１３に接続されている。配線Ｍ１００１は、アクティブ領域ＡＢＵ１２及びＡＢＵ１３間で共有されるローカル配線１１３、及びアクティブ領域ＡＢＵ２２及びＡＢＵ２３間で共有されるローカル配線１１３にも接続されている。配線Ｍ１００２は、領域ＲＳＷ１内のドレインに接続される配線Ｍ１０２１、及び領域ＲＳＷ２内のドレインに接続される配線Ｍ１０２２に接続されている。第１の配線層Ｍ１は、領域ＲＳＷ１内のソースに接続される配線Ｍ１０２５、及び領域ＲＳＷ２内のソースに接続される配線Ｍ１０２６を含む。
第１の配線層Ｍ１は、領域ＲＩＶ１ａ内のゲートに接続され、インバータＩＶ１ａの入力部となる配線Ｍ１０１１、及び領域ＲＩＶ２ａ内のゲートに接続され、インバータＩＶ２ａの入力部となる配線Ｍ１０１２を含む。また、第１の配線層Ｍ１は、アクティブ領域ＡＢＵ１１内のドレイン及びアクティブ領域ＡＢＵ１２内のドレインに接続される配線Ｍ１０１３、並びにアクティブ領域ＡＢＵ２１内のドレイン及びアクティブ領域ＡＢＵ２２内のドレインに接続される配線Ｍ１０１４を含む。配線Ｍ１０１３はインバータＩＶ１ａの出力部となり、配線Ｍ１０１４はインバータＩＶ２ａの出力部となる。
第１の配線層Ｍ１は、領域ＲＩＶ１ｂ内のゲートに接続され、インバータＩＶ１ｂの入力部となる配線Ｍ１０１５、及び領域ＲＩＶ２ｂ内のゲートに接続され、インバータＩＶ２ｂの入力部となる配線Ｍ１０１６を含む。また、第１の配線層Ｍ１は、アクティブ領域ＡＢＵ１３内のドレイン及びアクティブ領域ＡＢＵ１４内のドレインに接続される配線Ｍ１０２３、並びにアクティブ領域ＡＢＵ２３内のドレイン及びアクティブ領域ＡＢＵ２４内のドレインに接続される配線Ｍ１０２４を含む。配線Ｍ１０２３はインバータＩＶ１ｂの出力部となり、配線Ｍ１０１４はインバータＩＶ２ｂの出力部となる。
配線Ｍ１０１３と配線Ｍ１０１５とがローカル配線１１３の一部を介して互いに接続され、配線Ｍ１０１４と配線Ｍ１０１６とがローカル配線１１３の一部を介して互いに接続されている。配線Ｍ１０１５は、領域ＲＳＷ１内のゲートにも接続され、配線Ｍ１０１６は、領域ＲＳＷ２内のゲートにも接続されている。
第１の配線層Ｍ１は、アクティブ領域ＡＷＴ１１内のＮウェル１０２Ｎの上方でソース及びドレインに接続される配線Ｍ１０３１、及び領域ＷＴ２内のＮウェル１０２Ｎの上方でソース及びドレインに接続される配線Ｍ１０３２を含む。配線Ｍ１０３２は、アクティブ領域ＡＢＵ１１内のソース及びアクティブ領域ＡＢＵ２１内のソースにも接続されている。
第１の配線層Ｍ１は、アクティブ領域ＡＢＵ１４内のソース及びアクティブ領域ＡＢＵ２４内のソースに接続される配線Ｍ１０１７を有する。
第１の配線層Ｍ１に含まれる配線はビア１４０を介してローカル配線１１３に接続される。第１の配線層Ｍ１は、例えばバリアメタル膜１４１及び配線膜１４２を含む。バリアメタル膜１４１の材料は、例えばタンタル、窒化タンタル、チタン、ルテニウム又はコバルトであり、配線膜１４２の材料は、例えば銅である。例えば、第１の配線層Ｍ１はビア１４０を含めて、デュアルダマシン法により形成されている。
図９等に示すように、第２の配線層Ｍ２は、Ｖｄｄ配線として機能する配線Ｍ２００１及びＭ２００２を含む。配線Ｍ２００１は、アクティブ領域ＡＷＴ１１内の配線Ｍ１０３１及びアクティブ領域ＡＷＴ２１内の配線Ｍ１０３２に接続されている。配線Ｍ２００１は、アクティブ領域ＡＳＷ２１内の配線Ｍ１０２６にも接続されている。配線Ｍ２００２は、アクティブ領域ＳＷＴ１内の配線Ｍ１０２５、並びにアクティブ領域ＡＢＵ１４内のソース及びアクティブ領域ＡＢＵ２４内のソースに接続される配線Ｍ１０１７に接続されている。配線Ｍ２００２は、アクティブ領域ＡＳＷ２２内の配線Ｍ１０２６にも接続されている。
第２の配線層Ｍ２に含まれる配線はビア１５０を介して第１の配線層Ｍ１に含まれる配線に接続される。第２の配線層Ｍ２は、例えばバリアメタル膜１５１及び配線膜１５２を含む。バリアメタル膜１５１の材料は、例えばタンタル、窒化タンタル、チタン、ルテニウム又はコバルトであり、配線膜１５２の材料は、例えば銅である。例えば、第２の配線層Ｍ２はビア１５０を含めて、デュアルダマシン法により形成されている。
このように構成された第１の実施形態では、配線Ｍ２００１及びＭ２００２からアクティブ領域ＡＷＴ１１及びＡＷＴ２１を通じてＮウェル１０２ＮにＶｄｄの電源電位が供給される。また、配線Ｍ１００１からアクティブ領域ＡＷＴ１２及びＡＷＴ２２を通じてＰウェル１０２Ｐ１及び１０２Ｐ２にＶｓｓの接地電位が供給される。これらＶｄｄの電源電位及びＶｓｓの接地電位は、図５〜図１２に示す領域のＸ方向、Ｙ方向の外側でも、ウェルが電気的に繋がっているスタンダードセルに供給される。また、配線Ｍ１００２には、入力信号ＩＮ１及びＩＮ２に応じて電源スイッチ回路１２を介してＶＶｄｄの電源電位が供給される。配線Ｍ１００２は第１の配線の一例であり、配線Ｍ２００１及びＭ２００２は第２の配線の一例である。
本実施形態において、ウェルタップ用の領域ＲＷＴ２に含まれるアクティブ領域ＡＷＴ２１及びＡＷＴ２２のＹ方向の配置は、スタンダードセルＳＣ２に含まれるアクティブ領域ＡＳＣ２１〜ＡＳＣ２４のＹ方向の配置と相違する。具体的には、アクティブ領域ＡＳＣ２１〜ＡＳＣ２４のＹ方向の端の位置が、アクティブ領域ＡＷＴ２１及びＡＷＴ２２のＹ方向の端の位置と相違する。また、アクティブ領域ＡＳＣ２１〜ＡＳＣ２４のＹ方向の寸法が、アクティブ領域ＡＷＴ２１、ＡＷＴ２２のＹ方向の寸法と相違することもある。その一方で、領域ＲＷＴ２とスタンダードセルＳＣ２との間にバッファ用の領域ＲＢＵ１及びＲＢＵ２が配置されている。アクティブ領域ＡＳＣ２１〜ＡＳＣ２４のＹ方向の配置はそれぞれ、アクティブ領域ＡＢＵ１１〜ＡＢＵ１４のＹ方向の配置と一致し、アクティブ領域ＡＢＵ２１〜ＡＢＵ２４のＹ方向の配置と一致する。すなわち、アクティブ領域ＡＳＣ２１〜ＡＳＣ２４はそれぞれ、アクティブ領域ＡＢＵ１１〜ＡＢＵ１４との間でＹ方向の位置及び寸法が一致し、アクティブ領域ＡＢＵ２１〜ＡＢＵ２４との間でＹ方向の位置及び寸法が一致する。例えば、アクティブ領域ＡＳＣ２１〜ＡＳＣ２４のフィンのＹ方向の配置はそれぞれ、アクティブ領域ＡＢＵ１１〜ＡＢＵ１４のフィンのＹ方向の配置と一致し、アクティブ領域ＡＢＵ２１〜ＡＢＵ２４のフィンのＹ方向の配置と一致している。従って、第１の実施形態では、スタンダードセルＳＣ２内のトランジスタは、領域ＲＷＴ２内のアクティブ領域の配置の相違による影響を受けにくい。このため、第１の実施形態によれば、スタンダードセルＳＣ２の特性変動を抑制することができる。
また、バッファ用の領域ＲＢＵ１及びＲＢＵ２に形成されるトランジスタの設計の自由度は、スタンダードセルＳＣ２に形成されるトランジスタの設計の自由度よりも高い。例えば、同一のスタンダードセルは、スタンダードセル領域１のどこに配置しても、特性が所望の範囲内となることを期待して設計されることがある。そのため、電源スイッチ回路１２からの距離に応じた特性変動を加味して設計することが容易でない。一方、電源スイッチ回路１２に含まれるバッファは、そのバッファ特有の設計をすることができる。すなわち、バッファ用の領域ＲＢＵ１及びＲＢＵ２に形成されるトランジスタは、アクティブ領域の配置が異なるウェルタップ用の領域ＲＷＴ２からの影響を加味して設計することができる。従って、バッファ用の領域ＲＢＵ１及びＲＢＵ２内のトランジスタは、予め領域ＲＷＴ２内の影響を加味して設計することができる。
なお、本開示での配置の一致とは、厳密に、製造上のばらつきに起因して不一致となったものを排除するものではなく、製造上のばらつきで配置にずれが生じている場合でも、配置が一致しているものとみなすことができる。これは他の実施形態においても同様である。
また、アクティブ領域ＡＢＵ１１〜ＡＢＵ１４及びＡＢＵ２１〜ＡＢＵ２４とアクティブ領域ＡＳＣ２１〜ＡＳＣ２４との間で、フィンの数が一致していなくてもよい。例えば、アクティブ領域の一方にてフィンの一部が除去され、他方にてフィンが除去されていない場合でも、素子分離領域により画定された領域同士の配置が一致していればよい。また、アクティブ領域に含まれるフィンの数は特に限定されず、例えば偶数でも奇数でもよい。
また、電源スイッチ回路１２がダブルハイトセルである必要はなく、例えば、互いに隣接するＶｓｓ配線とＶＶｄｄ配線との間に配置されたシングルハイトセルであってもよい。また、電源スイッチ回路１２は、Ｙ方向の寸法が３ハイト以上のマルチハイトセルであってもよい。同様に、スタンダードセル１１がシングルハイトセルであってもよく、マルチハイトセルであってもよい。電源スイッチ回路１２がシングルハイトセルの場合、例えば、スタンダードセルＳＣ２に接するバッファＢＵ２では、アクティブ領域ＡＢＵ２１及びＡＢＵ２２にインバータ２ａ及びインバータ２ｂに配置されるものであってもよい。
また、ダミーセル用の領域ＲＤがウェルタップ用の領域ＲＷＴ１に包含され、アクティブ領域ＡＲＤ内のソース及びドレインに第１の配線層Ｍ１を介して配線Ｍ２００２が接続され、この領域がＮウェル用のウェルタップとして用いられてもよい。その場合、アクティブ領域ＡＲＤのフィン１１０Ｎ中に形成される不純物領域はＮ型の導電型を有する。
また、本実施形態では、第２のバッファＢＵ２がスタンダードセルＳＣ２に隣接して配置されているが、第１のバッファＢＵ１と第２のバッファＢＵ２との位置を入れ替えても良い。具体的には、平面視で第２のバッファＢＵ２とスタンダードセルＳＣ２との間において、第１のバッファＢＵ１がスタンダードセルＳＣ２と隣接して配置されても良い。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、バッファＢＵ２用の領域ＲＢＵ２の配置の点で第１の実施形態と相違する。図１３は、平面視における第２の実施形態におけるウェルの構成を示す図である。図１４は、平面視における第２の実施形態におけるアクティブ領域と素子分離領域との関係を示す図である。図１５は、平面視における第２の実施形態におけるフィン、ゲート電極及びローカル配線の構成を示す図である。図１６は、平面視における第２の実施形態における第１の配線層とゲート電極及びローカル配線との関係を示す図である。図１７は、平面視における第２の実施形態における第２の配線層と第１の配線層との関係を示す図である。図１８は、第２の実施形態に係る半導体装置の構成を示す断面図である。図１８は、図１３〜図１７中のＩ−Ｉ線に沿った断面図に相当する。図１３〜図１８には、Ｙ方向で隣り合う２本のＶＶｄｄ配線間の領域を示す。
図１３〜図１８に示すように、Ｘ方向でスタンダードセルＳＣ１及びＳＣ２の間に、電源スイッチ回路１２が配置されている。電源スイッチ回路１２は、スイッチトランジスタＳＷ１用の領域ＲＳＷ１、スイッチトランジスタＳＷ２用の領域ＲＳＷ２、第１のウェルタップ用の領域ＲＷＴ１、第２のウェルタップ用の領域ＲＷＴ２、第１のバッファＢＵ１用の領域ＲＢＵ１及び第２のバッファＢＵ２用の領域ＲＢＵ２を含む。平面視で、領域ＲＢＵ１がスタンダードセルＳＣ２に隣接し、領域ＲＷＴ２及び領域ＲＳＷ１が領域ＲＢＵ１に隣接し、領域ＲＳＷ２が領域ＲＷＴ２及び領域ＲＳＷ１に隣接し、領域ＲＷＴ１が領域ＲＳＷ２に隣接し、領域ＲＢＵ２が領域ＲＷＴ１に隣接する。領域ＲＷＴ１は第１の実施形態におけるダミーセル用の領域ＲＤを包含する。平面視で、ＶＶｄｄ配線として用いられる２本の配線Ｍ１００２の間に、Ｖｓｓ配線として用いられる配線Ｍ１００１が配置される。
ウェルタップ用の領域ＲＷＴ１は、アクティブ領域ＡＷＴ１１、ＡＷＴ１２及びＡＷＴ１３を含む。アクティブ領域ＡＷＴ１３は、アクティブ領域ＡＲＤと同様に、Ｎウェル１０２Ｎに配置されている。
第２の実施形態では、Ｖｄｄ配線である配線Ｍ２００２は、配線Ｍ１０１７を介してアクティブ領域ＡＢＵ１４内のソースに電気的に接続され、配線Ｍ１０１８を介してアクティブ領域ＡＢＵ２４内のソースに電気的に接続される。また、Ｖｄｄ配線である配線Ｍ２００１は、配線Ｍ１０３２を介してアクティブ領域ＡＢＵ１１内のソースに電気的に接続され、配線Ｍ１０３１を介してアクティブ領域ＡＢＵ２１内のソースに電気的に接続される。配線Ｍ１０１８は、アクティブ領域ＡＷＴ１３内のＮウェル１０２Ｎの上方に形成されたＮ型の不純物領域にも電気的に接続される。また、配線Ｍ１０３１は、アクティブ領域ＡＷＴ１１内のＮウェル１０２Ｎの上方に形成されたＮ型の不純物領域にも電気的に接続される。なお、アクティブ領域ＡＷＴ１３の代わりに、第１の実施形態のように、ダミーとして用いるアクティブ領域ＡＲＤを配置しても良い。
配線Ｍ２００２は、配線Ｍ１０２５、Ｍ１０２６及びＭ１０１７だけでなく、アクティブ領域ＡＷＴ１３内の配線Ｍ１０１８にも接続されている。
本実施形態において、スタンダードセルＳＣ１は第２のスタンダードセルの一例であり、スタンダードセルＳＣ２は第１のスタンダードセルの一例であり、領域ＲＳＷ１は第１のスイッチトランジスタ用の領域の一例であり、領域ＲＳＷ２は第２のスイッチトランジスタ用の領域の一例である。また、領域ＲＢＵ１は第１のバッファ用の領域の一例であり、領域ＲＢＵ２は第２のバッファ用の領域の一例であり、領域ＲＷＴ１は第２のウェルタップ用の領域の一例であり、領域ＲＷＴ２は第１のウェルタップ用の領域の一例である。配線Ｍ１００２は第１の配線の一例であり、配線Ｍ２００１及びＭ２００２は第２の配線の一例である。
他の構成は第１の実施形態と同様である。
このように構成された第２の実施形態では、配線Ｍ２００１及びＭ２００２からアクティブ領域ＡＷＴ１１、ＡＷＴ１３及びＡＷＴ２１を通じてＮウェル１０２ＮにＶｄｄの電位が供給される。また、配線Ｍ１００１からアクティブ領域ＡＷＴ１２及びＡＷＴ２２を通じてＰウェル１０２Ｐ１及び１０２Ｐ２にＶｓｓの電位が供給される。これらＶｄｄの電源電位及びＶｓｓの接地電位は、図１３〜図１８に示す領域のＸ方向、Ｙ方向の外側でも、ウェルが電気的に繋がっているスタンダードセルに供給される。また、配線Ｍ１００２には、入力信号ＩＮ１及びＩＮ２に応じて電源スイッチ回路１２を介してＶＶｄｄの電源電位が供給される。
第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。また、第２の実施形態によれば、フィルセルＦＣが設けられていないものの、領域ＲＷＴ１とスタンダードセルＳＣ１との間にバッファ用の領域ＲＢＵ２が配置されている。アクティブ領域ＡＢＵ２１〜ＡＢＵ２４のＹ方向の配置はそれぞれアクティブ領域ＡＳＣ１１〜ＡＳＣ１４のＹ方向の配置と一致する。すなわち、アクティブ領域ＡＢＵ２１〜ＡＢＵ２４はそれぞれ、アクティブ領域ＡＳＣ１１〜ＡＳＣ１４との間で、Ｙ方向の位置及び寸法が一致する。例えば、アクティブ領域ＡＢＵ２１〜ＡＢＵ２４のフィンのＹ方向の配置はそれぞれ、アクティブ領域ＡＳＣ１１〜ＡＳＣ１４のフィンのＹ方向の配置と一致している。従って、第２の実施形態では、フィルセルＦＣが設けられていないものの、スタンダードセルＳＣ１内のトランジスタは、領域ＲＷＴ１内のアクティブ領域の配置の相違による影響を受けにくい。
更に、領域ＲＷＴ２とスタンダードセルＳＣ２との間にバッファ用の領域ＲＢＵ１が配置されている。アクティブ領域ＡＳＣ２１〜ＡＳＣ２４のＹ方向の配置はそれぞれ、アクティブ領域ＡＢＵ１１〜ＡＢＵ１４のＹ方向の配置と一致する。すなわち、アクティブ領域ＡＳＣ２１〜ＡＳＣ２４はそれぞれ、アクティブ領域ＡＢＵ１１〜ＡＢＵ１４との間でＹ方向の位置及び寸法が一致する。例えば、アクティブ領域ＡＳＣ２１〜ＡＳＣ２４のフィンのＹ方向の配置はそれぞれ、アクティブ領域ＡＢＵ１１〜ＡＢＵ１４のフィンのＹ方向の配置と一致している。従って、スタンダードセルＳＣ２内のトランジスタは、領域ＲＷＴ２内のアクティブ領域の配置の相違による影響を受けにくい。このため、第１の実施形態と同様に、スタンダードセルＳＣ２の特性変動を抑制することができる。
このため、第２の実施形態によれば、第１の実施形態よりも面積を小さくしながらスタンダードセルＳＣ１及びＳＣ２の特性変動を抑制することができる。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、領域ＲＳＷ２に含まれるアクティブ領域ＡＳＷ２１及びＡＳＷ２２の配置の点で第２の実施形態と相違する。図１９は、平面視における第３の実施形態におけるフィン、ゲート電極及びローカル配線の構成を示す図である。図２０は、平面視における第３の実施形態における第１の配線層とゲート電極及びローカル配線との関係を示す図である。図２１は、平面視における第３の実施形態における第２の配線層と第１の配線層との関係を示す図である。図２２は、第３の実施形態に係る半導体装置の構成を示す断面図である。図２２は、図１９〜図２１中のＩ−Ｉ線に沿った断面図に相当する。図１９〜図２２には、Ｙ方向で隣り合う２本のＶＶｄｄ配線間の領域を示す。
図１９〜図２２に示すように、第３の実施形態では、領域ＲＳＷ２内のゲートに接続される配線Ｍ１０１６がＹ方向で２本の配線Ｍ１００２の中心に位置し、アクティブ領域ＡＳＷ２１のＹ方向の寸法とアクティブ領域ＡＳＷ２２のＹ方向の寸法とが互いに一致する。すなわち、配線Ｍ１０１６のうち、領域ＲＳＷ２内のゲートと平面視で重なる部分は、平面視でアクティブ領域ＡＳＷ２１とＡＳＷ２２との間に位置する。また、これに伴って配線Ｍ１００１の一部が平面視でアクティブ領域ＡＳＷ２１側に迂回している。具体的には、配線Ｍ１００１はアクティブ領域ＡＳＷ２１側に屈曲してＹ方向に延在する２つの部分と、当該Ｙ方向に延在した２つ部分を接続してＸ方向に延在する部分を有する。当該Ｘ方向に延在する部分は、電源スイッチ回路と重ならない位置における配線Ｍ１００１よりも、平面視でＹ方向にずれた位置にある。例えば、配線Ｍ１０１６の一部は、平面視で、電源スイッチ回路と重ならない位置の配線Ｍ１００１のＸ方向の延長線上に位置し、配線Ｍ１００１のＹ方向に延在した２つの部分の間に配置される。なお、領域ＲＳＷ２において、配線Ｍ１００１の迂回した部分が、平面視でアクティブ領域ＡＳＷ２１と配線Ｍ１０１６との間に配置されていても良いし、平面視でアクティブ領域ＡＳＷ２１と重なって配置されても良い。
他の構成は第２の実施形態と同様である。なお、本実施形態の配線Ｍ１０１６及びＭ１００１の構成を、第１の実施形態に適用しても良い。
第３の実施形態によっても第２の実施形態と同様の効果を得ることができる。また、第３の実施形態では、アクティブ領域ＡＳＷ２１のＸ方向及びＹ方向の寸法とアクティブ領域ＡＳＷ２２のＸ方向及びＹ方向の寸法とが互いに一致している。そのため、アクティブ領域ＡＳＷ２１及びＡＳＷ２２に形成されるフィン１１０Ｎの数が一致し、トランジスタの数が一致する。従って、ＶＶｄｄの電位を配線Ｍ１００２により均一に供給することができる。なお、製造上のばらつきにより寸法に変動が生じたもの場合も、寸法が一致するものとみなすことが出来る。これは他の実施形態においても同様である。
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、領域ＲＳＷ２に含まれるゲートがローカル配線１１３で共通接続されている点で第３の実施形態と相違する。図２３は、平面視における第４の実施形態におけるフィン、ゲート電極及びローカル配線の構成を示す図である。図２４は、平面視における第４の実施形態における第１の配線層とゲート電極及びローカル配線との関係を示す図である。図２５は、平面視における第４の実施形態における第２の配線層と第１の配線層との関係を示す図である。図２６は、第４の実施形態に係る半導体装置の構成を示す断面図である。図２６は、図２３〜図２５中のＩ−Ｉ線に沿った断面図に相当する。図２３〜図２６には、Ｙ方向で隣り合う２本のＶＶｄｄ配線間の領域を示す。
図２３〜図２６に示すように、第４の実施形態では、領域ＲＳＷ２内のゲートがローカル配線１１３の一部により共通接続されている。ローカル配線１１３のうち、領域ＲＳＷ２内のゲートと平面視で重なる部分は、平面視でアクティブ領域ＡＳＷ２１とＡＳＷ２２との間に位置する。ローカル配線１１３はＹ方向に延在する部分があり、その端は、アクティブ領域ＡＷＴ１３側にある配線Ｍ１００２と配線Ｍ１００１との間に位置している。配線Ｍ１０１６は、アクティブ領域ＡＷＴ１３側にある配線Ｍ１００２と配線Ｍ１００１との間の位置で、このローカル配線１１３の一部に接続されている。また、配線Ｍ１００１は第２の実施形態と同様に、Ｙ方向で２本の配線Ｍ１００２の中心を直線状にＸ方向に延在している。
他の構成は第３の実施形態と同様である。なお、本実施形態のローカル配線１１３及び配線Ｍ１０１６の構成を、第１の実施形態に適用しても良い。
第４の実施形態によっても第３の実施形態と同様の効果を得ることができる。また、第４の実施形態では、配線Ｍ１００１が直線状に延在するため、配線Ｍ１００１に寄生する抵抗を低減することができる。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
１：スタンダードセル領域
２：入出力（Ｉ／Ｏ）セル領域
１１：スタンダードセル
１２：電源スイッチ回路
１００：半導体装置
１０２Ｐ１、１０２Ｐ２：Ｐウェル
１０２Ｎ：Ｎウェル
１１２：ゲート電極
１１３：ローカル配線
ＡＢＵ１１〜ＡＢＵ１４、ＡＢＵ２１〜ＡＢＵ２４：バッファ内のアクティブ領域
ＡＳＣ１１〜ＡＳＣ１４、ＡＳＣ２１〜ＡＳＣ２４：スタンダードセル内のアクティブ領域
ＡＳＷ１、ＡＳＷ２１〜ＡＳＷ２２：スイッチトランジスタ内のアクティブ領域
ＡＷＴ１１〜ＡＷＴ１３、ＡＷＴ２１〜ＡＷＴ２２：ウェルタップ内のアクティブ領域
ＢＵ１、ＢＵ２：バッファ
ＩＶ１ａ、ＩＶ１ｂ、ＩＶ２ａ、ＩＶ２ｂ：インバータ
Ｍ１、Ｍ２：配線層
Ｍ１００１、Ｍ１００２、Ｍ２００１、Ｍ２００２：配線
ＲＢＵ１、ＲＢＵ２：バッファ用の領域
ＲＩＶ１ａ、ＲＩＶ１ｂ、ＲＩＶ２ａ、ＲＩＶ２ｂ：インバータ用の領域
ＲＳＷ１、ＲＳＷ２：スイッチトランジスタ用の領域
ＲＷＴ１、ＲＷＴ２：ウェルタップ用の領域
ＳＣ１、ＳＣ２、ＳＣ５１、ＳＣ５２：スタンダードセル
ＳＷ１、ＳＷ２：スイッチトランジスタ

Claims (10)

  1. 半導体基板と、
    第１のアクティブ領域及び第２のアクティブ領域を備えた第１のスタンダードセルと、
    前記半導体基板上に形成された第１の配線と第２の配線との間に電気的に接続された第１のスイッチトランジスタと、前記第１のスイッチトランジスタのゲートに接続され、第３のアクティブ領域及び第４のアクティブ領域を備えた第１のバッファを備えた電源スイッチ回路と、
    を有し、
    前記第１のバッファと前記第１のスタンダードセルは、平面視で第１の方向に隣接し、
    前記第１の方向とは異なる第２の方向において前記第１のアクティブ領域の配置と前記第３のアクティブ領域の配置とが互いに一致し、
    前記第２の方向において前記第２のアクティブ領域の配置と前記第４のアクティブ領域の配置とが互いに一致していることを特徴とする半導体装置。
  2. 前記電源スイッチ回路は、前記第１のバッファに基板電位を供給する第１のウェルタップを有し、
    平面視で、前記第１のウェルタップと前記第１のスタンダードセルとの間に前記第１のバッファが配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のアクティブ領域と前記第２のアクティブ領域は、平面視で前記第２の方向に並んで配置され、
    前記第３のアクティブ領域と前記第４のアクティブ領域は、平面視で前記第２の方向に並んで配置されることを特徴とする請求項１又は２に記載の半導体装置。
  4. 第５のアクティブ領域及び第６のアクティブ領域を備えた第２のスタンダードセルを有し、
    前記電源スイッチ回路は、平面視で前記第１のスタンダードセルと前記第２のスタンダードセルとの間に位置し、
    前記電源スイッチ回路は、前記第１の配線と前記第２の配線との間に接続された第２のスイッチトランジスタと、前記第２のスイッチトランジスタのゲートに接続され、第７のアクティブ領域及び第８のアクティブ領域を備えた第２のバッファと、を備え、
    前記第２のバッファと前記第２のスタンダードセルは、平面視で前記第１の方向に隣接し、
    前記第２の方向において、前記第５のアクティブ領域の配置と前記第７のアクティブ領域の配置とが互いに一致し、
    前記第２の方向において、前記第６のアクティブ領域の配置と前記第８のアクティブ領域の配置とが互いに一致していることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記電源スイッチ回路は、前記第２のバッファに基板電位を供給する第２のウェルタップを有し、
    平面視で、前記第２のウェルタップと前記第２のスタンダードセルとの間に前記第２のバッファが配置されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記第５のアクティブ領域と前記第６のアクティブ領域は、平面視で前記第２の方向に並んで配置され、
    前記第７のアクティブ領域と前記第８のアクティブ領域は、平面視で前記第２の方向に並んで配置されることを特徴とする請求項４又は５に記載の半導体装置。
  7. 平面視で前記第２の方向に配列された、複数の前記第１の配線と、
    前記半導体基板上に形成され、前記第１の配線とは異なる電位が供給され、平面視で複数の前記第１の配線の間に配置された、第３の配線と、
    前記半導体基板上に形成され、前記第１のスイッチトランジスタのゲート電極に電気的に接続し、前記第３の配線と同じ配線層に形成された第４の配線と、
    を有し、
    前記第３の配線は、前記電源スイッチ回路と重なる位置において、平面視で前記第２の方向に延在する２つの第１の部分と、前記第１の方向に延在して前記２つの第１の部分を接続し、前記電源スイッチ回路と重ならない位置における部分よりも前記第２の方向にずれて配置される第２の部分と、を有し、
    前記第４の配線の少なくとも一部は、平面視で前記２つの第１の部分の間に位置することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 平面視で前記第２の方向に配列された、複数の前記第１の配線と、
    前記半導体基板上に形成され、前記第１の配線とは異なる電位が供給され、平面視で複数の前記第１の配線の間に配置された、第３の配線と、
    前記半導体基板上であって前記第３の配線の下の配線層に形成され、平面視で前記第３の配線と重なった位置で、前記第１のスイッチトランジスタのゲート電極に接続する部分を有する第４の配線と、
    を有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  9. 前記第１のスイッチトランジスタは、平面視で前記第２の方向に並んで位置する第９のアクティブ領域及び第１０のアクティブ領域を有し、
    前記第２の方向における前記第９のアクティブ領域の寸法は、平面視で前記第２の方向における前記第１０のアクティブ領域の寸法と一致していることを特徴とする請求項７又は８に記載の半導体装置。
  10. 前記第４の配線のうち前記第１のスイッチトランジスタの前記ゲート電極と平面視で重なる部分は、前記第２の方向において平面視で前記第９のアクティブ領域と前記第１０のアクティブ領域との間に位置することを特徴とする請求項９に記載の半導体装置。
JP2018119819A 2018-06-25 2018-06-25 半導体装置 Active JP7077816B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018119819A JP7077816B2 (ja) 2018-06-25 2018-06-25 半導体装置
US16/438,026 US10797042B2 (en) 2018-06-25 2019-06-11 Semiconductor device
CN201910514929.9A CN110634860B (zh) 2018-06-25 2019-06-14 半导体装置
US17/014,662 US11233044B2 (en) 2018-06-25 2020-09-08 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018119819A JP7077816B2 (ja) 2018-06-25 2018-06-25 半導体装置

Publications (2)

Publication Number Publication Date
JP2020004763A true JP2020004763A (ja) 2020-01-09
JP7077816B2 JP7077816B2 (ja) 2022-05-31

Family

ID=68968402

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018119819A Active JP7077816B2 (ja) 2018-06-25 2018-06-25 半導体装置

Country Status (3)

Country Link
US (2) US10797042B2 (ja)
JP (1) JP7077816B2 (ja)
CN (1) CN110634860B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7421113B2 (ja) * 2018-12-25 2024-01-24 株式会社ソシオネクスト 半導体集積回路装置
KR20240022729A (ko) * 2022-08-12 2024-02-20 삼성전자주식회사 반도체 소자

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007329170A (ja) * 2006-06-06 2007-12-20 Nec Electronics Corp 半導体装置
JP2008098353A (ja) * 2006-10-11 2008-04-24 Nec Electronics Corp 半導体集積回路
JP2010283269A (ja) * 2009-06-08 2010-12-16 Renesas Electronics Corp 半導体装置
JP2012227269A (ja) * 2011-04-18 2012-11-15 Renesas Electronics Corp 半導体装置
WO2017208888A1 (ja) * 2016-06-01 2017-12-07 株式会社ソシオネクスト 半導体集積回路装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09230828A (ja) * 1996-02-23 1997-09-05 Toshiba Corp アナログバッファ回路及び液晶表示装置
US7142019B2 (en) 2004-09-03 2006-11-28 Texas Instruments Incorporated System and method for reducing power-on transient current magnitude
JP4188974B2 (ja) * 2006-02-06 2008-12-03 株式会社ルネサステクノロジ 半導体集積回路
KR100772269B1 (ko) * 2006-09-21 2007-11-01 동부일렉트로닉스 주식회사 Ｍｔｃｍｏｓ 반도체 집적회로의 설계방법
US8400912B2 (en) * 2007-06-27 2013-03-19 World Wide Packets, Inc. Activating a tunnel upon receiving a control packet
JP5528662B2 (ja) 2007-09-18 2014-06-25 ソニー株式会社 半導体集積回路
JP5552775B2 (ja) 2009-08-28 2014-07-16 ソニー株式会社 半導体集積回路
US10192859B2 (en) * 2011-05-11 2019-01-29 Texas Instruments Incorporated Integrated circuits and processes for protection of standard cell performance from context effects
US9007090B2 (en) * 2012-05-01 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method of driving semiconductor device
JP6031675B2 (ja) 2012-10-01 2016-11-24 株式会社ソシオネクスト 半導体装置のレイアウト構造およびレイアウト方法
CN105379110B (zh) * 2013-08-08 2018-01-05 株式会社索思未来 并联谐振电路
WO2015135072A1 (en) * 2014-03-12 2015-09-17 Gan Systems Inc. Power switching systems comprising high power e-mode gan transistors and driver circuitry
US9293533B2 (en) * 2014-06-20 2016-03-22 Infineon Technologies Austria Ag Semiconductor switching devices with different local transconductance
CN108292658A (zh) * 2015-09-25 2018-07-17 英特尔公司 局部单元级别功率门控开关

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007329170A (ja) * 2006-06-06 2007-12-20 Nec Electronics Corp 半導体装置
JP2008098353A (ja) * 2006-10-11 2008-04-24 Nec Electronics Corp 半導体集積回路
JP2010283269A (ja) * 2009-06-08 2010-12-16 Renesas Electronics Corp 半導体装置
JP2012227269A (ja) * 2011-04-18 2012-11-15 Renesas Electronics Corp 半導体装置
WO2017208888A1 (ja) * 2016-06-01 2017-12-07 株式会社ソシオネクスト 半導体集積回路装置

Also Published As

Publication number Publication date
CN110634860B (zh) 2023-04-07
US20190393206A1 (en) 2019-12-26
US20200411502A1 (en) 2020-12-31
US11233044B2 (en) 2022-01-25
US10797042B2 (en) 2020-10-06
JP7077816B2 (ja) 2022-05-31
CN110634860A (zh) 2019-12-31

Similar Documents

Publication Publication Date Title
JP6449082B2 (ja) 半導体装置
US7456447B2 (en) Semiconductor integrated circuit device
JP2005072607A (ja) 静電気保護素子とパワークランプで構成された入出力静電気放電保護セルを具備する集積回路装置
US9716092B2 (en) Semiconductor device with surrounding gate transistors in a NAND circuit
US10153264B2 (en) Static random access memory (SRAM) cell including fin-type transistor
US9196352B2 (en) Static random access memory unit cell structure and static random access memory unit cell layout structure
US8803202B2 (en) Layout methods of integrated circuits having unit MOS devices
JP7272426B2 (ja) 半導体装置
US9484424B2 (en) Semiconductor device with a NAND circuit having four transistors
JP2009094201A (ja) 半導体集積回路装置
JP2023171884A (ja) 半導体装置
JP7268729B2 (ja) 半導体装置
JP7077816B2 (ja) 半導体装置
US9627496B2 (en) Semiconductor with a two-input NOR circuit
WO2019194007A1 (ja) 半導体集積回路装置
JP2005340461A (ja) 半導体集積回路装置
US7868359B2 (en) Semiconductor device
JP2024001284A (ja) 半導体装置
US9646991B2 (en) Semiconductor device with surrounding gate transistors in a NOR circuit
US6455899B2 (en) Semiconductor memory device having improved pattern of layers and compact dimensions
JP2019041127A (ja) 半導体装置
JP4447297B2 (ja) ゲートアレイ半導体装置
JP2009158728A (ja) 半導体装置
CN114823658A (zh) 半导体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210519

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220405

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220419

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220502

R150 Certificate of patent or registration of utility model

Ref document number: 7077816

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150