JP4447297B2 - ゲートアレイ半導体装置 - Google Patents
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Description
以上の構成により、基本セル50には、Nウエル51に一対のPMOS型トランジスタQ1、Q2が形成されるとともに、Pウエル53に一対のNMOS型トランジスタQ3、Q4が形成される。そして、Q1とQ3とは共通の第1のゲート55により、Q3とQ4とは共通の第2のゲート56により、それぞれCMOS(Complementary Metal Oxide Semiconductor)回路を構成している。
すなわち、特許文献1記載の同半導体装置では、図5を参照して説明したように、基本セル50のサイズを縮小することができるので、集積度を向上させることができるようになる。一方、図6を参照して説明したように、同半導体装置でエレクトロマイグレーションに対する耐性を強化しようとすると、それぞれソース領域となるP型半導体領域52B及びN型半導体領域54Bに対し、垂直方向のそれぞれの2個所のコンタクトホール52c、52d及び54c、54dを利用して、それぞれVDD配線59及びGND配線60を形成することになるので、垂直方向に余分の面積を占有してしまうことになる。それゆえ、図5に示した7本の配線トラック61〜67のうち、2本の配線トラック61、67の配置領域がなくなってしまうことになる。したがって、元々の7本の配線トラック61〜67を形成するには、2本の配線トラック61、67の配置領域を垂直方向に新たに設けなければならず、この分余分の領域が必要になるので、基本セル50のサイズが拡大されるようになって、集積度を向上させることができなくなる。
この例のゲートアレイ半導体装置は、図1に示すように、基本セル9が、Q1〜Q4の4個のMOS型トランジスタを有する第1のセル10と、Q5〜Q8の4個のMOS型トランジスタを有する第2のセル11とから構成されている。第1のセル10は、垂直方向に沿って上部に配置されたNウエル1に、水平方向に沿って形成された略長方形状の3個のP型半導体領域2A〜2Cと、垂直方向に沿って下部に配置されたPウエル3に、水平方向に沿って形成された略長方形状の3個のN型半導体領域4A〜4Cと、P型半導体領域2A、2B間とN型半導体領域4C、4B間との間に垂直方向に沿って延在している共通の第1のゲート5と、P型半導体領域2B、2C間とN型半導体領域4B、4A間との間に垂直方向に沿って延在している共通の第2のゲート6と、Nウエル1及びPウエル3にそれぞれ形成されたNウエルコンタクト7及びPウエルコンタクト8とから構成されている。ここで、後述するように、P型半導体領域2A、2Cは一対のPMOS型トランジスタQ1、Q2の各ドレイン領域を、P型半導体領域2BはQ1、Q2の共通のソース領域を構成する。また、N型半導体領域4A、4Cは一対のNMOS型トランジスタQ3、Q4の各ドレイン領域を、N型半導体領域4BはQ3、Q4の共通のソース領域を構成する。
したがって、集積度を向上させるとともに、エレクトロマイグレーションに対する耐性を強化することができる。
この例のゲートアレイ半導体装置は、図3に示すように、第1のセル10と第2のセルとは、中央の垂直な軸に関して対称な位置関係を有することを基本的な特徴としている。すなわち、実施例1と比較して、第1のセル10のNウエルコンタクト7Aが水平方向に沿って左方向に移動して配置され、これにより生じた空き領域にP型半導体領域2Bの上端がNウエルコンタクト7Aに向かって水平方向に延在して形成されている。また、第1及び第2のセル10、11にオーバーラップした位置に両セル10、11に共通なPウエルコンタクト8が配置され、これにより生じた空き領域にN型半導体領域4Bの下端がPウエルコンタクト8に向かって水平方向に延在して形成されている。同様にして、第2のセル11のNウエルコンタクト7Bが水平方向に沿って右方向に移動して配置され、これにより生じた空き領域にP型半導体領域12Bの上端がNウエルコンタクト7Bに向かって水平方向に延在して形成されている。また、共通なPウエルコンタクト8に向かって、N型半導体領域14Bの下端が水平方向に延在して形成されている。
これ以外は、上述した実施例1と略同様である。それゆえ、図3及び図4において、図1及び図2の構成部分と対応する各部には、同一の番号を付してその説明を省略する。
加えて、この例の構成によれば、ゲートアレイの設計の自由度を向上させることができる。
2A〜2C、12A〜12C P型半導体領域
2a〜2k、4a〜4k、5a、5b、6a、6b、7a、7b、8a、12a〜12k、14a〜14k コンタクトホール
3 Pウエル
4A〜4C、14〜14C N型半導体領域
5、15 第1のゲート
6、16 第2のゲート
7、7A、7B Nウエルコンタクト
8 Pウエルコンタクト(共通のウエルコンタクト)
9 基本セル
10 第1のセル
11 第2のセル
19 VDD(電源)配線
20 GND(接地)配線
21〜27 配線トラック
Q1、Q2、Q5、Q6 PMOS型トランジスタ
Q3、Q4、Q7、Q8 NMOS型トランジスタ
Claims (5)
- 第1導電型のウエルに水平方向に沿って形成された複数の第2導電型半導体領域及び第1導電型ウエルコンタクト、第2導電型のウエルに水平方向に沿って形成された複数の第1導電型半導体領域及び第2導電型ウエルコンタクトを備える第1のセルと、第1導電型のウエルに水平方向に沿って形成された複数の第2導電型半導体領域及び第2導電型のウエルに水平方向に沿って形成された複数の第1導電型半導体領域を備える第2のセルとから少なくとも成る基本セルを有するゲートアレイ半導体装置であって、
前記第1のセルの前記第1導電型ウエルコンタクトに接続され、かつ前記第2のセルの前記複数の第2導電型半導体領域のいずれか一つの領域に前記水平方向の複数のコンタクトホールを通じて接続された電源配線と、
前記第1のセルの前記第2導電型ウエルコンタクトに接続され、かつ前記第2のセルの前記複数の第1導電型半導体領域のいずれか一つの領域に前記水平方向の複数のコンタクトホールを通じて接続された接地配線とを備えてなると共に、
前記第2のセルの前記電源配線が接続された前記第2導電型半導体領域の一部が、前記第1のセルの前記第1導電型ウエルコンタクトの形成位置に相当した位置まで水平方向に延在して形成されている一方、前記第2のセルの前記接地配線が接続された前記第1導電型半導体領域の一部が、前記第1のセルの前記第2導電型ウエルコンタクトの形成位置に相当した位置まで水平方向に延在して形成されていることを特徴とするゲートアレイ半導体装置。 - 第1導電型のウエルに水平方向に沿って形成された複数の第2導電型半導体領域及び第1導電型ウエルコンタクト、第2導電型のウエルに水平方向に沿って形成された複数の第1導電型半導体領域及び第2導電型ウエルコンタクトを備える第1のセルと、第1導電型のウエルに水平方向に沿って形成された複数の第2導電型半導体領域及び第1導電型ウエルコンタクト、第2導電型のウエルに水平方向に沿って形成された複数の第1導電型半導体領域及び第2導電型ウエルコンタクトを備える第2のセルとから少なくとも成る基本セルを有するゲートアレイ半導体装置であって、
前記第1のセルの前記第1導電型ウエルコンタクト及び前記複数の第2導電型半導体領域のいずれか一つの領域に前記水平方向の複数のコンタクトホールを通じて接続され、かつ前記第2のセルの前記第1導電型ウエルコンタクト及び前記複数の第2導電型半導体領域のいずれか一つの領域に前記水平方向の複数のコンタクトホールを通じて接続された電源配線と、
前記第1のセルの前記第2導電型ウエルコンタクト及び前記複数の第1導電型半導体領域のいずれか一つの領域に前記水平方向の複数のコンタクトホールを通じて接続され、かつ前記第2のセルの前記第2導電型ウエルコンタクト及び前記複数の第2導電型半導体領域のいずれか一つの領域に前記水平方向の複数のコンタクトホールを通じて接続された接地配線とを備えてなると共に、
前記第1のセルの前記電源配線が接続された前記第2導電型半導体領域の一部及び前記第2のセルの前記電源配線が接続された前記第2導電型半導体領域の一部が、前記水平方向に延在して形成されている一方、前記第1のセルの前記接地配線が接続された前記第1導電型半導体領域の一部及び前記第2のセルの前記接地配線が接続された前記第1導電型半導体領域の一部が、前記水平方向に延在して形成されていることを特徴とするゲートアレイ半導体装置。 - 前記第1のセルの前記第2導電型ウエルコンタクトと前記第2のセルの前記第2導電型ウエルコンタクトとが、共通のウエルコンタクトから成ることを特徴とする請求項2記載のゲートアレイ半導体装置。
- 前記共通のウエルコンタクトが、前記第1のセルと前記第2のセルとにオーバーラップして配置されていることを特徴とする請求項3記載のゲートアレイ半導体装置。
- 前記第1導電型がN導電型であり、前記第2導電型がP導電型であることを特徴とする請求項1乃至4のいずれか一に記載のゲートアレイ半導体装置。
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