JP2009094201A - 半導体集積回路装置 - Google Patents

Abstract

【課題】従来のＳＲＡＭセルは、セル内の異なる領域に形成されたウエル領域に電位差が生じる問題があった。
【解決手段】本発明の半導体集積回路装置は、第１のＰウエル領域と、第２のＰウエル領域と、第１のＰウエル領域と第２のＰウエル領域との間に位置するＮウエル領域と、から構成されるＳＲＡＭセルを備える半導体集積回路装置であって、ＳＲＡＭセルは、第１のＰウエル領域に電位を供給し、ウエルコンタクトＷＣに接続される第１のタップＰ型拡散層と、第２のＰウエル領域に電位を供給し、ウエルコンタクトＷＣに接続される第２のタップＰ型拡散層と、を有し、第１、第２のタップＰ型拡散層は、ＳＲＡＭセルのレイアウトの中心に対して略対称位置上に配置され、少なくともその一部がＳＲＡＭセル内のＮウエル領域の上方を通過する第１の金属配線２７によって互いに接続されるものである。
【選択図】図６

Description

本発明にかかる半導体集積回路装置は、特にアレイ状に配置されたスタティックランダムアクセスメモリ（SRAM：Static Random Access Memory）セルを有する半導体集積回路装置に関する。

近年、半導体集積回路装置にＳＲＡＭセルを搭載した製品（例えば、単体のＳＲＡＭ製品やＭＰＵ）が普及している。このＳＲＡＭセルの大容量化を実現するために、ＳＲＡＭセルを構成するトランジスタのゲート電極や拡散層をできるだけ単純な形状で形成して、素子の微細化を進めることが行なわれている。このようなＳＲＡＭセルの例が特許文献１〜６に開示されている。これら文献において開示されるＳＲＡＭセルは、ワード線方向に長いセル形状を有している。一方、ビット線方向に長いセル形状を有するＳＲＡＭセルも存在する。そのため、以下の説明では、ワード線方向に長いセル形状を有するＳＲＡＭセルを横長セルと称し、ビット線方向に長いセル形状を有するＳＲＡＭセルを縦長セルと称す。なお、特許文献１〜６は、横長セルであって、Ｎウエル領域がＰウエル領域に挟まれる形状を有するＳＲＡＭセルについて開示している。

特許文献３は、シリサイド層を介してウエル電位をウエル領域に供給することを開示している。特許文献４は、バッティッドコンタクトによってウエル領域にウエル電位を供給することを開示している。これによって、特許文献４ではラッチアップを防止する。特許文献５及び６は、異なるＰウエル領域に形成された駆動トランジスタのソース領域を互いに接続することが開示されている。これによって、離れた領域に形成されたトランジスタのソース電位を同電位とすることで、駆動トランジスタの動作を安定させることが可能である。
特開平１０−１７８１１０号公報 特開２００１−２８４０１号公報 特開２００３−２３１１２号公報 特開２００５−３４７３６０号公報 特開２００６−３３９４８０号公報 特開２００７−１９１６６号公報

しかしながら、特許文献１〜６では、異なるＰウエル領域の電位を異なる経路によってそれぞれ供給するため、Ｐウエル領域が抵抗成分を介して電気的に接続される。そのため、同一のＳＲＡＭセル内であっても、異なる領域に形成されるＰウエル領域の間に電位差が生じる場合がある。ＳＲＡＭセルにおけるＭＯＳトランジスタ（以下、ＭＯＳＦＥＴと称す）の抵抗成分、ウエル抵抗成分について等価回路図を参照して説明する。

一例として、特許文献１に開示されたレイアウトにおけるＳＲＡＭセルの等価回路図を図１７に示す。図１７に示すように、特許文献１では、複数のセルが共通の接地電位配線を使用する。また、駆動トランジスタＤＴｒ１側の接地電位配線と駆動トランジスタＤＴｒ２側の接地電位配線とは異なる配線として設けられる。この２つの接地電位配線はｋ個のセル単位で（ｋ個のセル毎に一箇所で）接続される。そのため、駆動トランジスタＤＴｒ１のＰウエル領域と駆動トランジスタＤＴｒ２のＰウエル領域とは、共通の接地電位配線によって接地電位が供給されるセルの個数ｋに応じた接地電位配線の配線抵抗Ｒｍｋ／２（ｋ個のセルの接地電位配線抵抗）とビア抵抗ｒｖ及びコンタクト抵抗ｒｃを介して接続されることになる。同図において抵抗ｒｍｃは無視できるが、着目セルの２つのＰウエルが接地電位供給箇所から何ビット目になるかによって配線抵抗が異なり、ｋ個のセル毎に接地電位タップを設ける場合には両方のタップが働くことよって最大でｋ／２個の配線抵抗になる。また、駆動トランジスタＤＴｒ１のＰウエル領域と駆動トランジスタＤＴｒ２のＰウエル領域には、両Ｐウエル領域の距離に応じた基板抵抗Ｒｐｓｕｂが存在する。図１７に示す例において、抵抗値の大小関係は、ｒｖ＜ｒｃ＜＜Ｒｐｓｕｂとなる。なお、接地電位配線抵抗Ｒｍｋは、ｋの値が大きくなると大きな抵抗値となり（例えば、ｒｃ≦Ｒｍｋ／２）、無視できない抵抗値となる。

また、別の例として、特許文献２に記載のＳＲＡＭセルの等価回路図を図１８に示す。特許文献２では、複数のＳＲＡＭセル毎にＰウエル領域のウエル電位を供給するタップ領域（同文献の図４のＶｂｎが接続される箇所がタップ領域に相当）を設ける。そのため、一つのＳＲＡＭセルにおいて異なる領域に形成されたＰウエル領域には別々のタップ領域からウエル電位が供給される。また、タップ領域へのウエル電位の供給は、共通の接地電位配線から行なわれる。図１８に示すように、特許文献２のＳＲＡＭセルにおけるＰウエル領域には、一つのタップ領域に対応するＳＲＡＭセルの個数に応じた個数のウエル等価抵抗Ｒｐを介して接地電位が供給される。また、一つのＳＲＡＭセルにおいて異なる領域に形成されるＰウエル領域の間には、基板抵抗Ｒｐｓｕｂが存在する。図１８に示す例において、抵抗値の大小関係は、ｒｃ＜＜Ｒｐ＜Ｒｐｓｕｂとなる。なお、一般的に一つの接地電位配線に多くのＳＲＡＭセルを接続するため、配線抵抗Ｒｍｘは大きな抵抗値となり（例えば、ｒｃ≦Ｒｍｘ）、無視できない抵抗値となる。

このように、一つのＳＲＡＭセルが異なる領域に形成されるＰウエル領域を有する場合、特許文献１〜６では異なる領域のＰウエル領域の間に抵抗が存在することになる。また、抵抗のうち基板抵抗Ｒｐｓｕｂは数百Ωから１ｋΩの抵抗を有する。つまり、上述した抵抗に対して電流が流れることで異なる領域に形成されるＰウエル領域間に電位差が生じる。ＭＯＳＦＥＴは、ウエルの電位によって特性が変化する。そのため、ウエル間の抵抗に起因してウエル間に電位差が生じた場合、同じセル内であってペア動作するトランジスタ（例えば駆動トランジスタ）の特性にずれが生じる。トランジスタ特性にずれが生じた場合、ＳＲＡＭセルの歩留まり悪化や、動作マージンの減少、あるいは放射線に起因するソフトエラーに対する耐性の悪化などの問題が生じる。

特に、放射線が半導体基板に入射した場合、Ｐウエル電位は数ｐｓから数ｎｓの時間で複雑な電位変化を示す。そのため、従来のように直流的に接地電位が２つのＰウエル領域に供給されていても、交流的には配線の寄生抵抗及び寄生容量の影響により２つのＰウエル領域の間に電位差が生じる。つまり、従来の技術では、放射線が半導体基板に入射した場合には、２つのＰウエル領域の電位差がより顕著な問題となる。

本発明の一態様は、第１の伝達トランジスタと第１の駆動トランジスタが形成される第１のＰウエル領域と、第２の伝達トランジスタと第２の駆動トランジスタが形成される第２のＰウエル領域と、平面視において前記第１のＰウエル領域と前記第２のＰウエル領域との間に位置し、電源電位配線と前記第１の駆動トランジスタとの間に接続される第１の負荷トランジスタ及び前記電源電位配線と前記第２の駆動トランジスタとの間に接続される第２の負荷トランジスタが形成されるＮウエル領域と、から構成されるスタティックランダムアクセスメモリ（ＳＲＡＭ）セルを備える半導体集積回路装置であって、前記ＳＲＡＭセルは、前記第１のＰウエル領域に電位を供給する第１のタップＰ型拡散層と、前記第２のＰウエル領域に電位を供給する第２のタップＰ型拡散層と、を有し、前記第１、第２のタップＰ型拡散層は、前記ＳＲＡＭセルのレイアウトの中心に対して略対称位置に配置され、少なくともその一部が前記ＳＲＡＭセル内の前記Ｎウエル領域の上方を通過する第１の金属配線によって互いに接続される半導体集積回路装置である。

本発明の別の態様は、第１の導電型の半導体で形成される第１のウエル領域と、前記第１の導電型の半導体で形成され、前記第１のウエル領域とは異なる領域に形成される第２のウエル領域と、平面視において前記第１のウエル領域と前記第２のウエル領域との間に位置し、第２の導電型の半導体で形成される第３のウエル領域と、を有するスタティックランダムアクセスメモリ（ＳＲＡＭ）セルを備える半導体集積回路装置であって、前記ＳＲＡＭセルは、前記第１のウエル領域に電位を供給する前記第１の導電型の第１のタップ拡散層と、前記第２のウエル領域に電位を供給する前記第１の導電型の第２のタップ拡散層と、を有し、前記第１、第２のタップ拡散層は、前記ＳＲＡＭセルのレイアウトにおいて略対角線上に配置され、少なくともその一部が前記ＳＲＡＭセル内の前記第３のウエル領域の上層を通過する第１の金属配線によって互いに接続される半導体集積回路装置である。

本発明にかかる半導体集積回路装置によれば、同一セル内において異なる領域に形成されるＰウエル領域がセルの上方を横切る金属配線によって接続される。つまり、異なる領域に形成されるＰウエル領域が極めて小さい抵抗の金属配線で接続される。従って、本発明にかかる半導体集積回路装置では、同一セル内において異なる領域に形成されるＰウエル領域において発生する電位差を実質的になくすことができる。

本発明にかかる半導体集積回路装置によれば、ＳＲＡＭセルの動作の安定性を向上させ、ソフトエラー耐性の向上を図ることができる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本発明は、ＳＲＡＭセルを含む半導体集積回路装置に関するものである。以下の説明では、ＳＲＡＭセルについて詳細に説明するが、本発明は、ＳＲＡＭセルの実装形態に関わらずＳＲＡＭセルを含む半導体集積回路装置に広く適用可能である。また、以下の説明では、１ビットのデータを記憶する回路を単にＳＲＡＭセルと称し、ＳＲＡＭセルが格子状に配置されたものをＳＲＡＭアレイと称す。

図１に本実施の形態にかかるＳＲＡＭアレイ１の回路図を示す。図１に示すように、ＳＲＡＭアレイは、格子状にＳＲＡＭセルが配置される。図１の例では、複数のＳＲＡＭセルのうち４つのセルを示した。ＳＲＡＭセルは一つのセルで１ビットのデータを記憶するまた、ＳＲＡＭアレイ１は、ビット線ＤＴ及びＤＢにより構成されるビット線対とＳＲＡＭセルの読み出し及び書き込み動作の制御に用いるワード線ＷＬとが交差するように配置される。そして、ＳＲＡＭアレイ１では、一つのビット線対に複数のＳＲＡＭセルが接続される。また、一本のワード線ＷＬに対しても複数のＳＲＡＭセルが接続される。以下の説明では、ワード線の延在する方向を第１の方向又はＸ方向と称し、ビット線が延在する方向を第２の方向又はＹ方向と称す。第１の方向と第２の方向とは互いに略直交する関係を有する。

ＳＲＡＭセル１０〜１４は同じ構成であるため、ＳＲＡＭセル１０を例にＳＲＡＭセルの構成について説明する。ＳＲＡＭセル１０は、第１、第２の伝達トランジスタ（例えば、伝達トランジスタＴＴｒ１、ＴＴｒ２）、第１、第２の駆動トランジスタ（例えば、駆動トランジスタＤＴｒ１、ＤＴｒ２）、第１、第２の負荷トランジスタ（例えば、負荷トランジスタＬＴｒ１、ＬＴｒ２）を有する。なお、本実施の形態においては、伝達トランジスタＴＴｒ１、ＴＴｒ２、駆動トランジスタＤＴｒ１、ＤＴｒ２はＮＭＯＳトランジスタ（以下、ＮＭＯＳＦＥＴと称す）で形成され、負荷トランジスタＬＴｒ１、ＬＴｒ２はＰＭＯＳトランジスタ（以下、ＰＭＯＳＦＥＴと称す）で形成されるものとする。

ＰＭＯＳＦＥＴの負荷トランジスタＬＴｒ１とＮＭＯＳＦＥＴの駆動トランジスタＤＴｒ１とは、電源電位配線ＶＤＤと接地電位配線ＶＳＳとの間に直列に接続され、第１のインバータを構成する。ＰＭＯＳＦＥＴの負荷トランジスタＬＴｒ２とＮＭＯＳＦＥＴの駆動トランジスタＤＴｒ２とは、電源電位配線ＶＤＤと接地電位配線ＶＳＳとの間に直列に接続され、第２のインバータを構成する。また、負荷トランジスタＬＴｒ１のドレインと駆動トランジスタＤＴｒ１のドレインとは、互いに接続され、この接続点が第１の記憶ノードＳＮ１となる。負荷トランジスタＬＴｒ２のドレインと駆動トランジスタＤＴｒ２のドレインとは、互いに接続され、この接続点が第２の記憶ノードＳＮ２となる。ＮＭＯＳＦＥＴの伝達トランジスタＴＴｒ１は、ビット線ＤＴと第１の記憶ノードＳＮ１との間に接続される。また、伝達トランジスタＴＴｒ１のゲートはワード線ＷＬに接続される。ＮＭＯＳＦＥＴの伝達トランジスタＴＴｒ２は、ビット線ＤＢと第２の記憶ノードＳＮ２との間に接続される。また、伝達トランジスタＴＴｒ２のゲートは、ワード線ＷＬに接続される。ＳＲＡＭセル１０は、伝達トランジスタＴＴｒ１を介してビット線ＤＴと第１の記憶ノードＳＮ１との間のデータの入出力を行なう。また、伝達トランジスタＴＴｒ２を介してビット線ＤＢと第２の記憶ノードＳＮ２との間のデータの入出力を行なう。

次に、図１のＳＲＡＭアレイ１に対応したレイアウトの概略図を図２に示す。図２に示すレイアウトは、ＳＲＡＭアレイ１を平面視した場合のものである。また、図２に示す例では、Ｘ方向に２個、Ｙ方向に２個のＳＲＡＭセルが配置されるものであって、合計４つのＳＲＡＭセルについてのレイアウトを示すものである。なお、図２において示されるトランジスタのゲートに付した符号は、図１に示したＳＲＡＭセルを構成するトランジスタに対応するものである。また、図中のＲ１、Ｒ２は格子状に配置されるＳＲＡＭセルの列番号を示し、Ｃ１、Ｃ２はＳＲＡＭセルの行番号を示す。

図２に示すように、一つのＳＲＡＭセルは、異なる領域に形成されるＰウエル領域を有し、Ｐウエル領域に挟まれる領域にＮウエル領域を有する。異なる領域に形成されるＰウエル領域を以下ではそれぞれ第１のＰウエル領域及び第２のＰウエル領域と称す。Ｐウエル領域は、Ｘ方向に隣接して配置されるＳＲＡＭセルのＰウエル領域と連続した領域で形成される。また、第１、第２のＰウエル領域及びＮウエル領域は、Ｙ方向に延在するように形成される。

第１のＰウエル領域には、駆動トランジスタＤＴｒ１及び伝達トランジスタＴＴｒ１が形成される。駆動トランジスタＤＴｒ１及び伝達トランジスタＴＴｒ１のソース、ドレイン及びチャネル領域として機能する活性領域ＮＤは、Ｎ型半導体にて構成される。活性領域ＮＤは、Ｙ方向において隣接するＳＲＡＭセルの該当領域と連続した領域として形成される。また、活性領域ＮＤは、Ｙ方向において直線的に形成される。なお、活性領域ＮＤのうちタップＰ型拡散層と隣接する部分は、タップＰ型拡散層側に凸形状となる。この凸形状の部分とゲート電極の端面との距離ｄを最適化することで、この凸部による加工精度への影響を低減できる。活性領域ＮＤに凸形状の領域を設けることで、駆動トランジスタのソースが形成されるＮ型半導体の領域を広げることができる。これによって、Ｐ型不純物がドープされて構成されるタップＰ型拡散層がＮＭＯＳＦＥＴの駆動トランジスタのＮ型拡散層ソース領域に及ぼす影響を低減することができる。なお、このように異なる導電型の拡散層が接しており、一方の拡散層が他の領域への電位供給用の拡散層となっている構造をバッティッド拡散層と称し、またその両方の拡散層上に設けたコンタクト構造をバッティッドコンタクトと称す。

活性領域ＮＤ上には、トランジスタのソース又はドレインが接続されるノードに応じて、それぞれコンタクトが形成される。図面においては、コンタクトの符号として、接続されるノードあるいは配線の符号を付した。また、コンタクトのうち、ビット線ＤＴに接続されるコンタクト及び接地電位配線に接続されるコンタクトは、Ｙ方向において隣接するＳＲＡＭセルとの境界線上に配置され、隣接するＳＲＡＭセルにおいても用いられる。駆動トランジスタＤＴｒ１のゲートは、Ｎウエル領域に形成される負荷トランジスタＬＴｒ１のゲートと一体に形成される。伝達トランジスタＴＴｒ１のゲートは、Ｘ方向において隣接するＳＲＡＭセルの伝達トランジスタＴＴｒ２のゲートと一体に形成される。伝達トランジスタＴＴｒ１のゲートにはワード線ＷＬに接続されるコンタクトが形成される。

タップＰ型拡散層ＷＤは、Ｐウエル領域にウエル電位（本実施の形態では、接地電位）を供給するために設けられるものである。タップＰ型拡散層ＷＤは、Ｘ方向に隣接するＳＲＡＭセル、Ｙ方向に隣接するＳＲＡＭセル及び対角線方向に隣接するＳＲＡＭセルに跨る領域に形成される。つまり、一つのタップＰ型拡散層ＷＤは、４つのＳＲＡＭセルに跨るように形成される。本実施の形態のタップＰ型拡散層ＷＤは、ＳＲＡＭセルの境界の交点とタップＰ型拡散層ＷＤの中心がほぼ同じ位置になるように配置される。また、タップＰ型拡散層ＷＤは、隣接するＳＲＡＭセルの駆動トランジスタのソースが形成される活性領域に接するように形成される。タップＰ型拡散層ＷＤの上には、ウエルコンタクトＷＣが形成される。

第２のＰウエル領域には、駆動トランジスタＤＴｒ２及び伝達トランジスタＴＴｒ２が形成される。第２のＰウエル領域におけるトランジスタ及びタップＰ型拡散層ＷＤの配置は、第１のＰウエル領域のトランジスタ及びタップＰ型拡散層ＷＤの配置をＳＲＡＭセルの中心を基準にして点対称の配置としたものである。従って、タップＰ型拡散層ＷＤは、一つのＳＲＡＭセルにおいて略対角線上に配置される。以下の説明では、便宜上、第１のＰウエル領域のタップＰ型拡散層ＷＤを第１のタップＰ型拡散層ＷＤと称し、第２のＰウエル領域のタップＰ型拡散層ＷＤを第２のタップＰ型拡散層ＷＤと称す。なお、駆動トランジスタＤＴｒ２のゲートは、負荷トランジスタＬＴｒ２のゲートと一体に形成され、伝達トランジスタＴＴｒ２のゲートは、隣接するＳＲＡＭセルの伝達トランジスタＴＴｒ１のゲートと一体に形成される。伝達トランジスタＴＴｒ２のゲートにはワード線ＷＬに接続されるコンタクトが形成される。

本実施の形態では、第１のタップＰ型拡散層と第２のタップＰ型拡散層は、一つのＳＲＡＭセルのレイアウトの中心に対して略対称位置（本実施の形態ではＳＲＡＭセルのレイアウトの略対角線上）に配置し、かつ、隣接するＳＲＡＭセルの境界線の交点がタップＰ型拡散層の略中心となるように配置される。ＳＲＡＭセルが格子状に配置されたＳＲＡＭアレイ１では、タップＰ型拡散層をこのような配置とすることで、ＳＲＡＭアレイ１の全体の面積を抑制しながらタップＰ型拡散層の面積をできるだけ大きくすることができる。タップＰ型拡散層ＷＤの面積を大きくすることで、Ｐウエルの抵抗値を小さくすることができる。また、ウエルコンタクトＷＣとタップＰ型拡散層ＷＤとの位置ずれに起因する不具合も防止することができる。

Ｎウエル領域には、負荷トランジスタＬＴｒ１及びＬＴｒ２が形成される。負荷トランジスタＬＴｒ１及びＬＴｒ２は、Ｐ型半導体で形成される活性領域ＰＤ上に形成される。負荷トランジスタＬＴｒ１の活性領域ＰＤと負荷トランジスタＬＴｒ２の活性領域ＰＤは、それぞれＹ方向において隣接するＳＲＡＭセルの負荷トランジスタの活性領域ＰＤと一体に形成される。負荷トランジスタＬＴｒ１の活性領域ＰＤのうちドレインに相当する領域には、第１の記憶ノードＳＮ１に接続されるコンタクトが形成される。負荷トランジスタＬＴｒ１の活性領域ＰＤのうちソースに相当する領域には、電源電位配線に接続されるコンタクトＶＤＤが形成される。負荷トランジスタＬＴｒ２の活性領域ＰＤのうちドレインに相当する領域には、第２の記憶ノードＳＮ２に接続されるコンタクトが形成される。負荷トランジスタＬＴｒ２の活性領域ＰＤのうちソースに相当する領域には、電源電位配線に接続されるコンタクトＶＤＤが形成される。負荷トランジスタＬＴｒ１及びＬＴｒ２の電源電位配線に接続されるコンタクトＶＤＤは、隣接するＳＲＡＭセルとの境界上に形成され、隣接するＳＲＡＭセルと共通に用いられる。また、負荷トランジスタＬＴｒ１のゲートには第２の記憶ノードＳＮ２に接続されるコンタクトが形成され、負荷トランジスタＬＴｒ２のゲートには第１の記憶ノードＳＮ１に接続されるコンタクトが形成される。

上記において説明したＳＲＡＭセルには、各ノードを接続する金属配線が形成される。以下で、この金属配線の配置について説明する。まず、第１の記憶ノードＳＮ１及び第２の記憶ノードＳＮ２を接続する金属配線のレイアウトを図３に示す。なお、図３では、図２で示したトランジスタの外形を破線で示した。

次に、ビット線ＤＴとして用いられる金属配線（以下、第１のビット配線２２と称す）、ビット線ＤＢとして用いられる金属配線（以下、第２のビット配線２３と称す及び電源電位配線として用いられる金属配線（以下、電源電位配線２４と称す）のレイアウトを図４に示す。図４に示すように、第１のビット配線２２は、第１のＰウエル領域の活性領域ＮＤの上層となる位置に配置され、Ｙ方向において直線的に配置さる。第２のビット配線２３は、第２のＰウエル領域の活性領域ＮＤの上層となる位置に配置され、Ｙ方向において直線的に配置さる。第１のビット配線２２及び第２のビット配線２３は、複数のＳＲＡＭセルにおいて共通に用いられる。電源電位配線２４は、Ｎウエル領域に配置される活性領域ＰＤを覆う位置に配置され、Ｙ方向において直線的に配置される。また、電源電位配線２４はＹ方向に配置された複数のＳＲＡＭセルにおいて共通に用いられる。

ワード線ＷＬとして用いられる金属配線（以下、ワード配線２６と称す）のレイアウトを図５に示す。図５に示すように、ワード配線２６は、Ｎウエル領域の上方においてＸ方向に延在し、複数のＳＲＡＭセルに跨る直線部分を有する。また、本実施の形態においては、ワード線２６の直線部分は、ＳＲＡＭセルのＹ方向の中心線付近に配置される。

本実施の形態では、上記金属配線に加え、同一のＳＲＡＭセルに配置されるウエルコンタクトＷＣを接続する第１の金属配線（ウエル電位配線２７）を有する。このウエル電位配線２７は、Ｐウエル領域に接地電位を供給する。ウエル電位配線２７のレイアウトを図６に示す。図６に示すように、ウエル電位配線２７は、Ｎウエル領域の上方においてＸ方向に延在し、ＳＲＡＭセル内における両端部においてＬ字形状の配線となっており、同一のＳＲＡＭセルの対角線上に配置されるウエルコンタクトＷＣを接続する。また、本実施の形態では、ウエル電位配線２７はＮウエル領域上方ではＳＲＡＭセルのＹ方向の中心線付近に配置される。また、ウエル電位配線２７のうちＮウエル領域の上方に位置する部分は、ワード線を構成するワード配線２６とほぼ上下に重なる関係となる。これによって、同一のＳＲＡＭセルに配置される２つのＰウエルは、極めて小さな配線抵抗を介して接続されることになる。

本実施の形態では、駆動トランジスタのソースとタップＰ型拡散層ＷＤにともに接地電位が供給される。駆動トランジスタのソースへの電位供給はシリサイド層を用いて行なわれている。シリサイド層を用いて行われるソース電位供給について説明するために、図２に示すＣ−Ｃに沿った半導体集積回路装置の断面模式図を図７に示す。

図７に示すように、半導体集積回路装置は、Ｐウエル領域にタップＰ型拡散層ＷＤ及びＮ型活性領域ＮＤが形成される。タップＰ型拡散層ＷＤは、Ｐウエル領域よりも不純物濃度が高く設定される。Ｎ型活性領域ＮＤは、駆動トランジスタのソースに相当する。シリサイド層は、タップＰ型拡散層ＷＤ及びＮ型活性領域ＮＤの上層に形成される。駆動トランジスタのソース電位は、シリサイド層が低抵抗であるため、Ｐウエル領域のタップＰ型拡散層ＷＤに接続されたＰウエル電位配線から供給できる。なお、図面におけるＰ−ｗｅｌｌは、ＮＭＯＳＦＥＴのウエル領域であり、ＳＴＩは素子分離膜であり、基板領域は例えばＰ型半導体で形成されるＭＯＳＦＥＴのシリコン基板となる領域である。

ここで、本実施の形態における各配線の層構成の一例を述べる。金属配線の材料や層工程の順番は適宜変更が可能である。以下工程順に一例を示す。図３のＳＲＡＭセルのノードＳＮ１、ＳＮ２の配線２０、２１はタングステン金属配線で形成する。図４のビット線２２、２３及び電源電位配線２４はアルミニウム配線で構成され、同じ工程で形成される。次に図６のＰウエル配線２７はアルミニウム配線で形成される。図５のワード線２６はアルミニウム配線で形成される。

次に、本実施の形態にかかるレイアウトを採用した場合のＳＲＡＭセルの等価回路図を図８に示す。図８に示すように、本実施の形態では、駆動トランジスタＤＴｒ１のＰウエル領域と駆動トランジスタＤＴｒ２のＰウエル領域とが、配線層間を接続するコンタクト（又はビア）の抵抗ｒｖ及びＳＲＡＭセルの上層を横切るウエル電位配線２７の抵抗Ｒｍｃｅｌｌを介して接続される。図８に示す等価回路ではＰウエル領域は、それぞれ２つのビアを介してウエル電位配線２７に接続される。そして、ウエル電位配線２７を介して接地電位が供給される。駆動トランジスタＤＴｒ１と駆動トランジスタＤＴｒ２のソース電位はＰウエル電位配線２７からシリサイド抵抗ｒｓｉを介して供給される。シリサイド抵抗ｒｓｉの抵抗値は小さく、両駆動トランジスタの動作にはほとんど影響を与えない。

ビアの抵抗ｒｖ及びウエル電位配線２７の抵抗Ｒｍｃｅｌｌの抵抗値は、基板領域の抵抗値Ｒｐｓｕｂに比べて無視できるほどに小さな抵抗値である。また、ウエル電位配線は、ＳＲＡＭセル内を横切るものであるため従来の配線に比べて極めて短く、その部分の配線抵抗も従来の配線方法に比べて極めて小さくなる。これによって、本実施の形態では、異なる領域に形成されるＰウエル領域の電位を実質的に均一にすることが可能である。更に、２つのＰウエル領域間の配線抵抗及び寄生容量も小さいことから交流的な観点においても２つのＰウエル領域の電位を安定化させることができる。つまり、放射線等の影響によっていずれか一方のＰウエル領域に電位変化が発生した場合であっても、２つのＰウエル領域の電位差を小さくすることができる。つまり、ＳＲＡＭセルのソフトエラー耐性を向上させることができる。

また、ソフトエラー対策やＳＲＡＭセル領域への周辺回路からのキャリア注入（Carrier Injection）の防止のために、トランジスタが形成される領域の下層を基板領域、ディープＮウエル領域、ウエル領域の積層構造（トリプルウエル構造と称す）とすることがある。このような、トリプルウエル構造を採用した場合、ＳＲＡＭセルにおいて左右に配置されたＰウエル領域は、ディープＮウエル領域によって完全に分断されることになる。そのため、トリプルウエル構造を採用した場合、左右のＰウエル領域において電位差が生じやすくなる。このような場合であっても、本実施の形態によれば、ＳＲＡＭセル内において低抵抗な状態で左右のＰウエル領域を接続することができ、左右のＰウエル領域の電位を均等にすることができる。

本実施の形態の別の例として、駆動トランジスタのソースに接地電位を直接供給する例を図９に示す。図９は図２と同じレイアウトであり、ソース拡散層にコンタクトを設けたものである。ソース電位を供給する金属配線（以下、接地電位配線２５と称す）のレイアウトを図１０に示す。図１０に示すように、接地電位配線２５は、Ｙ方向に延在するように配置される。このソース電位配線（接地電位配線２５）は、図３のＳＲＡＭセルのノードＳＮ１、ＳＮ２の配線２０、２１形成の後に形成する。

ここで、本実施の形態におけるウエル電位配線２７のみの配置を示したレイアウトの概略図を図１１に示す。図１１に示す例では、Ｘ方向とＹ方向とにそれぞれ４つのＳＲＡＭセルを配置した。本実施の形態では、ウエル電位配線２７は、各ＳＲＡＭセルのＹ方向の中心線に沿ってＸ方向に直線的に延在する配線部とこのＸ方向に延在する各配線間を接続するＹ方向平行の配線部とを有し、Ｙ方向に平行な配線部がウエルコンタクトに接続した形状となる。

実施の形態２
実施の形態２にかかるＳＲＡＭセルのレイアウトの概略図を図１２に示す。実施の形態２は、ウエル電位配線のレイアウトの別の例を示すものである。実施の形態２では、ＳＲＡＭセルを覆う形状で形成されるウエル電位配線２８を有する。本実施の形態では、ウエル電位配線２８はＳＲＡＭセルの上方に存在する配線の最上層配線で形成される。ウエル電位配線２８をこのような形状とすることで、ウエル電位配線２８をＳＲＡＭセルに対するシールド配線として使用することができる。これによってＳＲＡＭセルの外来ノイズに対する耐性を向上させることができる。

実施の形態３
実施の形態３は、ウエル電位配線２７の別の配置例を示すものである。実施の形態３にかかるウエル電位配線２７のレイアウトの概略図を図１３に示す。図１３に示すように、実施の形態３では、ウエル電位配線２７は、隣接する４つのＳＲＡＭセルの外周に沿って配置される。つまり、ウエル電位配線２７のうちＹ方向に延在する配線は、Ｘ方向に隣接する２つのＳＲＡＭセル毎に配置される。また、ウエル電位配線２７のうちＸ方向に延在する配線は、Ｙ方向に隣接する２つのＳＲＡＭセル毎に配置される。ここで、より詳細なウエル電位配線２７のレイアウトを図１４に示す。図１４に示すように、ウエル電位配線２７は、いずれのＳＲＡＭセルにおいても、Ｘ方向に延在する配線の一部がＹ方向に隣接する２つのＳＲＡＭセルのＮウエル領域境界の上方を通過するように配置される。

ウエル電位配線２７をこのように配置することで、ＳＲＡＭセルの上方においてウエル電位配線２７が占める面積を実施の形態１の場合に比べて低減することができる。ウエル電位配線２７とビット線と重なり部分が少なくなるため、ウエル電位配線２７とビット線との間の寄生容量を低減することができる。

実施の形態４
実施の形態４は、ウエル電位配線２７の別の配置例を示すものである。実施の形態４にかかるウエル電位配線２７のレイアウトの概略図を図１５に示す。図１５に示すように、実施の形態４では、ウエル電位配線２７は、Ｙ方向に隣接する２つのＳＲＡＭセルを囲む外周に沿って配置される。つまり、ウエル電位配線２７のうちＹ方向に延在する配線は、ＳＲＡＭセルの境界線毎に配置される。また、ウエル電位配線２７のうちＸ方向に延在する配線は、Ｙ方向に隣接する２つのＳＲＡＭセル毎に配置される。ここで、より詳細なウエル電位配線２７のレイアウトを図１６に示す。図１６に示すように、ウエル電位配線２７は、いずれのＳＲＡＭセルにおいても、Ｘ方向に延在する配線の一部がＹ方向に隣接する２つのＳＲＡＭセルのＮウエル領域境界の上方を通過するように配置される。

ウエル電位配線２７をこのように配置することで、Ｘ方向におけるウエル電位配線２７の配線密度が実施の形態３よりも高くなる。Ｙ方向に延存するＰウエルにはＰウエル配線が接続されているのでＰウエル抵抗が下がる。（図１３の例ではＹ方向に延在するＰウエルひとつ置きにＰウエル電位配線がない。）この実施の形態４では、２つのＰウエル電位コンタクトを接続するＰウエル配線の長さは図１３の例と変わらないが、実施の形態３のレイアウトよりも各Ｐウエル領域の電位を安定させることができ、セルの駆動トランジスタのソース電位を安定化させる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態において説明したビット配線、電源電位配線、接地電位配線のレイアウトは一例であって、他のレイアウトに変更することを適宜行なうことが可能である。また、本発明は、異なる領域に形成された同一導電型のウエル領域をＳＲＡＭセルの上方を通過するウエル電位配線で接続するものである。従って、上記第１のＰウエル領域、第２のＰウエル領域に対応する領域を第１、第２Ｎウエル領域とし、Ｎウエル領域に対応する領域を第３のＰウエル領域として形成することも可能である。また、各配線材料もプロセスに応じて適宜選択できることは言うまでもない。更に、上記実施の形態では、６個のＣＭＯＳトランジスタで構成される、ＳＲＡＭセルを用いて説明したが、トランジスタ数は７個、８個あるいはそれ以上であっても構わない。トランジスタ数が増加し、セル面積が増加すればするほど、本願発明の動作安定化及びソフトエラー耐性向上の効果が、より顕著となることは言うまでもない。

実施の形態１にかかるＳＲＡＭアレイの回路図である。 実施の形態１にかかるＳＲＡＭアレイのレイアウトの概略図である。 実施の形態１にかかるＳＲＡＭアレイにおける記憶ノードの接続配線のレイアウトの概略図である。 実施の形態１にかかるＳＲＡＭアレイにおけるビット配線と電源電位配線のレイアウトの概略図である。 実施の形態１にかかるＳＲＡＭアレイにける接地電位配線のレイアウトの概略図である。 実施の形態１にかかるＳＲＡＭアレイにおけるワード配線のレイアウトの概略図である。 図２におけるＣ−Ｃに沿った半導体集積回路装置の断面模式図である。 実施の形態１にかかるＳＲＡＭセルの等価回路図である。 実施の形態１にかかるＳＲＡＭアレイの駆動トランジスタのソース拡散層にコンタクトを設けるレイアウトの概略図である。 実施の形態１において図９のソースに接続する接地電位配線のレイアウトの概略図である。 実施の形態１にかかるＳＲＡＭアレイにおけるウエル電位配線のレイアウトの概略図である。 実施の形態２にかかるＳＲＡＭアレイにおけるウエル電位配線のレイアウトである。 実施の形態３にかかるＳＲＡＭアレイにおけるウエル電位配線のレイアウトの概略図である。 実施の形態３にかかるＳＲＡＭアレイにおけるウエル電位配線の詳細なレイアウトを示す図である。 実施の形態４にかかるＳＲＡＭアレイにおけるウエル電位配線のレイアウトの概略図である。 実施の形態４にかかるＳＲＡＭアレイにおけるウエル電位配線の詳細なレイアウトを示す図である。 特許文献１にかかるＳＲＡＭセルの等価回路図である。 特許文献２にかかるＳＲＡＭセルの等価回路図である。

符号の説明

１ ＳＲＡＭアレイ
１０〜１４ ＳＲＡＭセル
２０、２１ 金属配線
２２、２３ ビット配線
２４ 電源電位配線
２５ 接地電位配線
２６ ワード配線
２７、２８ ウエル電位配線
ＷＣ ウエルコンタクト
ＷＤ タップＰ型拡散層
ＮＤ、ＰＤ 活性領域
ＤＴ、ＤＢ ビット線
ＷＬ ワード線
ＶＤＤ 電源電位配線
ＶＳＳ 接地電位配線
ＳＮ１、ＳＮ２ 記憶ノード
ＤＴｒ１、ＤＴｒ２ 駆動トランジスタ
ＬＴｒ１、ＬＴｒ２ 負荷トランジスタ
ＴＴｒ１、ＴＴｒ２ 伝達トランジスタ
ｒｓｉ シリサイド層抵抗
Ｒｍｃｅｌｌ 配線抵抗
ｒｖ ビア抵抗
ｄ 距離

Claims (17)

1. 第１の伝達トランジスタと第１の駆動トランジスタが形成される第１のＰウエル領域と、
   第２の伝達トランジスタと第２の駆動トランジスタが形成される第２のＰウエル領域と、
   平面視において前記第１のＰウエル領域と前記第２のＰウエル領域との間に位置し、電源電位配線と前記第１の駆動トランジスタとの間に接続される第１の負荷トランジスタ及び前記電源電位配線と前記第２の駆動トランジスタとの間に接続される第２の負荷トランジスタが形成されるＮウエル領域と、
   から構成されるスタティックランダムアクセスメモリ（ＳＲＡＭ）セルを備える半導体集積回路装置であって、
   前記ＳＲＡＭセルは、
   前記第１のＰウエル領域に電位を供給する第１のタップＰ型拡散層と、
   前記第２のＰウエル領域に電位を供給する第２のタップＰ型拡散層と、を有し、
   前記第１、第２のタップＰ型拡散層は、前記ＳＲＡＭセルのレイアウトの中心に対して略対称位置に配置され、少なくともその一部が前記ＳＲＡＭセル内の前記Ｎウエル領域の上方を通過する第１の金属配線によって互いに接続される半導体集積回路装置。
2. 前記第１、第２のタップＰ型拡散層は、前記ＳＲＡＭセルのレイアウトにおいて略対角線上に配置される請求項１に記載の半導体集積回路装置。
3. 前記第１のタップＰ型拡散層と第２のタップＰ型拡散層は、それぞれの領域が形成される中央領域に、隣接する４つの前記ＳＲＡＭセルの境界の交点が位置するように形成される請求項１に記載の半導体集積回路装置。
4. 前記半導体集積回路装置は、前記第１、第２の伝達トランジスタのゲート電極を接続する第２の金属配線を更に有し、前記第１の金属配線と前記第２の金属配線は、前記Ｎウエル領域の上方において、異なる導電型のウエル領域が交互に配列される第１の方向に延在する請求項１に記載の半導体集積回路装置。
5. 前記第１、第２の金属配線は、絶縁膜を介して上層と下層とに形成され、平面視において前記Ｎウエル領域の上方では略同一の位置に配置される請求項４に記載の半導体集積回路装置。
6. 前記第１の伝達トランジスタに接続される第１のビット線と前記第２の伝達トランジスタに接続される第２のビット線は、異なる導電型のウエル領域が交互に配列される第１の方向と直交する第２の方向に延在する請求項１に記載の半導体集積回路装置。
7. 前記電源電位配線は、異なる導電型のウエル領域が交互に配列される第１の方向と直交する第２の方向に延在する請求項１に記載の半導体集積回路装置。
8. 前記第１の駆動トランジスタ及び前記第２の駆動トランジスタの一端は各々ソース電位配線に接続され、前記ソース電位配線は、前記第１の金属配線とは異なる工程で形成される金属配線である請求項１に記載の半導体集積回路装置。
9. 前記ソース電位配線は、異なる導電型のウエル領域が交互に配列される第１の方向と直交する第２の方向に延在する請求項１に記載の半導体集積回路装置。
10. 前記第１の駆動トランジスタのソース拡散層と前記第１のタップＰ型拡散層、前記第２の駆動トランジスタのソース拡散層と前記第２のタップＰ型拡散層は、各々、互いに接触する位置に形成され、かつ、表面がシリサイド化されている請求項１に記載の半導体集積回路装置。
11. 前記半導体集積回路装置は、更に、前記第１、第２の伝達トランジスタのゲート電極を接続する第３の金属配線を有し、
    前記第１、第３の金属配線は、前記Ｎウエル領域の上層において、異なる導電型のウエル領域が交互に配列される第１の方向に延在し、
    前記第１、第２のビット線、前記電源電位配線、及び、ソース電位配線は、前記第１の方向と直交する第２の方向に延在する請求項１に記載の半導体集積回路装置。
12. 前記第１の金属配線は、第１、第２のビット線及び前記電源電位配線とは異なる層に形成される請求項１に記載の半導体集積回路装置。
13. 前記第１の金属配線は、第１、第２のビット線及び前記電源配線よりも上の層に形成され、異なる導電型のウエル領域が交互に配列される第１の方向及び前記第１の方向と直交する第２の方向に延在する配線を有する請求項１に記載の半導体集積回路装置。
14. 前記第１の金属配線又はソース電位配線は、前記ＳＲＡＭセルの略全域を覆うように形成される請求項１に記載の半導体集積回路装置。
15. 前記第１の金属配線は、異なる導電型のウエル領域が交互に配列される第１の方向と直交する第２の方向において隣接する２つの前記ＳＲＡＭセルの外周に沿う形状で形成される請求項１に記載の半導体集積回路装置。
16. 前記第１の金属配線は、異なる導電型のウエル領域が交互に配列される第１の方向において隣接し、かつ、前記第１の方向と直交する第２の方向において隣接する４つの前記ＳＲＡＭセルの外周に沿う形状で形成される請求項１に記載の半導体集積回路装置。
17. 第１の導電型の半導体で形成される第１のウエル領域と、
    前記第１の導電型の半導体で形成され、前記第１のウエル領域とは異なる領域に形成される第２のウエル領域と、
    平面視において前記第１のウエル領域と前記第２のウエル領域との間に位置し、第２の導電型の半導体で形成される第３のウエル領域と、
    を有するスタティックランダムアクセスメモリ（ＳＲＡＭ）セルを備える半導体集積回路装置であって、
    前記ＳＲＡＭセルは、
    前記第１のウエル領域に電位を供給する前記第１の導電型の第１のタップ拡散層と、
    前記第２のウエル領域に電位を供給する前記第１の導電型の第２のタップ拡散層と、を有し、
    前記第１、第２のタップ拡散層は、前記ＳＲＡＭセルのレイアウトにおいて略対角線上に配置され、少なくともその一部が前記ＳＲＡＭセル内の前記第３のウエル領域の上層を通過する第１の金属配線によって互いに接続される半導体集積回路装置。

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