JP2009094201A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】従来のSRAMセルは、セル内の異なる領域に形成されたウエル領域に電位差が生じる問題があった。
【解決手段】本発明の半導体集積回路装置は、第1のPウエル領域と、第2のPウエル領域と、第1のPウエル領域と第2のPウエル領域との間に位置するNウエル領域と、から構成されるSRAMセルを備える半導体集積回路装置であって、SRAMセルは、第1のPウエル領域に電位を供給し、ウエルコンタクトWCに接続される第1のタップP型拡散層と、第2のPウエル領域に電位を供給し、ウエルコンタクトWCに接続される第2のタップP型拡散層と、を有し、第1、第2のタップP型拡散層は、SRAMセルのレイアウトの中心に対して略対称位置上に配置され、少なくともその一部がSRAMセル内のNウエル領域の上方を通過する第1の金属配線27によって互いに接続されるものである。
【選択図】図6
【解決手段】本発明の半導体集積回路装置は、第1のPウエル領域と、第2のPウエル領域と、第1のPウエル領域と第2のPウエル領域との間に位置するNウエル領域と、から構成されるSRAMセルを備える半導体集積回路装置であって、SRAMセルは、第1のPウエル領域に電位を供給し、ウエルコンタクトWCに接続される第1のタップP型拡散層と、第2のPウエル領域に電位を供給し、ウエルコンタクトWCに接続される第2のタップP型拡散層と、を有し、第1、第2のタップP型拡散層は、SRAMセルのレイアウトの中心に対して略対称位置上に配置され、少なくともその一部がSRAMセル内のNウエル領域の上方を通過する第1の金属配線27によって互いに接続されるものである。
【選択図】図6
Description
本発明にかかる半導体集積回路装置は、特にアレイ状に配置されたスタティックランダムアクセスメモリ(SRAM:Static Random Access Memory)セルを有する半導体集積回路装置に関する。
近年、半導体集積回路装置にSRAMセルを搭載した製品(例えば、単体のSRAM製品やMPU)が普及している。このSRAMセルの大容量化を実現するために、SRAMセルを構成するトランジスタのゲート電極や拡散層をできるだけ単純な形状で形成して、素子の微細化を進めることが行なわれている。このようなSRAMセルの例が特許文献1〜6に開示されている。これら文献において開示されるSRAMセルは、ワード線方向に長いセル形状を有している。一方、ビット線方向に長いセル形状を有するSRAMセルも存在する。そのため、以下の説明では、ワード線方向に長いセル形状を有するSRAMセルを横長セルと称し、ビット線方向に長いセル形状を有するSRAMセルを縦長セルと称す。なお、特許文献1〜6は、横長セルであって、Nウエル領域がPウエル領域に挟まれる形状を有するSRAMセルについて開示している。
特許文献3は、シリサイド層を介してウエル電位をウエル領域に供給することを開示している。特許文献4は、バッティッドコンタクトによってウエル領域にウエル電位を供給することを開示している。これによって、特許文献4ではラッチアップを防止する。特許文献5及び6は、異なるPウエル領域に形成された駆動トランジスタのソース領域を互いに接続することが開示されている。これによって、離れた領域に形成されたトランジスタのソース電位を同電位とすることで、駆動トランジスタの動作を安定させることが可能である。
特開平10−178110号公報
特開2001−28401号公報
特開2003−23112号公報
特開2005−347360号公報
特開2006−339480号公報
特開2007−19166号公報
しかしながら、特許文献1〜6では、異なるPウエル領域の電位を異なる経路によってそれぞれ供給するため、Pウエル領域が抵抗成分を介して電気的に接続される。そのため、同一のSRAMセル内であっても、異なる領域に形成されるPウエル領域の間に電位差が生じる場合がある。SRAMセルにおけるMOSトランジスタ(以下、MOSFETと称す)の抵抗成分、ウエル抵抗成分について等価回路図を参照して説明する。
一例として、特許文献1に開示されたレイアウトにおけるSRAMセルの等価回路図を図17に示す。図17に示すように、特許文献1では、複数のセルが共通の接地電位配線を使用する。また、駆動トランジスタDTr1側の接地電位配線と駆動トランジスタDTr2側の接地電位配線とは異なる配線として設けられる。この2つの接地電位配線はk個のセル単位で(k個のセル毎に一箇所で)接続される。そのため、駆動トランジスタDTr1のPウエル領域と駆動トランジスタDTr2のPウエル領域とは、共通の接地電位配線によって接地電位が供給されるセルの個数kに応じた接地電位配線の配線抵抗Rmk/2(k個のセルの接地電位配線抵抗)とビア抵抗rv及びコンタクト抵抗rcを介して接続されることになる。同図において抵抗rmcは無視できるが、着目セルの2つのPウエルが接地電位供給箇所から何ビット目になるかによって配線抵抗が異なり、k個のセル毎に接地電位タップを設ける場合には両方のタップが働くことよって最大でk/2個の配線抵抗になる。また、駆動トランジスタDTr1のPウエル領域と駆動トランジスタDTr2のPウエル領域には、両Pウエル領域の距離に応じた基板抵抗Rpsubが存在する。図17に示す例において、抵抗値の大小関係は、rv<rc<<Rpsubとなる。なお、接地電位配線抵抗Rmkは、kの値が大きくなると大きな抵抗値となり(例えば、rc≦Rmk/2)、無視できない抵抗値となる。
また、別の例として、特許文献2に記載のSRAMセルの等価回路図を図18に示す。特許文献2では、複数のSRAMセル毎にPウエル領域のウエル電位を供給するタップ領域(同文献の図4のVbnが接続される箇所がタップ領域に相当)を設ける。そのため、一つのSRAMセルにおいて異なる領域に形成されたPウエル領域には別々のタップ領域からウエル電位が供給される。また、タップ領域へのウエル電位の供給は、共通の接地電位配線から行なわれる。図18に示すように、特許文献2のSRAMセルにおけるPウエル領域には、一つのタップ領域に対応するSRAMセルの個数に応じた個数のウエル等価抵抗Rpを介して接地電位が供給される。また、一つのSRAMセルにおいて異なる領域に形成されるPウエル領域の間には、基板抵抗Rpsubが存在する。図18に示す例において、抵抗値の大小関係は、rc<<Rp<Rpsubとなる。なお、一般的に一つの接地電位配線に多くのSRAMセルを接続するため、配線抵抗Rmxは大きな抵抗値となり(例えば、rc≦Rmx)、無視できない抵抗値となる。
このように、一つのSRAMセルが異なる領域に形成されるPウエル領域を有する場合、特許文献1〜6では異なる領域のPウエル領域の間に抵抗が存在することになる。また、抵抗のうち基板抵抗Rpsubは数百Ωから1kΩの抵抗を有する。つまり、上述した抵抗に対して電流が流れることで異なる領域に形成されるPウエル領域間に電位差が生じる。MOSFETは、ウエルの電位によって特性が変化する。そのため、ウエル間の抵抗に起因してウエル間に電位差が生じた場合、同じセル内であってペア動作するトランジスタ(例えば駆動トランジスタ)の特性にずれが生じる。トランジスタ特性にずれが生じた場合、SRAMセルの歩留まり悪化や、動作マージンの減少、あるいは放射線に起因するソフトエラーに対する耐性の悪化などの問題が生じる。
特に、放射線が半導体基板に入射した場合、Pウエル電位は数psから数nsの時間で複雑な電位変化を示す。そのため、従来のように直流的に接地電位が2つのPウエル領域に供給されていても、交流的には配線の寄生抵抗及び寄生容量の影響により2つのPウエル領域の間に電位差が生じる。つまり、従来の技術では、放射線が半導体基板に入射した場合には、2つのPウエル領域の電位差がより顕著な問題となる。
本発明の一態様は、第1の伝達トランジスタと第1の駆動トランジスタが形成される第1のPウエル領域と、第2の伝達トランジスタと第2の駆動トランジスタが形成される第2のPウエル領域と、平面視において前記第1のPウエル領域と前記第2のPウエル領域との間に位置し、電源電位配線と前記第1の駆動トランジスタとの間に接続される第1の負荷トランジスタ及び前記電源電位配線と前記第2の駆動トランジスタとの間に接続される第2の負荷トランジスタが形成されるNウエル領域と、から構成されるスタティックランダムアクセスメモリ(SRAM)セルを備える半導体集積回路装置であって、前記SRAMセルは、前記第1のPウエル領域に電位を供給する第1のタップP型拡散層と、前記第2のPウエル領域に電位を供給する第2のタップP型拡散層と、を有し、前記第1、第2のタップP型拡散層は、前記SRAMセルのレイアウトの中心に対して略対称位置に配置され、少なくともその一部が前記SRAMセル内の前記Nウエル領域の上方を通過する第1の金属配線によって互いに接続される半導体集積回路装置である。
本発明の別の態様は、第1の導電型の半導体で形成される第1のウエル領域と、前記第1の導電型の半導体で形成され、前記第1のウエル領域とは異なる領域に形成される第2のウエル領域と、平面視において前記第1のウエル領域と前記第2のウエル領域との間に位置し、第2の導電型の半導体で形成される第3のウエル領域と、を有するスタティックランダムアクセスメモリ(SRAM)セルを備える半導体集積回路装置であって、前記SRAMセルは、前記第1のウエル領域に電位を供給する前記第1の導電型の第1のタップ拡散層と、前記第2のウエル領域に電位を供給する前記第1の導電型の第2のタップ拡散層と、を有し、前記第1、第2のタップ拡散層は、前記SRAMセルのレイアウトにおいて略対角線上に配置され、少なくともその一部が前記SRAMセル内の前記第3のウエル領域の上層を通過する第1の金属配線によって互いに接続される半導体集積回路装置である。
本発明にかかる半導体集積回路装置によれば、同一セル内において異なる領域に形成されるPウエル領域がセルの上方を横切る金属配線によって接続される。つまり、異なる領域に形成されるPウエル領域が極めて小さい抵抗の金属配線で接続される。従って、本発明にかかる半導体集積回路装置では、同一セル内において異なる領域に形成されるPウエル領域において発生する電位差を実質的になくすことができる。
本発明にかかる半導体集積回路装置によれば、SRAMセルの動作の安定性を向上させ、ソフトエラー耐性の向上を図ることができる。
実施の形態1
以下、図面を参照して本発明の実施の形態について説明する。本発明は、SRAMセルを含む半導体集積回路装置に関するものである。以下の説明では、SRAMセルについて詳細に説明するが、本発明は、SRAMセルの実装形態に関わらずSRAMセルを含む半導体集積回路装置に広く適用可能である。また、以下の説明では、1ビットのデータを記憶する回路を単にSRAMセルと称し、SRAMセルが格子状に配置されたものをSRAMアレイと称す。
以下、図面を参照して本発明の実施の形態について説明する。本発明は、SRAMセルを含む半導体集積回路装置に関するものである。以下の説明では、SRAMセルについて詳細に説明するが、本発明は、SRAMセルの実装形態に関わらずSRAMセルを含む半導体集積回路装置に広く適用可能である。また、以下の説明では、1ビットのデータを記憶する回路を単にSRAMセルと称し、SRAMセルが格子状に配置されたものをSRAMアレイと称す。
図1に本実施の形態にかかるSRAMアレイ1の回路図を示す。図1に示すように、SRAMアレイは、格子状にSRAMセルが配置される。図1の例では、複数のSRAMセルのうち4つのセルを示した。SRAMセルは一つのセルで1ビットのデータを記憶するまた、SRAMアレイ1は、ビット線DT及びDBにより構成されるビット線対とSRAMセルの読み出し及び書き込み動作の制御に用いるワード線WLとが交差するように配置される。そして、SRAMアレイ1では、一つのビット線対に複数のSRAMセルが接続される。また、一本のワード線WLに対しても複数のSRAMセルが接続される。以下の説明では、ワード線の延在する方向を第1の方向又はX方向と称し、ビット線が延在する方向を第2の方向又はY方向と称す。第1の方向と第2の方向とは互いに略直交する関係を有する。
SRAMセル10〜14は同じ構成であるため、SRAMセル10を例にSRAMセルの構成について説明する。SRAMセル10は、第1、第2の伝達トランジスタ(例えば、伝達トランジスタTTr1、TTr2)、第1、第2の駆動トランジスタ(例えば、駆動トランジスタDTr1、DTr2)、第1、第2の負荷トランジスタ(例えば、負荷トランジスタLTr1、LTr2)を有する。なお、本実施の形態においては、伝達トランジスタTTr1、TTr2、駆動トランジスタDTr1、DTr2はNMOSトランジスタ(以下、NMOSFETと称す)で形成され、負荷トランジスタLTr1、LTr2はPMOSトランジスタ(以下、PMOSFETと称す)で形成されるものとする。
PMOSFETの負荷トランジスタLTr1とNMOSFETの駆動トランジスタDTr1とは、電源電位配線VDDと接地電位配線VSSとの間に直列に接続され、第1のインバータを構成する。PMOSFETの負荷トランジスタLTr2とNMOSFETの駆動トランジスタDTr2とは、電源電位配線VDDと接地電位配線VSSとの間に直列に接続され、第2のインバータを構成する。また、負荷トランジスタLTr1のドレインと駆動トランジスタDTr1のドレインとは、互いに接続され、この接続点が第1の記憶ノードSN1となる。負荷トランジスタLTr2のドレインと駆動トランジスタDTr2のドレインとは、互いに接続され、この接続点が第2の記憶ノードSN2となる。NMOSFETの伝達トランジスタTTr1は、ビット線DTと第1の記憶ノードSN1との間に接続される。また、伝達トランジスタTTr1のゲートはワード線WLに接続される。NMOSFETの伝達トランジスタTTr2は、ビット線DBと第2の記憶ノードSN2との間に接続される。また、伝達トランジスタTTr2のゲートは、ワード線WLに接続される。SRAMセル10は、伝達トランジスタTTr1を介してビット線DTと第1の記憶ノードSN1との間のデータの入出力を行なう。また、伝達トランジスタTTr2を介してビット線DBと第2の記憶ノードSN2との間のデータの入出力を行なう。
次に、図1のSRAMアレイ1に対応したレイアウトの概略図を図2に示す。図2に示すレイアウトは、SRAMアレイ1を平面視した場合のものである。また、図2に示す例では、X方向に2個、Y方向に2個のSRAMセルが配置されるものであって、合計4つのSRAMセルについてのレイアウトを示すものである。なお、図2において示されるトランジスタのゲートに付した符号は、図1に示したSRAMセルを構成するトランジスタに対応するものである。また、図中のR1、R2は格子状に配置されるSRAMセルの列番号を示し、C1、C2はSRAMセルの行番号を示す。
図2に示すように、一つのSRAMセルは、異なる領域に形成されるPウエル領域を有し、Pウエル領域に挟まれる領域にNウエル領域を有する。異なる領域に形成されるPウエル領域を以下ではそれぞれ第1のPウエル領域及び第2のPウエル領域と称す。Pウエル領域は、X方向に隣接して配置されるSRAMセルのPウエル領域と連続した領域で形成される。また、第1、第2のPウエル領域及びNウエル領域は、Y方向に延在するように形成される。
第1のPウエル領域には、駆動トランジスタDTr1及び伝達トランジスタTTr1が形成される。駆動トランジスタDTr1及び伝達トランジスタTTr1のソース、ドレイン及びチャネル領域として機能する活性領域NDは、N型半導体にて構成される。活性領域NDは、Y方向において隣接するSRAMセルの該当領域と連続した領域として形成される。また、活性領域NDは、Y方向において直線的に形成される。なお、活性領域NDのうちタップP型拡散層と隣接する部分は、タップP型拡散層側に凸形状となる。この凸形状の部分とゲート電極の端面との距離dを最適化することで、この凸部による加工精度への影響を低減できる。活性領域NDに凸形状の領域を設けることで、駆動トランジスタのソースが形成されるN型半導体の領域を広げることができる。これによって、P型不純物がドープされて構成されるタップP型拡散層がNMOSFETの駆動トランジスタのN型拡散層ソース領域に及ぼす影響を低減することができる。なお、このように異なる導電型の拡散層が接しており、一方の拡散層が他の領域への電位供給用の拡散層となっている構造をバッティッド拡散層と称し、またその両方の拡散層上に設けたコンタクト構造をバッティッドコンタクトと称す。
活性領域ND上には、トランジスタのソース又はドレインが接続されるノードに応じて、それぞれコンタクトが形成される。図面においては、コンタクトの符号として、接続されるノードあるいは配線の符号を付した。また、コンタクトのうち、ビット線DTに接続されるコンタクト及び接地電位配線に接続されるコンタクトは、Y方向において隣接するSRAMセルとの境界線上に配置され、隣接するSRAMセルにおいても用いられる。駆動トランジスタDTr1のゲートは、Nウエル領域に形成される負荷トランジスタLTr1のゲートと一体に形成される。伝達トランジスタTTr1のゲートは、X方向において隣接するSRAMセルの伝達トランジスタTTr2のゲートと一体に形成される。伝達トランジスタTTr1のゲートにはワード線WLに接続されるコンタクトが形成される。
タップP型拡散層WDは、Pウエル領域にウエル電位(本実施の形態では、接地電位)を供給するために設けられるものである。タップP型拡散層WDは、X方向に隣接するSRAMセル、Y方向に隣接するSRAMセル及び対角線方向に隣接するSRAMセルに跨る領域に形成される。つまり、一つのタップP型拡散層WDは、4つのSRAMセルに跨るように形成される。本実施の形態のタップP型拡散層WDは、SRAMセルの境界の交点とタップP型拡散層WDの中心がほぼ同じ位置になるように配置される。また、タップP型拡散層WDは、隣接するSRAMセルの駆動トランジスタのソースが形成される活性領域に接するように形成される。タップP型拡散層WDの上には、ウエルコンタクトWCが形成される。
第2のPウエル領域には、駆動トランジスタDTr2及び伝達トランジスタTTr2が形成される。第2のPウエル領域におけるトランジスタ及びタップP型拡散層WDの配置は、第1のPウエル領域のトランジスタ及びタップP型拡散層WDの配置をSRAMセルの中心を基準にして点対称の配置としたものである。従って、タップP型拡散層WDは、一つのSRAMセルにおいて略対角線上に配置される。以下の説明では、便宜上、第1のPウエル領域のタップP型拡散層WDを第1のタップP型拡散層WDと称し、第2のPウエル領域のタップP型拡散層WDを第2のタップP型拡散層WDと称す。なお、駆動トランジスタDTr2のゲートは、負荷トランジスタLTr2のゲートと一体に形成され、伝達トランジスタTTr2のゲートは、隣接するSRAMセルの伝達トランジスタTTr1のゲートと一体に形成される。伝達トランジスタTTr2のゲートにはワード線WLに接続されるコンタクトが形成される。
本実施の形態では、第1のタップP型拡散層と第2のタップP型拡散層は、一つのSRAMセルのレイアウトの中心に対して略対称位置(本実施の形態ではSRAMセルのレイアウトの略対角線上)に配置し、かつ、隣接するSRAMセルの境界線の交点がタップP型拡散層の略中心となるように配置される。SRAMセルが格子状に配置されたSRAMアレイ1では、タップP型拡散層をこのような配置とすることで、SRAMアレイ1の全体の面積を抑制しながらタップP型拡散層の面積をできるだけ大きくすることができる。タップP型拡散層WDの面積を大きくすることで、Pウエルの抵抗値を小さくすることができる。また、ウエルコンタクトWCとタップP型拡散層WDとの位置ずれに起因する不具合も防止することができる。
Nウエル領域には、負荷トランジスタLTr1及びLTr2が形成される。負荷トランジスタLTr1及びLTr2は、P型半導体で形成される活性領域PD上に形成される。負荷トランジスタLTr1の活性領域PDと負荷トランジスタLTr2の活性領域PDは、それぞれY方向において隣接するSRAMセルの負荷トランジスタの活性領域PDと一体に形成される。負荷トランジスタLTr1の活性領域PDのうちドレインに相当する領域には、第1の記憶ノードSN1に接続されるコンタクトが形成される。負荷トランジスタLTr1の活性領域PDのうちソースに相当する領域には、電源電位配線に接続されるコンタクトVDDが形成される。負荷トランジスタLTr2の活性領域PDのうちドレインに相当する領域には、第2の記憶ノードSN2に接続されるコンタクトが形成される。負荷トランジスタLTr2の活性領域PDのうちソースに相当する領域には、電源電位配線に接続されるコンタクトVDDが形成される。負荷トランジスタLTr1及びLTr2の電源電位配線に接続されるコンタクトVDDは、隣接するSRAMセルとの境界上に形成され、隣接するSRAMセルと共通に用いられる。また、負荷トランジスタLTr1のゲートには第2の記憶ノードSN2に接続されるコンタクトが形成され、負荷トランジスタLTr2のゲートには第1の記憶ノードSN1に接続されるコンタクトが形成される。
上記において説明したSRAMセルには、各ノードを接続する金属配線が形成される。以下で、この金属配線の配置について説明する。まず、第1の記憶ノードSN1及び第2の記憶ノードSN2を接続する金属配線のレイアウトを図3に示す。なお、図3では、図2で示したトランジスタの外形を破線で示した。
次に、ビット線DTとして用いられる金属配線(以下、第1のビット配線22と称す)、ビット線DBとして用いられる金属配線(以下、第2のビット配線23と称す及び電源電位配線として用いられる金属配線(以下、電源電位配線24と称す)のレイアウトを図4に示す。図4に示すように、第1のビット配線22は、第1のPウエル領域の活性領域NDの上層となる位置に配置され、Y方向において直線的に配置さる。第2のビット配線23は、第2のPウエル領域の活性領域NDの上層となる位置に配置され、Y方向において直線的に配置さる。第1のビット配線22及び第2のビット配線23は、複数のSRAMセルにおいて共通に用いられる。電源電位配線24は、Nウエル領域に配置される活性領域PDを覆う位置に配置され、Y方向において直線的に配置される。また、電源電位配線24はY方向に配置された複数のSRAMセルにおいて共通に用いられる。
ワード線WLとして用いられる金属配線(以下、ワード配線26と称す)のレイアウトを図5に示す。図5に示すように、ワード配線26は、Nウエル領域の上方においてX方向に延在し、複数のSRAMセルに跨る直線部分を有する。また、本実施の形態においては、ワード線26の直線部分は、SRAMセルのY方向の中心線付近に配置される。
本実施の形態では、上記金属配線に加え、同一のSRAMセルに配置されるウエルコンタクトWCを接続する第1の金属配線(ウエル電位配線27)を有する。このウエル電位配線27は、Pウエル領域に接地電位を供給する。ウエル電位配線27のレイアウトを図6に示す。図6に示すように、ウエル電位配線27は、Nウエル領域の上方においてX方向に延在し、SRAMセル内における両端部においてL字形状の配線となっており、同一のSRAMセルの対角線上に配置されるウエルコンタクトWCを接続する。また、本実施の形態では、ウエル電位配線27はNウエル領域上方ではSRAMセルのY方向の中心線付近に配置される。また、ウエル電位配線27のうちNウエル領域の上方に位置する部分は、ワード線を構成するワード配線26とほぼ上下に重なる関係となる。これによって、同一のSRAMセルに配置される2つのPウエルは、極めて小さな配線抵抗を介して接続されることになる。
本実施の形態では、駆動トランジスタのソースとタップP型拡散層WDにともに接地電位が供給される。駆動トランジスタのソースへの電位供給はシリサイド層を用いて行なわれている。シリサイド層を用いて行われるソース電位供給について説明するために、図2に示すC−Cに沿った半導体集積回路装置の断面模式図を図7に示す。
図7に示すように、半導体集積回路装置は、Pウエル領域にタップP型拡散層WD及びN型活性領域NDが形成される。タップP型拡散層WDは、Pウエル領域よりも不純物濃度が高く設定される。N型活性領域NDは、駆動トランジスタのソースに相当する。シリサイド層は、タップP型拡散層WD及びN型活性領域NDの上層に形成される。駆動トランジスタのソース電位は、シリサイド層が低抵抗であるため、Pウエル領域のタップP型拡散層WDに接続されたPウエル電位配線から供給できる。なお、図面におけるP−wellは、NMOSFETのウエル領域であり、STIは素子分離膜であり、基板領域は例えばP型半導体で形成されるMOSFETのシリコン基板となる領域である。
ここで、本実施の形態における各配線の層構成の一例を述べる。金属配線の材料や層工程の順番は適宜変更が可能である。以下工程順に一例を示す。図3のSRAMセルのノードSN1、SN2の配線20、21はタングステン金属配線で形成する。図4のビット線22、23及び電源電位配線24はアルミニウム配線で構成され、同じ工程で形成される。次に図6のPウエル配線27はアルミニウム配線で形成される。図5のワード線26はアルミニウム配線で形成される。
次に、本実施の形態にかかるレイアウトを採用した場合のSRAMセルの等価回路図を図8に示す。図8に示すように、本実施の形態では、駆動トランジスタDTr1のPウエル領域と駆動トランジスタDTr2のPウエル領域とが、配線層間を接続するコンタクト(又はビア)の抵抗rv及びSRAMセルの上層を横切るウエル電位配線27の抵抗Rmcellを介して接続される。図8に示す等価回路ではPウエル領域は、それぞれ2つのビアを介してウエル電位配線27に接続される。そして、ウエル電位配線27を介して接地電位が供給される。駆動トランジスタDTr1と駆動トランジスタDTr2のソース電位はPウエル電位配線27からシリサイド抵抗rsiを介して供給される。シリサイド抵抗rsiの抵抗値は小さく、両駆動トランジスタの動作にはほとんど影響を与えない。
ビアの抵抗rv及びウエル電位配線27の抵抗Rmcellの抵抗値は、基板領域の抵抗値Rpsubに比べて無視できるほどに小さな抵抗値である。また、ウエル電位配線は、SRAMセル内を横切るものであるため従来の配線に比べて極めて短く、その部分の配線抵抗も従来の配線方法に比べて極めて小さくなる。これによって、本実施の形態では、異なる領域に形成されるPウエル領域の電位を実質的に均一にすることが可能である。更に、2つのPウエル領域間の配線抵抗及び寄生容量も小さいことから交流的な観点においても2つのPウエル領域の電位を安定化させることができる。つまり、放射線等の影響によっていずれか一方のPウエル領域に電位変化が発生した場合であっても、2つのPウエル領域の電位差を小さくすることができる。つまり、SRAMセルのソフトエラー耐性を向上させることができる。
また、ソフトエラー対策やSRAMセル領域への周辺回路からのキャリア注入(Carrier Injection)の防止のために、トランジスタが形成される領域の下層を基板領域、ディープNウエル領域、ウエル領域の積層構造(トリプルウエル構造と称す)とすることがある。このような、トリプルウエル構造を採用した場合、SRAMセルにおいて左右に配置されたPウエル領域は、ディープNウエル領域によって完全に分断されることになる。そのため、トリプルウエル構造を採用した場合、左右のPウエル領域において電位差が生じやすくなる。このような場合であっても、本実施の形態によれば、SRAMセル内において低抵抗な状態で左右のPウエル領域を接続することができ、左右のPウエル領域の電位を均等にすることができる。
本実施の形態の別の例として、駆動トランジスタのソースに接地電位を直接供給する例を図9に示す。図9は図2と同じレイアウトであり、ソース拡散層にコンタクトを設けたものである。ソース電位を供給する金属配線(以下、接地電位配線25と称す)のレイアウトを図10に示す。図10に示すように、接地電位配線25は、Y方向に延在するように配置される。このソース電位配線(接地電位配線25)は、図3のSRAMセルのノードSN1、SN2の配線20、21形成の後に形成する。
ここで、本実施の形態におけるウエル電位配線27のみの配置を示したレイアウトの概略図を図11に示す。図11に示す例では、X方向とY方向とにそれぞれ4つのSRAMセルを配置した。本実施の形態では、ウエル電位配線27は、各SRAMセルのY方向の中心線に沿ってX方向に直線的に延在する配線部とこのX方向に延在する各配線間を接続するY方向平行の配線部とを有し、Y方向に平行な配線部がウエルコンタクトに接続した形状となる。
実施の形態2
実施の形態2にかかるSRAMセルのレイアウトの概略図を図12に示す。実施の形態2は、ウエル電位配線のレイアウトの別の例を示すものである。実施の形態2では、SRAMセルを覆う形状で形成されるウエル電位配線28を有する。本実施の形態では、ウエル電位配線28はSRAMセルの上方に存在する配線の最上層配線で形成される。ウエル電位配線28をこのような形状とすることで、ウエル電位配線28をSRAMセルに対するシールド配線として使用することができる。これによってSRAMセルの外来ノイズに対する耐性を向上させることができる。
実施の形態2にかかるSRAMセルのレイアウトの概略図を図12に示す。実施の形態2は、ウエル電位配線のレイアウトの別の例を示すものである。実施の形態2では、SRAMセルを覆う形状で形成されるウエル電位配線28を有する。本実施の形態では、ウエル電位配線28はSRAMセルの上方に存在する配線の最上層配線で形成される。ウエル電位配線28をこのような形状とすることで、ウエル電位配線28をSRAMセルに対するシールド配線として使用することができる。これによってSRAMセルの外来ノイズに対する耐性を向上させることができる。
実施の形態3
実施の形態3は、ウエル電位配線27の別の配置例を示すものである。実施の形態3にかかるウエル電位配線27のレイアウトの概略図を図13に示す。図13に示すように、実施の形態3では、ウエル電位配線27は、隣接する4つのSRAMセルの外周に沿って配置される。つまり、ウエル電位配線27のうちY方向に延在する配線は、X方向に隣接する2つのSRAMセル毎に配置される。また、ウエル電位配線27のうちX方向に延在する配線は、Y方向に隣接する2つのSRAMセル毎に配置される。ここで、より詳細なウエル電位配線27のレイアウトを図14に示す。図14に示すように、ウエル電位配線27は、いずれのSRAMセルにおいても、X方向に延在する配線の一部がY方向に隣接する2つのSRAMセルのNウエル領域境界の上方を通過するように配置される。
実施の形態3は、ウエル電位配線27の別の配置例を示すものである。実施の形態3にかかるウエル電位配線27のレイアウトの概略図を図13に示す。図13に示すように、実施の形態3では、ウエル電位配線27は、隣接する4つのSRAMセルの外周に沿って配置される。つまり、ウエル電位配線27のうちY方向に延在する配線は、X方向に隣接する2つのSRAMセル毎に配置される。また、ウエル電位配線27のうちX方向に延在する配線は、Y方向に隣接する2つのSRAMセル毎に配置される。ここで、より詳細なウエル電位配線27のレイアウトを図14に示す。図14に示すように、ウエル電位配線27は、いずれのSRAMセルにおいても、X方向に延在する配線の一部がY方向に隣接する2つのSRAMセルのNウエル領域境界の上方を通過するように配置される。
ウエル電位配線27をこのように配置することで、SRAMセルの上方においてウエル電位配線27が占める面積を実施の形態1の場合に比べて低減することができる。ウエル電位配線27とビット線と重なり部分が少なくなるため、ウエル電位配線27とビット線との間の寄生容量を低減することができる。
実施の形態4
実施の形態4は、ウエル電位配線27の別の配置例を示すものである。実施の形態4にかかるウエル電位配線27のレイアウトの概略図を図15に示す。図15に示すように、実施の形態4では、ウエル電位配線27は、Y方向に隣接する2つのSRAMセルを囲む外周に沿って配置される。つまり、ウエル電位配線27のうちY方向に延在する配線は、SRAMセルの境界線毎に配置される。また、ウエル電位配線27のうちX方向に延在する配線は、Y方向に隣接する2つのSRAMセル毎に配置される。ここで、より詳細なウエル電位配線27のレイアウトを図16に示す。図16に示すように、ウエル電位配線27は、いずれのSRAMセルにおいても、X方向に延在する配線の一部がY方向に隣接する2つのSRAMセルのNウエル領域境界の上方を通過するように配置される。
実施の形態4は、ウエル電位配線27の別の配置例を示すものである。実施の形態4にかかるウエル電位配線27のレイアウトの概略図を図15に示す。図15に示すように、実施の形態4では、ウエル電位配線27は、Y方向に隣接する2つのSRAMセルを囲む外周に沿って配置される。つまり、ウエル電位配線27のうちY方向に延在する配線は、SRAMセルの境界線毎に配置される。また、ウエル電位配線27のうちX方向に延在する配線は、Y方向に隣接する2つのSRAMセル毎に配置される。ここで、より詳細なウエル電位配線27のレイアウトを図16に示す。図16に示すように、ウエル電位配線27は、いずれのSRAMセルにおいても、X方向に延在する配線の一部がY方向に隣接する2つのSRAMセルのNウエル領域境界の上方を通過するように配置される。
ウエル電位配線27をこのように配置することで、X方向におけるウエル電位配線27の配線密度が実施の形態3よりも高くなる。Y方向に延存するPウエルにはPウエル配線が接続されているのでPウエル抵抗が下がる。(図13の例ではY方向に延在するPウエルひとつ置きにPウエル電位配線がない。)この実施の形態4では、2つのPウエル電位コンタクトを接続するPウエル配線の長さは図13の例と変わらないが、実施の形態3のレイアウトよりも各Pウエル領域の電位を安定させることができ、セルの駆動トランジスタのソース電位を安定化させる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態において説明したビット配線、電源電位配線、接地電位配線のレイアウトは一例であって、他のレイアウトに変更することを適宜行なうことが可能である。また、本発明は、異なる領域に形成された同一導電型のウエル領域をSRAMセルの上方を通過するウエル電位配線で接続するものである。従って、上記第1のPウエル領域、第2のPウエル領域に対応する領域を第1、第2Nウエル領域とし、Nウエル領域に対応する領域を第3のPウエル領域として形成することも可能である。また、各配線材料もプロセスに応じて適宜選択できることは言うまでもない。更に、上記実施の形態では、6個のCMOSトランジスタで構成される、SRAMセルを用いて説明したが、トランジスタ数は7個、8個あるいはそれ以上であっても構わない。トランジスタ数が増加し、セル面積が増加すればするほど、本願発明の動作安定化及びソフトエラー耐性向上の効果が、より顕著となることは言うまでもない。
1 SRAMアレイ
10〜14 SRAMセル
20、21 金属配線
22、23 ビット配線
24 電源電位配線
25 接地電位配線
26 ワード配線
27、28 ウエル電位配線
WC ウエルコンタクト
WD タップP型拡散層
ND、PD 活性領域
DT、DB ビット線
WL ワード線
VDD 電源電位配線
VSS 接地電位配線
SN1、SN2 記憶ノード
DTr1、DTr2 駆動トランジスタ
LTr1、LTr2 負荷トランジスタ
TTr1、TTr2 伝達トランジスタ
rsi シリサイド層抵抗
Rmcell 配線抵抗
rv ビア抵抗
d 距離
10〜14 SRAMセル
20、21 金属配線
22、23 ビット配線
24 電源電位配線
25 接地電位配線
26 ワード配線
27、28 ウエル電位配線
WC ウエルコンタクト
WD タップP型拡散層
ND、PD 活性領域
DT、DB ビット線
WL ワード線
VDD 電源電位配線
VSS 接地電位配線
SN1、SN2 記憶ノード
DTr1、DTr2 駆動トランジスタ
LTr1、LTr2 負荷トランジスタ
TTr1、TTr2 伝達トランジスタ
rsi シリサイド層抵抗
Rmcell 配線抵抗
rv ビア抵抗
d 距離
Claims (17)
- 第1の伝達トランジスタと第1の駆動トランジスタが形成される第1のPウエル領域と、
第2の伝達トランジスタと第2の駆動トランジスタが形成される第2のPウエル領域と、
平面視において前記第1のPウエル領域と前記第2のPウエル領域との間に位置し、電源電位配線と前記第1の駆動トランジスタとの間に接続される第1の負荷トランジスタ及び前記電源電位配線と前記第2の駆動トランジスタとの間に接続される第2の負荷トランジスタが形成されるNウエル領域と、
から構成されるスタティックランダムアクセスメモリ(SRAM)セルを備える半導体集積回路装置であって、
前記SRAMセルは、
前記第1のPウエル領域に電位を供給する第1のタップP型拡散層と、
前記第2のPウエル領域に電位を供給する第2のタップP型拡散層と、を有し、
前記第1、第2のタップP型拡散層は、前記SRAMセルのレイアウトの中心に対して略対称位置に配置され、少なくともその一部が前記SRAMセル内の前記Nウエル領域の上方を通過する第1の金属配線によって互いに接続される半導体集積回路装置。 - 前記第1、第2のタップP型拡散層は、前記SRAMセルのレイアウトにおいて略対角線上に配置される請求項1に記載の半導体集積回路装置。
- 前記第1のタップP型拡散層と第2のタップP型拡散層は、それぞれの領域が形成される中央領域に、隣接する4つの前記SRAMセルの境界の交点が位置するように形成される請求項1に記載の半導体集積回路装置。
- 前記半導体集積回路装置は、前記第1、第2の伝達トランジスタのゲート電極を接続する第2の金属配線を更に有し、前記第1の金属配線と前記第2の金属配線は、前記Nウエル領域の上方において、異なる導電型のウエル領域が交互に配列される第1の方向に延在する請求項1に記載の半導体集積回路装置。
- 前記第1、第2の金属配線は、絶縁膜を介して上層と下層とに形成され、平面視において前記Nウエル領域の上方では略同一の位置に配置される請求項4に記載の半導体集積回路装置。
- 前記第1の伝達トランジスタに接続される第1のビット線と前記第2の伝達トランジスタに接続される第2のビット線は、異なる導電型のウエル領域が交互に配列される第1の方向と直交する第2の方向に延在する請求項1に記載の半導体集積回路装置。
- 前記電源電位配線は、異なる導電型のウエル領域が交互に配列される第1の方向と直交する第2の方向に延在する請求項1に記載の半導体集積回路装置。
- 前記第1の駆動トランジスタ及び前記第2の駆動トランジスタの一端は各々ソース電位配線に接続され、前記ソース電位配線は、前記第1の金属配線とは異なる工程で形成される金属配線である請求項1に記載の半導体集積回路装置。
- 前記ソース電位配線は、異なる導電型のウエル領域が交互に配列される第1の方向と直交する第2の方向に延在する請求項1に記載の半導体集積回路装置。
- 前記第1の駆動トランジスタのソース拡散層と前記第1のタップP型拡散層、前記第2の駆動トランジスタのソース拡散層と前記第2のタップP型拡散層は、各々、互いに接触する位置に形成され、かつ、表面がシリサイド化されている請求項1に記載の半導体集積回路装置。
- 前記半導体集積回路装置は、更に、前記第1、第2の伝達トランジスタのゲート電極を接続する第3の金属配線を有し、
前記第1、第3の金属配線は、前記Nウエル領域の上層において、異なる導電型のウエル領域が交互に配列される第1の方向に延在し、
前記第1、第2のビット線、前記電源電位配線、及び、ソース電位配線は、前記第1の方向と直交する第2の方向に延在する請求項1に記載の半導体集積回路装置。 - 前記第1の金属配線は、第1、第2のビット線及び前記電源電位配線とは異なる層に形成される請求項1に記載の半導体集積回路装置。
- 前記第1の金属配線は、第1、第2のビット線及び前記電源配線よりも上の層に形成され、異なる導電型のウエル領域が交互に配列される第1の方向及び前記第1の方向と直交する第2の方向に延在する配線を有する請求項1に記載の半導体集積回路装置。
- 前記第1の金属配線又はソース電位配線は、前記SRAMセルの略全域を覆うように形成される請求項1に記載の半導体集積回路装置。
- 前記第1の金属配線は、異なる導電型のウエル領域が交互に配列される第1の方向と直交する第2の方向において隣接する2つの前記SRAMセルの外周に沿う形状で形成される請求項1に記載の半導体集積回路装置。
- 前記第1の金属配線は、異なる導電型のウエル領域が交互に配列される第1の方向において隣接し、かつ、前記第1の方向と直交する第2の方向において隣接する4つの前記SRAMセルの外周に沿う形状で形成される請求項1に記載の半導体集積回路装置。
- 第1の導電型の半導体で形成される第1のウエル領域と、
前記第1の導電型の半導体で形成され、前記第1のウエル領域とは異なる領域に形成される第2のウエル領域と、
平面視において前記第1のウエル領域と前記第2のウエル領域との間に位置し、第2の導電型の半導体で形成される第3のウエル領域と、
を有するスタティックランダムアクセスメモリ(SRAM)セルを備える半導体集積回路装置であって、
前記SRAMセルは、
前記第1のウエル領域に電位を供給する前記第1の導電型の第1のタップ拡散層と、
前記第2のウエル領域に電位を供給する前記第1の導電型の第2のタップ拡散層と、を有し、
前記第1、第2のタップ拡散層は、前記SRAMセルのレイアウトにおいて略対角線上に配置され、少なくともその一部が前記SRAMセル内の前記第3のウエル領域の上層を通過する第1の金属配線によって互いに接続される半導体集積回路装置。
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