CN108292658A - 局部单元级别功率门控开关 - Google Patents
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- 230000005540 biological transmission Effects 0.000 title description 5
- 230000008878 coupling Effects 0.000 claims abstract description 14
- 238000010168 coupling process Methods 0.000 claims abstract description 14
- 238000005859 coupling reaction Methods 0.000 claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 5
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052733 gallium Inorganic materials 0.000 claims description 4
- 229910052738 indium Inorganic materials 0.000 claims description 4
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 4
- 239000011787 zinc oxide Substances 0.000 claims description 4
- 238000004891 communication Methods 0.000 description 11
- 238000013461 design Methods 0.000 description 7
- 230000015654 memory Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 5
- 230000009471 action Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003179 granulation Effects 0.000 description 1
- 238000005469 granulation Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 150000002927 oxygen compounds Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
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- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
描述了在集成电路管芯的局部单元级别处的功率门控开关。在一个示例中，多个逻辑单元具有数据输入线和数据输出线以及电源输入以接收功率来驱动逻辑单元的电路。用于每个逻辑单元的功率开关被耦合在电源和相应的逻辑单元的电源输入之间以控制从电源连接到相应的逻辑单元的功率。
Description
技术领域
本描述涉及用于集成电路芯片的功率，并且特别地涉及局部单元级别功率门控开关（power gating switch）。
背景技术
集成电路芯片通常配备有低功率模式，其中，可以使芯片中的一些或所有掉电以便减少功耗并且减少由芯片生成的热量。这些模式被称为睡眠、待机、低功率以及通过多种其他名称被提及。多核心芯片可能能够减慢或关闭一些核心而其他核心继续操作。对于更复杂的芯片，在单个核心内可能存在许多不同的部分，其可以被切换到较低电压或切换到待机。为了改变用于一部分的功率条件，存在控制电源的用于所述部分的功率门（powergate）。由功率控制部分、指令管理器或软件来操作功率门。控制部分确定是否需要特定部分，并且如果不需要，那么将其关闭。
标准功率门控使用向逻辑的大的部分提供虚拟功率的单个大的切换设备。在睡眠时间期间，设备关闭。在操作期间，其被再接通并且非常快速地提供最大功率。在操作期间，电源必须接近于Vcc（对于PMOS（P型金属氧化物半导体）开关）或Vss（对于NMOS（N型金属氧化物半导体）开关）以便所有的逻辑开关都正常运转。单个切换设备向许多不同切换部分提供功率，所述许多不同切换部分在不同时间呈现不同的负载，因为不同的部分或多或少被用于操作。为了忍受和防止改变负载引起的电压下降（droop），功率开关制造得大。功率切换设备和所有的负载之间的互相连接线也制造得大。
附图说明
在附图的图中通过示例并且不通过限制来图示实施例，在其中相同的参考标号指代相似的元素。
图1是根据实施例的具有局部功率门的逻辑单元的简化的电路图。
图2是根据实施例的在集成电路的一部分中的金属层中形成的逻辑电路和功率门的横截面侧视图。
图3是根据实施例的具有局部功率门的库单元（library cell）的布局的俯视图。
图4是根据实施例的具有功率门和逻辑电路的正常单元的侧视图。
图5是根据实施例的具有功率门和逻辑电路的扩大的单元的侧视图。
图6是根据实施例的邻接（abut）的图4和图5的单元的侧视图。
图7是根据实施例的将集成电路芯片与局部功率门合并的计算设备的框图。
具体实施方式
如在本文中描述的那样，为每个逻辑单元或诸如集成电路芯片之类的较大逻辑器件提供局部功率开关。与全局开关（global switch）不同，为了最佳性能和功耗可以精细调谐局部单元级别功率开关。可以优化局部级别开关以改进或甚至最大化功率门控开关的空间粒度。局部开关分散了ON/OFF事件的影响并且由此减少了***上的电压下降。这防止了可能的时序违反（timing violation）。还避免了通过对连接功率开关的互相连接线充电和放电消耗的功率，因为这些线一直保持充电到局部开关。
代替如在标准功率门控技术中完成的向大逻辑部分提供功率的全局开关，在本文中将局部开关用于每个单元。可以使用薄膜（thin-film）晶体管技术将所述开关与逻辑单元垂直集成。这减少了布局面积开销。局部开关为功率门控提供精细空间粒度，所述功率门控提供了正常OFF逻辑的较好实现。
局部开关还允许优化开关以为每个个体单元提供最佳功率和性能组合。可以针对每个特定逻辑单元的过程和功率门控需求来精细调谐在逻辑单元级别处可用的每个局部功率开关。这可以考虑每个个体单元的功率和性能参数来完成。
垂直集成的局部开关提供了互相连接负载的减少，所述互相连接负载在上电和掉电期间需要被充电和放电。通过不必对互相连接再充电，减少了功耗。如在本文中描述的那样，取决于逻辑单元的活动，可以选择性地切换逻辑单元ON或OFF。在标准功率门控中这不是可能的，其中基于最活跃路径的活动来关掉逻辑的整个部分。
图1是具有门控功率的逻辑部分的图。逻辑单元102具有数据输入（Din）线108和数据输出（Dout）线110。将这些输入和输出示出为单个线以便简化附图。可以存在多个并行的和串行的数据输入和输出。可以从邻近的逻辑单元或从去往外部设备的接口供应输入。类似地，可以向附近的逻辑单元或向去往外部设备的接口提供输出。
由时钟输入112控制逻辑单元。所述时钟输入提供时钟脉冲以触发逻辑单元的动作来处理输入和提供输出。以该方式，其通过传递时钟脉冲来使能逻辑单元并且通过不传递时钟脉冲来禁用逻辑单元。在一些实施例中，存在***时钟控制器120和时钟分发***，所述时钟分发***向逻辑设备的所有的逻辑单元分发时钟信号，每个时钟信号通过相应的时钟控制信号线112。可以挂起时钟以便挂起任何一个逻辑单元的操作。还可以调整时钟的速率或速度以适合不同的操作条件。不同的逻辑单元在不同的时间可以接收不同的时钟信号以支持用于***的不同的操作条件。
将逻辑单元耦合到电源轨（power supply rail）114、116以为其操作供电。这些一方面被指示为Vcc电源输入并且另一方面被指示为Vss电源输出，尽管其他电压和电源类型是可能的。将电源轨耦合到许多其他逻辑单元并且最终耦合到功率管理单元（PMU），所述功率管理单元（PMU）向整个逻辑设备提供调节的电源输入。将功率门或开关104耦合在逻辑单元和电源轨之一之间。在该情况中，功率门在逻辑单元和Vss之间。这特别好地适合于NMOS（N型金属氧化物半导体）逻辑。然而，功率门可以替代地在逻辑单元和Vcc之间。
功率门具有控制输入106，诸如用于接通或关掉门的门连接器，由此接通或关掉去往逻辑单元的功率。该线独立于电源轨并且与电源轨分离地接收功率控制信号并且由功率控制信号驱动，以控制是否向逻辑单元供应功率。因此基于功率控制信号输入打开或关闭逻辑单元的操作。由功率控制器122供应在该线上的功率控制信号，并且在该线上的功率控制信号允许功率控制器以对每个逻辑单元消耗的功率的精细粒度和具体的局部控制来驱动每个逻辑单元。在具有许多逻辑单元102的集成电路中，可以独立地控制每个逻辑单元或者可以将逻辑单元分组，使得例如在相同时间接通或关掉几百或几千个单元。
通常在包括许多逻辑单元的相对大的逻辑部分上使用大的高功率门。取决于每个单元的操作条件，大的逻辑部分具有可变的负载。开关被制造得足够大以负责（accountfor）当所有的逻辑单元正在操作时的最大可能负载。开关将远离许多逻辑单元并且接近于电源或PMU。因此，到每个逻辑单元的电源轨将是长的。电源轨由电介质包围的许多金属线制成，使得电源轨具有固有的电阻和电容。当向电源轨供应功率时，对于对电源轨的电容充电所需的电流而言在功率门上将存在大负载。类似地，当断开功率时，电容电荷将消散到设备中。这导致了显著的功耗并且还导致加热。电容还引起在接通功率时和全功率到达每个逻辑单元时之间的时间延迟。
对于直接连接在逻辑单元和电源轨之间的功率开关104，互相连接非常短。在个体功率门104和电源118之间的通过电源轨的互相连接仍然长。然而，可以通过设备的所有操作条件向该互相连接供电。互相连接的电容将保持充电，但是将不向逻辑单元供应功率，直到操作用于该单元的功率门。这允许更快速地供应功率，并且消除了对互相连接充电需要的时间。互相连接被维持在充电的条件中。
可以通过在集成电路的上金属层上添加薄膜设备来构造功率门104。图2是在衬底208上形成的集成电路的一部分的设备层204中的逻辑电路202的横截面图。在设备层204上形成包括层M5、M6和M7的金属层。可以将功率门形成为在金属层中的任何一个中的后端晶体管206。可以在诸如该示例中的M7之类的另一层中形成电源轨210和门控制212。
通过使用上金属层，在相同单元布局占用空间（footprint）内功率门形成为后端晶体管（BET）。可以在逻辑单元的晶体管已经制造之后但是在切割（dice）之前在附加的过程步骤中形成BET。
可以在较大单元上形成顶开关而不影响单元布局或信号路由（route）。可以将较小单元彼此间隔开以适应上金属层中的TFT开关的宽度。
可以为每个单元提供局部功率开关。可以垂直地集成所述开关，使得来自开关的添加的单元面积开销被最小化。垂直集成的设备可以是在上互相连接层上制造的薄膜晶体管（TFT）。可以使用多种不同的薄膜晶体管（TFT）类型中的任何薄膜晶体管（TFT）类型。这些类型包括非晶（amorphous）Si、低温多晶（poly）Si、多晶Ge、InGaZnO（IGZO）和过渡金属硫化物（dichalcogenides）。IGZO（铟镓锌氧化物（Indium Gallium Zinc Oxide））构造可以被用作半导体材料以形成高性能薄膜晶体管的沟道（channel）。与非晶硅相比，IGZO可以具有更高的电子迁移率（mobility），其允许晶体管更快速地切换。
可以将IGZO或其他类型的功率门集成在每个逻辑单元上。这提供了非常精细的功率门空间粒度。可以针对每个逻辑单元的功率需求来优化功率门的设计。功率门甚至可以是在单元库的控制之下的单元的设计的一部分。对于IGZO开关，存在非常低的电流泄漏,使得当关闭电源时，功耗和电阻加热维持得非常低。还提供高电压和精细电压控制。
逻辑单元102、202是集成电路芯片中的许多逻辑单元之一。取决于逻辑芯片的设计和预期的用途，可以以不同的方式完成总体逻辑到不同单元的划分。通常使用单元的库来设计集成电路。每个单元具有用于通常使用的部件的电路，所述通常使用的部件诸如逻辑设备、触发器（flip-flop）、锁存器（latch）、比较器、算术单元、缓冲器或存储器寄存器的集合、延迟门或另一个部件。在硅上布置单元并且对单元排序，并且然后将所述单元连接在一起，以便设计期望的电路。取决于库，单元可以被限于诸如缓冲器和逻辑门之类的非常简单的器件或诸如乘法器和存储器阵列之类的更复杂的器件。
设计库中的每个单元以在通常的物理和电标准内适用，使得电路设计者能够在任何期望的位置放置任何单元以构建期望的电路。通常将标准单元大小的单元用于所有的单元。然后一些单元被设计成双倍高度或双倍宽度或两者或标准大小的一些其他倍。这虑及要与使用单个库的较简单的部件组合的较复杂部件。
除了单元之间的连接之外，单元通常具有在单元内的晶体管、二极管和其他部件之间的连接。可以使用在晶体管、二极管和任何其他部件上形成的金属线来进行这些内部连接，所述晶体管、二极管和任何其他部件在集成电路的硅衬底上形成。取决于库，可以在诸如M1、M2、M3等的层中形成金属线。可以在这些连接以上的较高层中形成功率门。
图3是库单元的布局302的俯视图，其示出了一种方式，以所述方式可以组合许多单元以形成较大布局。仅示出了几个单元，所述几个单元可以表示简单的集成电路。取决于应用，实际的集成电路可以大约是该大小或可以具有数千或数百万的单元。在该示例中，所有的单元被布置在偶数行和列中。然而，在行、空间或管理单元之间可以存在偏移。还可以存在一些单元，所述一些单元比其他单元大。因此，可以将一些单元从直接在其上或其下的单元水平地移位。
单元中的每个都被耦合在Vcc 304和Vdd或Vss 306电源轨之间。每个单元具有在电源轨之间的功率门308以允许或防止功率流向单元。如上所述，因为功率门是被设计用于比逻辑单元的电路元件少的泄漏的单个设备，所以通过关掉功率门大大地减少了通过逻辑单元的总体泄漏。通过互相连接310将功率门连接到电压轨，所述互相连接310也具有非常低的泄漏。通过在特定单元处不需要功率时关闭功率门，可以大大地减小总体泄漏电流。使用在每个单元处的局部开关，可以独立地控制每个单元或者可以将一些小数量的单元分组并一起控制。在该图中和在所有的其他图中示出的单元可以对应于晶体管、对应于三闸（tri-gate）器件、对应于逻辑门、对应于广泛的其他逻辑和半导体设备和组件。
图4-6是用于示出可以如何形成组合的逻辑单元上的功率门的横截面简化侧视图。图4对应于如以上描述的简单功率门和逻辑单元410。其包括耦合到Vcc或另一个功率源的源402、由功率控制***控制的栅404和用于向逻辑单元408供应功率的漏（drain）406。图5示出了具有功率门的第二单元420的类似结构，其包括耦合到Vcc或另一个功率源的源412、由功率控制***控制的栅414和用于向逻辑单元418供应功率的漏416。如示出的那样，第二逻辑单元的尺寸比第一逻辑单元的尺寸大。开关的大小可以被适配以适合使用金属层的每个单元的功率需求。消耗较多功率的逻辑单元可能因而具有较大功率开关而无论逻辑开关的物理大小如何。
图6示出了变型，其中两个相邻单元410、420彼此邻接。可以布置功率开关使得当两个相邻单元并排邻接时，形成单个双倍大小的大设备并且所述单个双倍大小的大设备能够以最小功率下降为下面的共享逻辑提供足够的驱动电流。组合的双功率开关具有较大的组合源、栅和漏。该开关可以被配置成足够大以提供足够的电流来驱动下面的逻辑单元408、418两者。可以组合多于两个功率门以适合特定实现。在许多实施例中，依次地触发单元。所述触发可以来自于时钟电路或作为从一个单元向下一个单元依次地传递数据的结果。因此，在给定时间，链中的仅一个单元正在抽拉（draw）功率。这虑及要被制造得更小的开关。
在一些实施例中，可以用两个类型的单元来设计单元库。第一类型包括如以上描述的局部功率开关。如描述的那样，局部功率开关可以在逻辑电路上的金属层的部分内制造并且包括在逻辑电路上的金属层的部分。第二类型的单元不包括局部功率开关。这允许功率开关的位置和大小之后被设计用于最佳放置和性能。
图7图示了根据一个实现的计算设备11。所述计算设备11容纳板2。所述板2可以包括多个部件，所述多个部件包括但不限于处理器4和至少一个通信芯片6。将处理器4物理地和电地耦合到板2。在一些实现中，还将所述至少一个通信芯片6物理地和电地耦合到板2。在其他实现中，通信芯片6是处理器4的部分。
取决于其应用，计算设备11可以包括其他部件，所述其他部件可以或可以不被物理地和电地耦合到板2。这些其他部件包括但不限于易失性存储器（例如，DRAM）8、非易失性存储器（例如，ROM）9、闪存存储器（未示出）、图形处理器12、数字信号处理器（未示出）、加密（crypto）处理器（未示出）、芯片组14、天线16、诸如触摸屏显示器之类的显示器18、触摸屏控制器20、电池22、音频编解码器（未示出）、视频编解码器（未示出）、功率放大器24、全球定位***（GPS）设备26、指南针28、加速度计（未示出）、陀螺仪（未示出）、扬声器30、照相机32和大容量存储设备（诸如硬盘驱动器）10、光盘（CD）（未示出）、数字通用盘（DVD）（未示出）并且以此类推）。可以将这些部件连接到***板2、安装到***板或与其他部件中的任何部件组合。
通信芯片6使能用于去往和来自计算设备11的数据的传递的无线和/或有线通信。可以使用术语“无线”和其派生词（derivative）来描述电路、设备、***、方法、技术、通信信道等，其可以通过经过非实体介质的调制的电磁辐射的使用来传送数据。该术语不暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包括导线。通信芯片6可以实现多个无线或有线标准或协议中的任何标准或协议，有线或无线标准或协议包括但不限于Wi-Fi（IEEE 802.11家族）、WiMAX（IEEE 802.16家族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其以太网衍生物以及被指定为3G、4G、5G以及以后的任何其他无线和有线协议。计算设备11可以包括多个通信芯片6。例如，第一通信芯片6可以专用于诸如Wi-Fi和蓝牙之类的较短距离无线通信并且第二通信芯片6可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其他之类的较长距离无线通信。
计算设备11的处理器4包括至少一个封装的集成电路管芯。在一些实现中，使用来自如在本文中描述的库的单元来设计和布置处理器、存储器设备、通信设备或其他部件的集成电路管芯。这些部件中的任何一个还可以包括在如本文中描述的逻辑单元中的一些上的局部功率门。术语“处理器”可以指代任何设备或设备的部分，所述设备或设备的部分处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据。
在各种实现中，计算设备11可以是膝上型计算机、上网本（netbook）、笔记本、超级本（ultrabook）、智能电话、平板计算机、个人数字助理（PDA）、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频记录器。在其他实现中，计算设备11可以是处理数据的任何其他电子设备，包括可穿戴设备。
可以将实施例实现为一个或多个存储器芯片、控制器、CPU（中央处理单元）、使用主板（motherboard）相互连接的微芯片或集成电路、专用集成电路（ASIC）和/或现场可编程门阵列（FPGA）中的一部分。
对“一个实施例”、“实施例”、“示例实施例”、“各种实施例”等的引用指示如此描述的（一个或多个）实施例可以包括特定特征、结构或特性，但不是每个实施例都必须包括所述特定特征、结构或特性。此外，一些实施例可以具有针对其他实施例描述的特征中的一些、所有或不具有针对其他实施例描述的特征。
在以下描述和权利要求书中，可以使用术语“耦合的”连同其派生词。“耦合的”被使用来指示两个或更多元素彼此合作或交互，但是它们可以或可以不具有在它们之间的中间的物理或电部件。
如在权利要求书中使用的那样，除非另外指定，用于描述公共元素的序数形容词“第一”、“第二”、“第三”等的使用仅指示正在引用相同元素的不同实例，并且不旨在暗示如此描述的元素必须在时间上、空间上、排序上或以任何其他方式的给定顺序中。
附图和前述描述给出了实施例的示例。本领域技术人员将理解，描述的元素中的一个或多个可以良好地被组合为单个功能元素。替代地，可以将某些元素分割为多个功能元素。可以将来自一个实施例的元素添加到另一个实施例。例如，可以改变在本文中描述的过程的顺序，并且在本文中描述的过程的顺序不限于在本文中描述的方式。此外，不需要以示出的顺序来实现任何流程图的动作；也不一定需要执行所有的动作。另外，可以与其他动作并行地执行不依赖于其他动作的那些动作。决不由这些具体示例限制实施例的范围。无论是否在说明书中明确地给出，诸如在结构、尺寸和材料的使用上的差异之类的多个变型是可能的。实施例的范围至少与由以下权利要求书给出的一样宽。
以下示例与其他实施例有关。可以将不同的实施例的各种特征与为了适合多种不同的应用而包括的一些特征和排除的其他特征不同地组合。一些实施例与装置有关，所述装置包括集成电路管芯的多个逻辑单元，每个逻辑单元具有数据输入线和数据输出线以及电源输入，以接收功率来驱动逻辑单元的电路、以及用于每个逻辑单元的功率开关，其被耦合在电源和相应的逻辑单元的电源输入之间以控制正从电源连接到相应的逻辑单元的功率。
其他实施例包括多个功率控制信号线，每个功率控制信号线连接到相应的功率开关以控制相应开关的操作。
其他实施例包括多个时钟控制信号线，每个时钟控制信号线连接到相应的逻辑单元以使能和禁用相应的逻辑单元的时钟，并且其中由相应的时钟控制信号线驱动功率控制信号线中的每个。
在其他实施例中，功率开关是在相应的逻辑单元上的管芯的互相连接层中形成的后端晶体管。
在其他实施例中，互相连接层包括金属层。
在其他实施例中，后端晶体管具有铟镓锌氧化物构造。
在其他实施例中，垂直集成后端晶体管。
在其他实施例中，多个逻辑单元是集成电路设计库的逻辑单元。
在其他实施例中，库的逻辑单元包括相应的功率开关。
在其他实施例中，多个逻辑单元中的两个彼此相邻并且彼此邻接，并且其中组合用于两个逻辑单元的相应的功率开关以控制到两个逻辑单元的功率。
在其他实施例中，每个功率开关被耦合在来自电源的电源轨和相应的逻辑单元的电源输入之间。
一些实施例与装置有关，所述装置包括形成在管芯衬底上的有源层（activelayer）中的集成电路管芯的逻辑单元，所述逻辑单元具有数据输入线和数据输出线以及电源输入，以接收功率来驱动逻辑单元的电路，以及功率开关，其形成在有源层上和在管芯衬底上的金属层中，被耦合在电源轨和逻辑单元的电源输入之间以控制正从电源连接到逻辑单元的功率。
其他实施例包括时钟控制信号线，其连接到逻辑单元来使能和禁用逻辑单元的时钟，并且其中由时钟控制信号线驱动功率控制信号线。
在其他实施例中，功率开关是后端晶体管并且金属层是在相应的逻辑单元上的管芯的互相连接层。
在其他实施例中，垂直集成后端晶体管。
其他实施例包括第二逻辑单元，其与第一逻辑单元相邻并且与第一逻辑单元邻接，并且具有耦合到功率开关的电源输入。
一些实施例与计算设备有关，所述计算设备包括板、电源，其耦合到板、以及集成电路管芯，其通过板连接到电源，集成电路管芯具有多个逻辑单元，每个逻辑单元具有数据输入线和数据输出线以及电源输入，以接收功率来驱动逻辑单元的电路，以及用于每个逻辑单元的功率开关，其被耦合在电源和相应的逻辑单元的电源输入之间以控制正从电源连接到相应的逻辑单元的功率。
其他实施例包括多个功率控制信号线，每个功率控制信号线连接到相应的功率开关以控制相应的开关的操作。
在其他实施例中，功率开关是形成在相应的逻辑单元上的管芯的互相连接层中的后端晶体管。
在其他实施例中，每个功率开关被耦合在来自电源的电源轨和相应的逻辑单元的电源输入之间。
Claims (20)
1. 一种装置，包括：
集成电路管芯的多个逻辑单元，每个逻辑单元具有数据输入线和数据输出线以及电源输入，以接收功率来驱动逻辑单元的电路；以及
用于每个逻辑单元的功率开关，其被耦合在电源和相应的逻辑单元的电源输入之间以控制正从电源连接到相应的逻辑单元的功率。
2.如权利要求1所述的装置，进一步包括多个功率控制信号线，每个功率控制信号线连接到相应的功率开关以控制相应的开关的操作。
3.如权利要求2所述的装置，进一步包括多个时钟控制信号线，每个时钟控制信号线连接到相应的逻辑单元以使能和禁用相应的逻辑单元的时钟，并且其中由相应的时钟控制信号线驱动功率控制信号线中的每个。
4.如以上权利要求中的任何一项或多项所述的装置，其中功率开关是在相应的逻辑单元上的管芯的互相连接层中形成的后端晶体管。
5.如权利要求4所述的装置，其中互相连接层包括金属层。
6.如权利要求4或5所述的装置，其中后端晶体管具有铟镓锌氧化物构造。
7.如权利要求4或5所述的装置，其中垂直集成后端晶体管。
8.如以上权利要求中的任何一项或多项所述的装置，其中多个逻辑单元是集成电路设计库的逻辑单元。
9.如权利要求7所述的装置，其中库的逻辑单元包括相应的功率开关。
10.如以上权利要求中的任何一项或多项所述的装置，其中多个逻辑单元中的两个彼此相邻并且彼此邻接，并且其中组合用于两个逻辑单元的相应的功率开关以控制到两个逻辑单元的功率。
11.如以上权利要求中的任何一项或多项所述的装置，其中每个功率开关被耦合在来自电源的电源轨和相应的逻辑单元的电源输入之间。
12. 一种装置，包括：
形成在管芯衬底上的有源层中的集成电路管芯的逻辑单元，所述逻辑单元具有数据输入线和数据输出线以及电源输入，以接收功率来驱动逻辑单元的电路；以及
功率开关，其在有源层上和在管芯衬底上的金属层中形成，其被耦合在电源轨和逻辑单元的电源输入之间以控制正从电源连接到逻辑单元的功率。
13.如权利要求12所述的装置，进一步包括时钟控制信号线，其连接到逻辑单元以使能和禁用逻辑单元的时钟，并且其中由时钟控制信号线驱动功率控制信号线。
14.如权利要求12或13所述的装置，其中功率开关是后端晶体管并且金属层是在相应的逻辑单元上的管芯的互相连接层。
15.如权利要求14所述的装置，其中垂直集成后端晶体管。
16.如权利要求12-15中的任何一项或多项所述的装置，进一步包括第二逻辑单元，其与第一逻辑单元相邻并且邻接，并且所述第二逻辑单元具有耦合到功率开关的电源输入。
17.一种计算设备，包括：
板；
电源，其耦合到板；以及
集成电路管芯，其通过板连接到电源，所述集成电路管芯具有多个逻辑单元，每个逻辑单元具有数据输入线和数据输出线以及电源输入，以接收功率来驱动逻辑单元的电路，以及用于每个逻辑单元的功率开关，其被耦合在电源和相应的逻辑单元的电源输入之间以控制正从电源连接到相应的逻辑单元的功率。
18.如权利要求17所述的计算设备，进一步包括多个功率控制信号线，每个功率控制信号线连接到相应的功率开关以控制相应的开关的操作。
19.如权利要求17或18所述的计算设备，其中功率开关是在相应的逻辑单元上的管芯的互相连接层中形成的后端晶体管。
20.如权利要求17-19中的任何一项或多项所述的计算设备，其中每个功率开关被耦合在来自电源的电源轨和相应的逻辑单元的电源输入之间。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/US2015/052490 WO2017052657A1 (en) | 2015-09-25 | 2015-09-25 | Local cell-level power gating switch |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN108292658A true CN108292658A (zh) | 2018-07-17 |
Family
ID=58387061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201580083324.9A Pending CN108292658A (zh) | 2015-09-25 | 2015-09-25 | 局部单元级别功率门控开关 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10659046B2 (zh) |
| CN (1) | CN108292658A (zh) |
| WO (1) | WO2017052657A1 (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7077816B2 (ja) | 2018-06-25 | 2022-05-31 | 株式会社ソシオネクスト | 半導体装置 |
| KR20220093981A (ko) * | 2020-12-28 | 2022-07-05 | 삼성전자주식회사 | 집적회로 장치 |
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2015
- 2015-09-25 US US15/755,021 patent/US10659046B2/en active Active
- 2015-09-25 CN CN201580083324.9A patent/CN108292658A/zh active Pending
- 2015-09-25 WO PCT/US2015/052490 patent/WO2017052657A1/en active Application Filing
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Also Published As
| Publication number | Publication date |
|---|---|
| US20180254778A1 (en) | 2018-09-06 |
| US10659046B2 (en) | 2020-05-19 |
| WO2017052657A1 (en) | 2017-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20180717 |
|
| RJ01 | Rejection of invention patent application after publication |