JP2012227269A - 半導体装置 - Google Patents

Abstract

【課題】電源制御領域を電源遮断状態から電源供給状態に切り換えた際に生じる突入電流と電源ノイズを低減した半導体装置を提供する。
【解決手段】第１、第２のスイッチセルＳＷａ、ＳＷｂと、を有し、第１のスイッチセルＳＷａは、制御信号ＣＮＴに応じてグローバル電源配線ＧＶＤＤからローカル電源配線ＬＶＤＤへの電源電圧の供給を開始する第１のスイッチトランジスタ１１と、制御信号ＣＮＴを伝達する第１の信号伝達部と、を有し、第２のスイッチセルＳＷｂは、制御信号ＣＮＴの論理レベルに応じてグローバル電源配線ＧＶＤＤからローカル電源配線ＬＶＤＤへの電源電圧の供給を開始する第２のスイッチトランジスタ２１と、ローカル電源配線ＬＶＤＤの電圧値が閾値電圧に達するまでの期間、制御信号ＣＮＴの後段回路への伝達を遮断する第２の信号伝達部と、を有する。
【選択図】図４

Description

本発明は半導体装置に関し、特に電源が常時供給される常時電源供給領域と電源の供給と遮断とが制御される電源制御領域とを有する半導体装置に関する。

近年、半導体装置では、低消費電力化が強く求められている。そこで、半導体装置の機能を実現する回路を複数の領域に分けて配置し、半導体装置の動作に応じて領域毎に電源の供給と遮断とを切り換えることで、半導体装置の消費電力を低減することが行われている。そこで、半導体装置において半導体チップの領域毎の電源制御を行う技術が特許文献１〜４において提案されている。

特許文献１に記載のスイッチセルＳＷＣの回路図を図１５に示す。図１５に示すように、スイッチセルＳＷＣは、遅延素子（遅延回路ＤＬＹ）、制御信号入力端子ＳＩＮ、制御信号出力端子ＳＯＵＴ、スイッチトランジスタＳＷＴｒを有する。遅延回路ＤＬＹは、制御信号入力端子ＳＩＮから入力された制御信号を遅延させて制御信号出力端子ＳＯＵＴに出力する。遅延回路ＤＬＹは、グローバル電源配線ＧＶＤＤと接地配線との間に接続され、電源制御領域に供給される電源に依存することなく動作する。また、特許文献１では、遅延回路ＤＬＹは、同一セル内のスイッチトランジスタＳＷＴｒを駆動するものとする。つまり、遅延回路ＤＬＹは、制御信号の遅延回路としての機能とスイッチトランジスタＳＷＴｒに対して設けられる駆動バッファとしての機能を併せ持つ。なお、遅延回路ＤＬＹは、次段に配置されるスイッチセル内のスイッチトランジスタＳＷＴｒを駆動するものとしても良い。スイッチトランジスタＳＷＴｒは、例えば、ＰＭＯＳトランジスタにより構成される。スイッチトランジスタＳＷＴｒのソースはグローバル電源配線ＧＶＤＤに接続され、ドレインはローカル電源配線ＬＶＤＤに接続される。また、スイッチトランジスタＳＷＴｒのゲートには制御信号入力端子ＳＩＮから入力される制御信号が与えられる。そして、スイッチトランジスタＳＷＴｒは、制御信号の論理レベルに応じてグローバル電源配線ＧＶＤＤとローカル電源配線ＬＶＤＤとの導通状態を制御する。

特許文献１にかかる半導体装置は、電源制御領域に図１５において示したスイッチセルＳＷＣを複数個配置する。そして、オンさせたいスイッチセルの順序に応じてスイッチセルＳＷＣの遅延回路ＤＬＹの接続を変更する。そこで、図１６に電源制御領域に配置するスイッチセルＳＷＣの概略図を示す。図１６に示すように、特許文献１では、電源制御領域にマトリックス上にスイッチセルＳＷＣを配置する。そして、スイッチセルＳＷＣがオンするシーケンスに応じてスイッチセルＳＷＣをチェーン部とツリー部とに分類する。特許文献１におけるツリー部は、チェーン部の後段に配置される。なお、図１６に示した矢印は、制御信号ＣＯＮＴの伝搬方向を示すものである。また、図１６では、スイッチセルＳＷＣを示す符号の後ろにスイッチセルを特定するための番号を付した。

スイッチセルＳＷＣを図１６に示すような配置及び接続とすることで、遅延回路ＤＬＹによって制御信号ＣＯＮＴがスイッチトランジスタＳＷＴｒ間に徐々に伝搬し、オンするスイッチトランジスタＳＷＴｒの数を徐々が増加される。特許文献１では、このように、オンするスイッチトランジスタＳＷＴｒの数を徐々に増加させることで、突入電流のピーク値を低減することができる。

特許文献２、３においても、遅延回路又は遅延素子を用いてスイッチトランジスタの導通状態を制御する制御信号の伝搬に遅延を持たせ、突入電流のピーク値を低減する方法が開示されている。

特許文献４では、スイッチトランジスタを抵抗値が高いハーフオン状態を経てから完全なオン状態とすることで突入電流のピーク値を低減する技術が開示されている。特許文献４に記載の半導体集積回路装置に設けられる電源スイッチコントローラ１３２のブロック図を図１７に示す。電源スイッチコントローラ１３２は、図１７に示されるように、バイアス回路（ＢＩＳ）３２１、ｐチャネル型ＭＯＳトランジスタ３２３（第１ドライバ）、ｎチャネル型ＭＯＳトランジスタ３２９、ｐチャネル型ＭＯＳトランジスタ３２４（第２ドライバ）、制御論理（ＬＯＧ）３２２、シュミット回路３２５、分圧抵抗素子Ｒ１１，Ｒ１２及び比較回路３２６を有する。

ｐチャネル型ＭＯＳトランジスタ３２３、３２４は、高電位側電源Ｖｃｃに結合される。バイアス回路３２１はリクエスト信号ＲＥＱがロウレベルにされることで活性化されて、ｐチャネル型ＭＯＳトランジスタ３２３に所定のバイアス電圧を供給する。これによりｐチャネル型ＭＯＳトランジスタ３２３には定電流Ｉ０が流れる。ｎチャネル型ＭＯＳトランジスタ３２９は、リクエスト信号ＲＥＱがハイレベルにされ、インバータ３２７の出力信号がロウレベルにされることでオフされる。この状態で、ゲート信号ＧＡＴＥがハイレベルにされ、それによって電源スイッチ１２２が導通される。ｐチャネル型ＭＯＳトランジスタ３２４は制御論理３２２によって制御される。ｐチャネル型ＭＯＳトランジスタ３２４が導通されると、ゲート信号ＧＡＴＥがハイレベルにされることで電源スイッチ１２２が導通される。ｐチャネル型ＭＯＳトランジスタ３２４の負荷駆動能力は、ｐチャネル型ＭＯＳトランジスタ３２３の負荷駆動能力よりも大きく設定される。

ｐチャネル型ＭＯＳトランジスタ３２３による電源スイッチ１２２の駆動タイミングがリクエスト信号ＲＥＱのアサートタイミングで決定されるのに対して、ｐチャネル型ＭＯＳトランジスタ３２４による電源スイッチ１２２の駆動タイミングは、制御論理３２２の出力信号によって決定される。制御論理３２２は、リクエスト信号ＲＥＱ、シュミット回路３２５の出力信号、及びシステムコントローラからの制御信号ＣＮＴＬの論理和を得ることで、ｐチャネル型ＭＯＳトランジスタ３２４を制御するための信号を形成する。電源スイッチ１２２を駆動するためのゲート信号ＧＡＴＥは、モニタ信号ＭＯＮＩとしてシュミット回路３２５に伝達され、そこで波形整形された後に制御論理３２２に伝達される。また、シュミット回路３２５の出力信号は比較器３２６に伝達され、そこで高電位側電源Ｖｃｃの電位を分圧するための分圧抵抗素子で決定される参照電圧と比較されることによってアクノリッジ信号ＡＣＫが形成される。なお、リクエスト信号ＲＥＱがロウレベルになると、ｎチャネル型ＭＯＳトランジスタ３２９がオンされ、ｐチャネル型ＭＯＳトランジスタ３２３，３２４がオフされるため、ゲート信号ＧＡＴＥがロウレベルになり、電源スイッチ１２２は非導通状態にされる。このとき、回路ブロック１１２は電源遮断状態とされる。

特開２０１０−１５３５３５号公報 特開２０１０−２５８２６７号公報 特開２００８−０６５７３２号公報 特開２００８−２１８７２２号公報

しかしながら、特許文献１〜３では、スイッチトランジスタの導通タイミングをずらす制御（以下、この制御をスロースイッチ制御と称す）を行うために、スイッチトランジスタと共に遅延回路を設けなければならない。そのため、特許文献１〜３では、電源制御領域の面積に比例して遅延素子数が増加し、回路面積が増大する問題がある。

また、特許文献４に記載の技術では、スイッチトランジスタを制御する電源スイッチコントローラ１３２がコンパレータやバイアス回路等のアナログ回路で構成されるため、電源遮断領域に形成される回路がデジタル回路である場合、電源スイッチコントローラ１３２を電源遮断領域以外の領域に配置する必要がある。また、電源スイッチコントローラ１３２は、コンパレータ、シュミット回路、基準電位を生成する基準電圧生成回路等を含むため、回路素子数が多く回路面積が増大する問題がある。

本発明にかかる半導体装置の一態様は、複数の領域に対して電源電圧を供給するグローバル電源配線と、前記複数の領域のうち一の領域に前記電源電圧を供給するローカル電源配線と、前記グローバル電源配線から前記ローカル電源配線への前記電源電圧の供給と遮断とを制御信号の論理レベルに基づき切り換える第１、第２のスイッチセルと、を有し、前記第１のスイッチセルは、前記制御信号の論理レベルに応じて前記グローバル電源配線と前記ローカル電源配線とを導通状態とするか遮断状態とするかを切り換える第１のスイッチトランジスタと、前記制御信号を伝達する第１の信号伝達部と、を有し、前記第２のスイッチセルは、前記制御信号の論理レベルに応じて前記グローバル電源配線と前記ローカル電源配線とを導通状態とするか遮断状態とするかを切り換える第２のスイッチトランジスタと、前記ローカル電源配線の電圧値が閾値電圧に達するまでの期間前記制御信号の後段回路への伝達を遮断する第２の信号伝達部と、を有し、前記第２のスイッチセルは、前記第１のスイッチセルの後段に配置される。

本発明にかかる半導体装置によれば、第２のスイッチセルがローカル電源配線の電圧値が閾値電圧を超えるまではグローバル電源配線からローカル電源配線への電源電圧の供給を行わない。本発明にかかる半導体装置によれば、ローカル電源配線の電圧を第１のスイッチセルにより徐々に上昇させ、ローカル電源配線の電圧値が閾値電圧を超えた時点で第１のスイッチセル及び第２のスイッチセルによりローカル電源配線の電圧を急速に上昇させる。つまり、本発明にかかる半導体装置によれば、第１、第２のスイッチセルを有することによりローカル電源配線の電圧値の立ち上げを段階的に行うことで突入電流のピーク値を低減させることができる。このとき、本発明にかかる半導体装置では、遅延回路等によって信号の伝搬を遅延させる必要がないため、遅延回路を追加することによって回路面積が増大することを防止することができる。

本発明にかかる半導体装置によれば、電源制御領域を電源遮断状態から電源供給状態に切り換えた際に生じる突入電流と電源ノイズとを低減することができる。

実施の形態１にかかる半導体装置の平面レイアウトの概略図である。 実施の形態１にかかる半導体装置の配線レイアウトの概略図である。 実施の形態１にかかる半導体装置のスイッチセルの配置を示すブロック図である。 実施の形態１にかかる半導体装置のスイッチセルのブロック図である。 実施の形態１にかかる第２の信号伝達部の回路図である。 実施の形態１にかかる半導体装置の第１、第２のスイッチセルの動作を示すタイミングチャートである。 実施の形態１にかかる半導体装置におけるスイッチセルの配置を説明する平面レイアウトの概略図である。 実施の形態１にかかる半導体装置において電源制御領域の起動動作と停止動作とのタイミングチャートである。 実施の形態２にかかる半導体装置におけるスイッチセルの配置を説明する平面レイアウトの概略図である。 実施の形態３にかかる半導体装置におけるスイッチセルの配置を説明する平面レイアウトの概略図である。 実施の形態４にかかる半導体装置におけるスイッチセルの配置を説明する平面レイアウトの概略図である。 実施の形態５にかかる半導体装置のスイッチセルのブロック図である。 実施の形態５にかかるシュミットトリガ回路の回路図である。 実施の形態５にかかるシュミットトリガ回路の入出力特性を示すグラフである。 特許文献１に記載のスイッチセルの回路図である。 特許文献１に記載の半導体装置におけるスイッチセルの配置を説明する平面レイアウトの概略図である。 特許文献４にかかる半導体集積回路装置の電源スイッチコントローラのブロック図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１にかかる半導体装置の模式図を示す。図１に示すように、実施の形態１にかかる半導体装置は、Ｉ／Ｏ領域、第１の領域（例えば、電源制御領域）、第２の領域（例えば、常時電源供給領域）を有する。

Ｉ／Ｏ領域は、半導体装置における外部インタフェース回路が配置される領域である。外部インタフェース回路は、例えば、入出力回路及びパッドを有する。電源制御領域及び常時電源供給領域には、ともに半導体装置に実装される各種機能を実現する機能回路が配置される。実施の形態１では、機能回路は回路の最小機能を実現するセル（以下、スタンダードセルと称す）を組み合わせることで構成されるものとする。

また、電源制御領域は、スイッチ回路（以下、スイッチセルと称す）を有する。電源制御領域に配置されるスタンダードセルは、スイッチセルを介して電源が供給される。つまり、電源制御領域に配置されたスタンダードセルは、スイッチセルがオン状態のときには電源が供給されて動作可能な状態となり、スイッチセルがオフ状態のときには電源の供給が遮断されて停止状態となる。

一方、常時電源供給領域に配置されるスタンダードセルは、スイッチセルを介さずに外部から供給される電源がそのまま供給される。つまり、常時電源供給領域に配置されるスタンダードセルは、半導体装置に外部から電源が供給されている期間は常に電源が供給される。

ここで、図２に、図１に示すＩＩ−ＩＩ線に沿った半導体装置の断面図の模式図を示す。図２に示すように、半導体装置は、半導体基板１と半導体基板１の上層に設けられる複数の配線層を有する。図２に示す例では、配線層を３層としたが、本発明を実施するに当たり、配線層の層数は任意に設定できる。

半導体基板１において常時電源供給領域に相当する領域には、半導体装置内に設けられるスタンダードセルを構成するトランジスタ（図２では単にセルと表記した）が形成され、電源制御領域に相当する領域にはスタンダードセル及びスイッチセルＳＷＣが形成される。

また、図２に示す例では、グローバル電源配線ＧＶＤＤが配線層のうち最上層に設けられる。グローバル電源配線ＧＶＤＤは、半導体装置の回路形成領域（電源制御領域と常時電源供給領域とを含む領域）に形成される回路に対して電源を供給する。グローバル電源配線ＧＶＤＤは、回路形成領域の全体に亘って形成される。このグローバル電源配線ＧＶＤＤは、Ｉ／Ｏ領域に設けられる電源パッドに接続され、外部から電源の供給を受ける。

また、図２に示す例では、グローバル電源配線ＧＶＤＤの下層にローカル電源配線ＬＶＤＤが設けられる。ローカル電源配線ＬＶＤＤは、電源制御領域と常時電源供給領域とで分離して形成される。ローカル電源配線ＬＶＤＤのうち電源制御領域に対応して設けられるローカル電源配線ＬＶＤＤは、スイッチセルＳＷを介してグローバル電源配線ＧＶＤＤに接続される。また、ローカル電源配線ＬＶＤＤのうち電源制御領域に対応して設けられるローカル電源配線ＬＶＤＤは、電源制御領域に設けられる回路に対して電源供給を行う。ローカル電源配線ＬＶＤＤのうち常時電源供給領域に対応して設けられるローカル電源配線ＬＶＤＤは、直接グローバル電源配線ＧＶＤＤに接続される。また、ローカル電源配線ＬＶＤＤのうち常時電源供給領域に対応して設けられるローカル電源配線ＬＶＤＤは、常時電源供給領域に設けられる回路に対して電源供給を行う。

また、図２に示す例では、ローカル電源配線ＬＶＤＤの下層にセル配線が設けられる。セル配線は、半導体基板１上に形成されるスタンダードセル間、又は、回路を構成する素子の間を接続する配線である。なお、セル配線の一部をローカル電源配線ＬＶＤＤとして利用することも可能である。この場合、ローカル電源配線ＬＶＤＤとして利用するセル配線はスイッチセルＳＷに直接接続される形態となる。

なお、実施の形態１にかかる半導体装置においては、常時電源供給領域のグローバル電源配線ＧＶＤＤとローカル電源配線ＬＶＤＤはビア配線により接続される。また、ローカル電源配線ＬＶＤＤとセル配線とはビア配線により接続される。セル配線とスタンダードセルとはコンタクト配線によりと接続される。

ここで、実施の形態１にかかるスイッチセルＳＷの詳細について説明する。実施の形態１にかかる半導体装置では、スイッチセルＳＷは、第１のスイッチセルＳＷａと、第２のスイッチセルＳＷｂと、を含む。そこで、実施の形態１にかかる半導体装置のスイッチセルの配置を示すブロック図を図３に示す。なお、図３では、スイッチセルへの制御信号ＣＮＴを生成する電源制御回路１に説明するために、常時電源供給領域及び常時電源供給領域に設けられる回路についても示した。

常時電源回路領域には、電源制御回路１と、その他の回路と、が設けられる。その他の回路は、半導体装置の機能を実現するための回路が含まれる。電源制御回路１は、第１のスイッチセルＳＷａ及び第２のスイッチセルＳＷｂの導通状態と遮断状態との切り換えを制御する制御信号ＣＮＴを制御する。電源制御回路１は、常時電源供給領域に配置されているため、電源制御領域への電源供給が停止されている期間も動作する。なお、制御信号ＣＮＴは、電源制御回路１を用いずに外部から入力しても良い。

電源制御領域には、第１のスイッチセルＳＷａ、第２のスイッチセルＳＷｂ、電源制御対象回路が配置される。電源制御対象回路は、電源電圧の供給と遮断とが切り換えられる回路であって、半導体装置の機能を実現する回路である。第１のスイッチセルＳＷａは、グローバル電源配線ＧＶＤＤから電源制御対象回路への電源電圧の供給と遮断とを制御信号ＣＮＴの論理レベルに基づき切り換える。また、第１のスイッチセルＳＷａは、入力された制御信号ＣＮＴを後段回路に伝達する。第２のスイッチセルＳＷｂは、グローバル電源配線ＧＶＤＤから電源制御対象回路への電源電圧の供給と遮断とを制御信号ＣＮＴの論理レベルに基づき切り換える。第２のスイッチセルＳＷｂは、第１のスイッチセルＳＷａの後段に配置される。また、第２のスイッチセルＳＷｂは、電源制御対象回路に電源電圧を与えるローカル電源配線の電圧値ＭＯＮが閾値電圧に達したことに応じて制御信号ＣＮＴを後段回路に伝達する入力された制御信号ＣＮＴを後段回路に伝達する。なお、実施の形態１にかかる半導体装置では、第２のスイッチセルＳＷｂは、制御信号ＣＮＴを出力するタイミングでグローバル電源配線からローカル電源配線への電源の供給を開始する構成とする。

続いて、第１のスイッチセルＳＷａ及び第２のスイッチセルＳＷｂのさらに詳細な構成について説明する。実施の形態１にかかる半導体装置のスイッチセルのブロック図を図４に示す。なお、図４に示す例では、電源制御対象回路内にローカル電源配線ＬＶＤＤと、接地配線ＧＮＤと、セルを示した。セルは、ローカル電源配線ＬＶＤＤと接地配線ＧＮＤとの間に接続される。つまり、セルは、ローカル電源配線ＬＶＤＤに与えられる電源電圧と接地配線ＧＮＤを介して供給される接地電圧とに基づき動作する。

図４に示すように、第１のスイッチセルＳＷａは、第１の信号伝達部、第１のスイッチトランジスタ１１を有する。また、第１のスイッチセルＳＷａは、制御信号入力端子ＳＷＩＮ、制御信号出力端子ＳＷＯＵＴ、電源入力端子ＰＩＮ、電源出力端子ＰＯＵＴを有する。電源入力端子ＰＩＮには、グローバル電源配線ＧＶＤＤが接続され、電源出力端子ＰＯＵＴにはローカル電源配線ＬＶＤＤが接続される。制御信号入力端子ＳＷＩＮから制御信号出力端子ＳＷＯＵＴに至る経路が第１の信号伝達部となる。第１の信号伝達部は、制御信号ＣＮＴを伝達する経路である。図４に示す例では、第１の信号伝達部にはバッファ回路１０が設けられる。このバッファ回路１０は、グローバル電源配線ＧＶＤＤから供給される電源電圧と接地配線ＧＮＤから供給される接地電圧とに基づき動作する。つまり、第１のスイッチセルＳＷａは、バッファ回路１０を介して制御信号ＣＮＴを伝達する。バッファ回路１０は、制御信号ＣＮＴの伝達遅延を低減する目的で設けられるものである。

第１のスイッチトランジスタ１１は、ＰＭＯＳトランジスタにより形成される。第１のスイッチトランジスタ１１は、ソースが電源入力端子ＰＩＮに接続され、ドレインが電源出力端子ＰＯＵＴに接続される。第１のスイッチトランジスタ１１のゲートには、バッファ回路１０を介して制御信号ＣＮＴが入力される。つまり、第１のスイッチトランジスタ１１は、制御信号ＣＮＴの論理レベルに応じて前記グローバル電源配線と前記ローカル電源配線とを導通状態とするか遮断状態とするかを切り換える。

第２のスイッチセルＳＷｂは、第２の信号伝達部、第２のスイッチトランジスタ２１を有する。また、第２のスイッチセルＳＷｂは、制御信号入力端子ＳＷＩＮａ、制御信号出力端子ＳＷＯＵＴ、電源入力端子ＰＩＮ、電源出力端子ＰＯＵＴを有する。電源入力端子ＰＩＮには、グローバル電源配線ＧＶＤＤが接続され、電源出力端子ＰＯＵＴにはローカル電源配線ＬＶＤＤが接続される。制御信号入力端子ＳＷＩＮａから制御信号出力端子ＳＷＯＵＴに至る経路が第２の信号伝達部となる。第２の信号伝達部は、制御信号ＣＮＴを伝達する経路である。図４に示す例では、第２の信号伝達部にはゲーティング回路２０が設けられる。ゲーティング回路２０は、ローカル電源配線ＬＶＤＤの電圧値ＭＯＮが閾値電圧Ｖｔｈを超えるまでの期間、制御信号ＣＮＴの後段回路への伝達を遮断する。ゲーティング回路２０は、グローバル電源配線ＧＶＤＤから供給される電源電圧と接地配線ＧＮＤから供給される接地電圧とに基づき動作する。このゲーティング回路２０の詳細は後述する。なお、ゲーティング回路２０の反転入力端子に入力されるローカル電源配線ＬＶＤＤの電圧値ＭＯＮは、第２のスイッチセルＳＷｂの近傍に配線される第１層の電源配線と接続する。これは、配線層だけではなく、第１層の電源配線の電圧値ＭＯＮをモニタすることによって、トランジスタ層に対するチャージの進行状況をモニタする為である。

第２のスイッチトランジスタ２１は、ＰＭＯＳトランジスタにより形成される。第２のスイッチトランジスタ２１は、ソースが電源入力端子ＰＩＮに接続され、ドレインが電源出力端子ＰＯＵＴに接続される。第２のスイッチトランジスタ２１のゲートには、ゲーティング回路２０を介して制御信号ＣＮＴが入力される。つまり、第２のスイッチトランジスタ２１は、ゲーティング回路２０が出力する制御信号ＣＮＴの論理レベルに応じて前記グローバル電源配線と前記ローカル電源配線とを導通状態とするか遮断状態とするかを切り換える。

ここで、ゲーティング回路２０の詳細について説明する。ゲーティング回路２０の回路図を図５に示す。ゲーティング回路２０は、インバータ３０と、ＯＲ回路３１を有する。インバータ３０は、ローカル電源配線ＬＶＤＤの電圧値ＭＯＮが閾値電圧Ｖｔｈを超えた場合にロウレベルとなる判定信号ＭＯＮｂを生成する。判定信号ＭＯＮｂは、ローカル電源配線ＬＶＤＤの電圧値ＭＯＮが閾値電圧Ｖｔｈよりも低い電圧値であった場合、ハイレベルとなる。つまり、ゲーティング回路２０の閾値電圧Ｖｔｈは、インバータ３０の閾値電圧Ｖｔである。ＯＲ回路３１は、判定信号ＭＯＮｂと制御信号ＣＮＴとの論理和演算結果を制御信号ＣＮＴとして出力する。

インバータ３０は、ＮＭＯＳトランジスタＮ１と、ＰＭＯＳトランジスタＰ１とを有する。ＮＭＯＳトランジスタＮ１は、ソースが接地配線ＧＮＤに接続され、ドレインがＰＭＯＳトランジスタＰ１のドレインと接続される。ＰＭＯＳトランジスタＰ１のソースは、グローバル電源配線ＧＶＤＤに接続される。ＰＭＯＳトランジスタＰ１のゲートとＮＭＯＳトランジスタＮ１のゲートは共通接続され、ローカル電源配線ＬＶＤＤの電圧値ＭＯＮが入力される。そして、ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとの接続点から判定信号ＭＯＮｂを出力する。インバータ３０の閾値電圧Ｖｔｈは、一般的には電源電圧と接地電圧との電圧差の１／２の電圧値となる。閾値電圧Ｖｔｈは、例えば、接地配線ＧＮＤとＮＭＯＳトランジスタＮ１のソースとの間に抵抗を挿入することで、高く設定することができる。

ＯＲ回路３１は、ＮＭＯＳトランジスタＮ２〜Ｎ４、ＰＭＯＳトランジスタＰ２〜Ｐ４を有する。ＮＭＯＳトランジスタＮ２は、ソースが接地配線ＧＮＤに接続され、ゲートに判定信号ＭＯＮｂが入力される。ＮＭＯＳトランジスタＮ３は、ソースが接地配線ＧＮＤに接続され、ゲートに制御信号ＣＮＴが入力される。ＮＭＯＳトランジスタＮ２、Ｎ３のドレインは、互いに接続されると共にＰＭＯＳトランジスタＰ３のドレインと接続される。ＮＭＯＳトランジスタＮ２、Ｎ３のドレイン及びＰＭＯＳトランジスタＰ３のドレインが接続されるノードを以下ではノードＮＤと称す。ＰＭＯＳトランジスタＰ３は、ソースがＰＭＯＳトランジスタＰ２のドレインに接続され、ゲートに制御信号ＣＮＴが入力される。ＰＭＯＳトランジスタＰ２は、ソースがグローバル電源配線ＧＶＤＤに接続され、ゲートに判定信号ＭＯＮｂが入力される。

ＮＭＯＳトランジスタＮ４は、ソースが接地配線ＧＮＤに接続され、ドレインがＰＭＯＳトランジスタＰ４のドレインと接続される。ＰＭＯＳトランジスタＰ４のソースは、グローバル電源配線ＧＶＤＤに接続される。ＰＭＯＳトランジスタＰ４のゲートとＮＭＯＳトランジスタＮ４のゲートは共通接続され、ノードＮＤと接続される。そして、ＰＭＯＳトランジスタＰ４のドレインとＮＭＯＳトランジスタＮ４のドレインとの接続点から後段回路及び第２のスイッチトランジスタ２１のゲートに制御信号ＣＮＴを出力する。

制御信号ＣＮＴと判定信号ＭＯＮｂとが共にロウレベルである場合、ＰＭＯＳトランジスタＰ２、Ｐ３がオン状態となり、ＮＭＯＳトランジスタＮ２、Ｎ３がいずれもオフ状態となるため、ＯＲ回路３１は、ノードＮＤにハイレベル（例えば、電源電圧）の信号を生成する。そして、ＯＲ回路３１は、ＮＭＯＳトランジスタＮ４及びＰＭＯＳトランジスタＰ４により形成されるインバータにより、ロウレベル（例えば、接地電圧）の制御信号ＣＮＴを出力する。また、制御信号ＣＮＴと判定信号ＭＯＮｂとの少なくとも一方がハイレベルである場合、ＰＭＯＳトランジスタＰ２、Ｐ３の少なくとも一方がオフ状態となり、ＮＭＯＳトランジスタＮ２、Ｎ３の少なくとも一方がオン状態となるため、ＯＲ回路３１は、ノードＮＤにロウレベルの信号を生成する。そして、ＯＲ回路３１は、ＮＭＯＳトランジスタＮ４及びＰＭＯＳトランジスタＰ４により形成されるインバータにより、ハイレベル（例えば、接地電圧）の制御信号ＣＮＴを出力する。

続いて、第１のスイッチセルＳＷａと第２のスイッチセルＳＷｂとを図４に示す構成とした場合における半導体装置の動作について説明する。第１のスイッチセルＳＷａと第２のスイッチセルＳＷｂとを有する半導体装置の動作を示すタイミングチャートを図６に示す。図６に示す例は、第１のスイッチセルＳＷａ及び第２のスイッチセルＳＷｂの動作を中心に記載したものである。図６に示す例では、半導体装置は、第１のスイッチセルＳＷａ及び第２のスイッチセルＳＷｂの導通状態に応じて４つの状態を有する。以下の説明では、半導体装置の状態毎に半導体装置の動作を説明する。

まず、第１の状態（図６の状態番号１）では、第１のスイッチセルＳＷａの制御信号入力端子ＳＷＩＮに入力される制御信号ＣＮＴはハイレベルである。そのため、第１のスイッチセルの制御信号出力端子ＳＷＯＵＴから出力される制御信号ＣＮＴもハイベルとなる。また、第１の状態では、ローカル電源配線ＬＶＤＤには電源電圧が供給されていない。そのため、ローカル電源配線ＬＶＤＤの電圧は、ほぼ接地電圧となる。従って、第１の状態では、第２のスイッチセルＳＷｂ内の判定信号ＭＯＮｂはハイレベルとなる。そして、第２のスイッチセルＳＷｂは、前段に設けられる第１のスイッチセルＳＷａから出力される制御信号ＣＮＴがロウレベル、かつ、判定信号ＭＯＮｂがハイレベルであることに応じて制御信号出力端子ＳＷＯＵＴからハイレベルを出力する。つまり、第１の状態では、第１のスイッチセルＳＷａ及び第２のスイッチセルＳＷｂは、遮断状態となり、グローバル電源配線ＧＶＤＤからローカル電源配線ＬＶＤＤへの電源電圧の供給を遮断した状態である。

続いて、第２の状態（図６の状態番号２）の動作について説明する。第２の状態では、電源制御回路１が出力する制御信号ＣＮＴがハイレベルからロウレベルとなる。この制御信号ＣＮＴの論理レベルの遷移に応じて、第１のスイッチセルＳＷａが出力する制御信号ＣＮＴもロウレベルに遷移する。そして、第１のスイッチセルＳＷａでは、第１のスイッチトランジスタ１１がオン状態に切り替わり、グローバル電源配線ＧＶＤＤからローカル電源配線ＬＶＤＤに電源電圧の供給を開始する。従って、第２の状態では、ローカル電源配線ＬＶＤＤの電圧が上昇する。また、第１のスイッチトランジスタ１１がオフ状態からオン状態に切り替わることに応じて電源制御対象回路に配置されるセルを構成するトランジスタの制止容量及び電源制御対象回路の配線容量等に電流が流れ突入電流が発生する。また、突入電流の発生に応じてグローバル電源配線ＧＶＤＤの電圧が一時的に低下する。この時発生する突入電流及び電圧の低下は、オンするトランジスタが第１のスイッチトランジスタ１１の能力により制限される。

また、第２の状態では、ローカル電源配線ＬＶＤＤの電圧値ＭＯＮが第２のスイッチセルＳＷｂのインバータ３０の閾値電圧Ｖｔｈ以下である。そのため、インバータ３０が出力する判定信号ＭＯＮｂはハイレベルを維持する。従って、第１のスイッチセルＳＷａが出力する制御信号ＣＮＴがロウレベルとなっても、第２のスイッチセルＳＷｂが出力する制御信号ＣＮＴは、ハイレベルを維持する。また、第２のスイッチセルＳＷｂでは、出力する制御信号ＣＮＴがハイレベルを維持することから第２のスイッチトランジスタ２１は遮断状態を維持する。

続いて、第３の状態（図６の状態番号３）の動作について説明する。第３の状態では、電源制御回路１が出力する制御信号ＣＮＴがロウレベルを維持する。これにより、第１のスイッチセルＳＷａが出力する制御信号ＣＮＴもロウレベルを維持する。従って、第１のスイッチセルＳＷａでは、第１のスイッチトランジスタ１１がオン状態を維持し、グローバル電源配線ＧＶＤＤからローカル電源配線ＬＶＤＤへの電源電圧の供給を継続する。

また、第３の状態では、ローカル電源配線ＬＶＤＤの電圧値ＭＯＮが第２のスイッチセルＳＷｂのインバータ３０の閾値電圧Ｖｔｈを上回る。そのため、インバータ３０が出力する判定信号ＭＯＮｂはハイレベルからロウレベルに遷移する。これにより、ＯＲ回路３１は、出力する制御信号ＣＮＴの論理レベルをハイレベルからロウレベルに切り換える。つまり、第２のスイッチセルＳＷｂが出力する制御信号ＣＮＴは、ハイレベルからロウレベルに遷移する。そして、第２のスイッチセルＳＷｂでは、出力する制御信号ＣＮＴの論理レベルの切り替わりに応じて第２のスイッチトランジスタ２１をオフ状態からオン状態に切り換える。これにより、第２のスイッチトランジスタ２１を介してグローバル電源配線ＧＶＤＤからローカル電源配線ＬＶＤＤへの電源電圧の供給が開始される。つまり、第３の状態では、第１のスイッチトランジスタ１１及び第２のスイッチトランジスタ２１を用いてローカル電源配線ＬＶＤＤへの電源電圧の供給を行う。

第３の状態の開始時点では、オン状態となるスイッチトランジスタの数の増加に応じて、突入電流が発生する。ローカル電源配線ＬＶＤＤの電圧が第２の状態の開始時点よりも上昇しているため、この突入電流は、第２の状態の開始時点で発生する突入電流より小さくなる。また、突入電流の減少に伴いグローバル電源配線ＧＶＤＤの電圧降下量も小さくなる。また、第３の状態では、ローカル電源配線ＬＶＤＤに電源電圧を供給するスイッチトランジスタの数が増加することに伴いローカル電源配線ＬＶＤＤの電圧上昇の速度が速くなる。なお、第３の状態においてローカル電源配線ＬＶＤＤの電圧がグローバル電源配線ＧＶＤＤの電圧と等しくなる電圧まで上昇する。

続いて、第４の状態（図６の状態番号４）の動作について説明する。第４の状態では、電源制御回路１が出力する制御信号ＣＮＴがロウレベルからハイレベルとなる。この制御信号ＣＮＴの論理レベルの遷移に応じて、第１のスイッチセルＳＷａが出力する制御信号ＣＮＴもハイレベルに遷移する。そして、第１のスイッチセルＳＷａでは、第１のスイッチトランジスタ１１がオフ状態に切り替わり、グローバル電源配線ＧＶＤＤからローカル電源配線ＬＶＤＤに電源電圧の供給を停止する。また、第１のスイッチセルＳＷａが出力する制御信号ＣＮＴの論理レベルの遷移に応じて、第２のスイッチセルＳＷｂのゲーティング回路２０（即ち、ゲーティング回路２０内のＯＲ回路３１）が出力する制御信号ＣＮＴもハイレベルに遷移する。そして、第２のスイッチセルＳＷｂでは、第２のスイッチトランジスタ２１がオフ状態に切り替わり、グローバル電源配線ＧＶＤＤからローカル電源配線ＬＶＤＤに電源電圧の供給を停止する。

つまり、第４の状態では、第１のスイッチトランジスタ１１及び第２のスイッチトランジスタ２１がいずれも遮断状態となる。これに応じて、ローカル電源配線ＬＶＤＤの電圧値ＭＯＮは低下する。そして、ローカル電源配線ＬＶＤＤの電圧値ＭＯＮがゲーティング回路２０のインバータ３０の閾値電圧Ｖｔｈを下回ると判定信号ＭＯＮｂがロウレベルからハイレベルに遷移して、第４の状態から第１の状態に戻る。

上述したように、実施の形態１にかかる半導体装置では、第２のスイッチセルＳＷｂの導通状態をローカル電源配線ＬＶＤＤの電圧値ＭＯＮに応じて切り換えることでスロースイッチ制御を実現する。しかし、実際に半導体装置を設計する場合、電源制御領域の面積は２つのスイッチセルのみで制御できる面積よりも大きい。そこで、第１のスイッチセルＳＷａと第２のスイッチセルＳＷｂとの配置例について説明する。図７に実施の形態１にかかる半導体装置におけるスイッチセルの配置を説明する平面レイアウトの概略図を示す。なお、図７では、制御信号ＣＮＴが伝搬する順序を示す数字をスイッチセル上に記載した。

図７に示すように、より実際に近いレイアウトでは、電源制御領域にスイッチセルをマトリックス状に配置する。そして、第２のスイッチセルＳＷｂは、第１のスイッチセルの後段に配置する。また、複数の第２のスイッチセルＳＷｂがある場合、２つの第２のスイッチセルＳＷｂの間に第１のスイッチセルＳＷａが挿入されるように配置する。このような配置とすることで、第２のスイッチセルＳＷｂの間に挿入された第１のスイッチセルＳＷｂにより同時にオン状態となるスイッチトランジスタの個数を設定することができる。

また、図７に示す例では、制御信号ＣＮＴが伝搬する順序が１番目から５１番目までのスイッチセルは制御信号ＣＮＴが直列に伝搬するように配置し、５２番目以降のスイッチセルは制御信号ＣＮＴがツリー状に伝搬するように配置する。なお、図７に示す例では、３０番目、３５番目、４０番目、４５番目に制御信号ＣＮＴが伝搬するスイッチセルを第２のスイッチセルＳＷｂで構成し、その他のスイッチセルを第１のスイッチセルＳＷａで構成する。

続いて、図７に示したスイッチセルの配置例に対応する実施の形態１にかかる半導体装置の動作について説明する。実施の形態１にかかる半導体装置における電源制御領域（図７の配置例）の起動動作と停止動作とのタイミングチャートを図８に示す。

図８に示す例では、タイミングｔ１において、電源制御回路１が出力する制御信号ＣＮＴがハイレベルからロウレベルに遷移する。そして、制御信号ＣＮＴの遷移に応じて１番目から２９番目のスイッチセルがオン状態となる。タイミングｔ１では、オン状態となるスイッチに合わせてローカル電源配線ＬＶＤＤの電圧値ＭＯＮが上昇するが、この電圧の上昇率は、電源制御領域の位置によって異なる。具体的には、１番目から２９番目のスイッチが配置されている領域の近傍のローカル電源配線ＬＶＤＤは、急速にグローバル電源配線ＧＶＤＤの電圧に達する。一方、未だオフ状態のスイッチセル（３０番目以降のスイッチセル）が配置される領域のローカル電源配線ＬＶＤＤの電圧上昇率は、１番目から２９番目のスイッチが配置される領域の近傍のローカル電源配線ＬＶＤＤの電圧上昇率よりも小さくなる。これは、オン状態のスイッチセルから遠いローカル電源配線ＬＶＤＤは、オン状態のスイッチセルからの距離に応じて寄生抵抗成分が増加するため、当該寄生抵抗成分により電圧降下が生じるためである。

続いて、タイミングｔ２以降の動作について説明する。タイミングｔ２以降では、タイミングｔ２からｔ５の各時点で、３０番目、３５番目、４０番目、４５番目に配置された第２のスイッチセルＳＷｂが順にオン状態に切り替る。これは、タイミングｔ２からｔ５の各時点で、３０番目、３５番目、４０番目、４５番目に配置された第２のスイッチセルＳＷｂの閾値電圧Ｖｔｈを当該スイッチセルの近傍のローカル電源配線ＬＶＤＤの電圧値ＭＯＮが上回るためである。そして、ローカル電源配線ＬＶＤＤは、第２のスイッチセルＳＷｂの閾値電圧Ｖｔｈを超えると急速に立ち上がる。

図８に示す例では、タイミングｔ１〜ｔ５の各時点においてオン状態になるスイッチセルが増加する。そのため、タイミングｔ１〜ｔ５の各時点で突入電流が生じる。この突入電流は、タイミングｔ１からｔ５まで時間が進ごとに小さくなる。これは、時間が進につれて未充電の寄生容量が小さくなることと、時間が進につれてローカル電源配線ＬＶＤＤの電圧値ＭＯＮが上昇することに起因する。また、突入電流が小さくなるのに伴ってグローバル電源配線ＧＶＤＤの電圧降下も小さくなる。

上記説明より、実施の形態１にかかる半導体装置は、電源制御領域に第１のスイッチセルＳＷａと第２のスイッチセルＳＷｂとを有する。第２のスイッチセルＳＷｂは、自スイッチセルが電源電圧を供給するローカル電源配線ＬＶＤＤの電圧値ＭＯＮが予め設定された閾値電圧Ｖｔｈに達するまでの間、オフ状態を維持すると共に後段回路に伝達する制御信号ＣＮＴをスイッチセルのオフ状態を指示する値（例えば、ハイレベル）に維持する。一方、第１のスイッチセルＳＷａは、入力された制御信号ＣＮＴを即座に後段回路に伝達すると共に入力された制御信号ＣＮＴに応じて即座にオン状態となる。そして、実施の形態１にかかる半導体装置では、制御信号ＣＮＴを第１のスイッチセルＳＷａに伝達した後で第２のスイッチセルＳＷｂに伝達する。これにより、実施の形態１にかかる半導体装置では、第１のスイッチセルＳＷａと第２のスイッチセルＳＷｂとが同時にオン状態となることを防止する。スイッチセルをこのような配置とすることで、実施の形態１にかかる半導体装置では、グローバル電源配線ＧＶＤＤから電源制御領域に流れる突入電流を分散すると共に、一度に流れる突入電流のピーク値を低減することができる。

また、第２のスイッチセルＳＷｂは、第１のスイッチセルＳＷａよりもオン状態に切り替るタイミングが遅くなる。従来、スイッチセルのオン状態への切り替わりの遅れ時間量は、コンデンサ等による遅延回路により設定した。そのため、従来は、遅延量を設定するためにシミュレーション等により突入電流を見積もりながらコンデンサの容量値を設定する必要があった。しかしながら、実施の形態１にかかる第２のスイッチセルＳＷｂでは、コンデンサを用いることなく、制御信号ＣＮＴの伝搬を遅延させることができる。これにより、実施の形態１にかかる半導体装置では、シミュレーションによるパラメータ（例えば、コンデンサの容量値）の調整処理を省略して設計時間を短縮することができる。

また、一般的にコンデンサは、回路面積が大きくなる傾向があるが、第２のスイッチセルＳＷｂは、コンデンサ等の大きな回路面積が必要な素子を含んでいない。そのため、実施の形態１にかかる半導体装置は、従来に比べ回路面積を削減することができる。

また、第１のスイッチセルＳＷａ及び第２のスイッチセルＳＷｂは、アナログ回路を用いずに構成することができる。アナログ回路に用いられる回路は、一般的に、デジタル回路に用いられる回路とは異なる特性を求められる。例えば、コンパレータは電源ノイズに起因して誤動作を生じ、基準電圧生成部等により形成される基準電圧に電源ノイズ等の影響を受ける場合当該基準電圧に基づき動作する回路が誤動作を生じる。このような誤動作を防止するためには、アナログ回路は、デジタル回路とは異なる電源系の領域に形成される。しかしながら、実施の形態１にかかる半導体装置で用いられる第１のスイッチセルＳＷａ及び第２のスイッチセルＳＷｂは、アナログ回路を含まないため、電源制御領域がデジタル回路しか含まない場合であっても電源制御領域内に形成することができる。このような配置が可能なことから、実施の形態１にかかる半導体装置は、設計の自由度を高めることができる。

また、実施の形態１にかかる半導体装置では、図７に示すように、制御信号ＣＮＴを電源制御領域の外周部に伝搬させた後、電源制御領域の内側に向かって伝搬させる。制御信号ＣＮＴをこのように伝搬させることで、電源制御領域の外周部のローカル電源配線ＬＶＤＤの電圧がまず上昇し、その後電源制御領域の内周部のローカル電源配線ＬＶＤＤの電圧が上昇する。一般的に、電源制御領域の外周部には、電源制御領域と他の領域との信号の授受を行うインタフェース回路が設けられ、電源制御領域の内周部に処理回路が設けられる。そのため、電源制御領域の外周部から電圧を立ち上げることで、内部に設けられた処理回路が不定な入力信号により発生する電源立ち上げ時のＣＭＯＳゲートの貫通電流を抑制する効果が期待でき、且つ、電源立ち上げ時間の短縮に結びつく。

実施の形態２
実施の形態２では、スイッチセルの配置方法の別の例について説明する。そこで、実施の形態２にかかる半導体装置におけるスイッチセルの配置を示す平面レイアウトの概略図を図９に示す。なお、実施の形態２では、第２のスイッチセルＳＷｂとして、低閾値スイッチセルＳＷｂ１と高閾値スイッチセルＳＷｂ２とを有する。

低閾値スイッチセルＳＷｂ１は、実施の形態１の第２のスイッチセルＳＷｂと同じものであり、閾値電圧Ｖｔｈとして第１の電圧（電源電圧の半分の電圧値（例えば、０．６Ｖ））が設定される。高閾値スイッチセルＳＷｂ２は、低閾値スイッチセルＳＷｂ１よりも高い第２の電圧（例えば、０．９Ｖ）の閾値電圧Ｖｔｈを有する。

図９に示すように、実施の形態２にかかる半導体装置では、低閾値スイッチセルＳＷｂ１を３０番目、３５番目、４０番目、４５番目に制御信号ＣＮＴが伝達される位置に配置する。また、実施の形態２にかかる半導体装置では、高閾値スイッチセルＳＷｂ２を４９番目、５２番目に制御信号ＣＮＴが伝達される位置に配置する。

高閾値スイッチセルＳＷｂ２をこのような配置とすることで、４９番目以降に制御信号ＣＮＴが伝達されるスイッチセルがオン状態となるタイミングを実施の形態１にかかる半導体装置（例えば、図７）よりも遅くすることができる。

制御信号ＣＮＴの伝搬が後半になると、制御信号ＣＮＴが達する前にオン状態となったスイッチセルによりローカル電源配線ＬＶＤＤの電圧が上昇し、後半に配置されるスイッチセルの閾値電圧Ｖｔｈよりも高い電圧となっていることがある。このような場合、後半のスイッチセルではスロースイッチ制御を実質的に行うことができない問題がある。しかしながら、実施の形態１では、低閾値スイッチセルＳＷｂ１の後段に高閾値スイッチセルＳＷｂ２を配置することで、制御信号ＣＮＴが伝搬するまでに時間がかかる後半のスイッチセルにおいても有効にスロースイッチ制御を行うことができる。つまり、実施の形態２にかかる半導体装置では、実施の形態１にかかる半導体装置よりもなだらかにローカル電源配線ＬＶＤＤの電圧値を上昇させることが可能になる。

実施の形態３
実施の形態３では、スイッチセルの配置方法の別の例について説明する。実施の形態３においても、低閾値スイッチセルＳＷｂ１と高閾値スイッチセルＳＷｂ２とを用いる。実施の形態３にかかる半導体装置におけるスイッチセルの配置を示す平面レイアウトの概略図を図１０に示す。

図１０に示すように、実施の形態３にかかる半導体装置では、１番目から２８番目（前半）に制御信号ＣＮＴが伝搬されるスイッチセルとして第１のスイッチセルＳＷａを配置する。また、実施の形態３にかかる半導体装置では、２９番目から４８番目（中盤）に制御信号ＣＮＴが伝搬されるスイッチセルとして低閾値スイッチセルＳＷｂ１を配置する。さらに、実施の形態３にかかる半導体装置では、４９番目以降（後半）に制御信号ＣＮＴが伝搬されるスイッチセルとして高閾値スイッチセルＳＷｂ２を配置する。

実施の形態３は、第２のスイッチセルＳＷｂを連続して配置することも可能である例を示すものである。このような場合において、図１０に示すように、低閾値スイッチセルＳＷｂ１の後に高閾値スイッチセルＳＷｂ２を配置することで、スロースイッチ制御を電源制御領域全体において有効に機能させることができる。

実施の形態４
実施の形態４では、スイッチセルの配置方法の別の例について説明する。実施の形態４においても、低閾値スイッチセルＳＷｂ１と高閾値スイッチセルＳＷｂ２とを用いる。実施の形態４にかかる半導体装置におけるスイッチセルの配置を示す平面レイアウトの概略図を図１１に示す。

図１１に示すように、実施の形態４にかかる半導体装置では、１番目から５１番目までは、実施の形態１にかかる半導体装置（図８）と同様に制御信号ＣＮＴを伝搬させる。そして、５１番目に制御信号ＣＮＴが伝搬するスイッチセルは、４つのスイッチセルに並列して制御信号ＣＮＴを伝搬させる。そして、制御信号ＣＮＴが並列して与えられる４つのスイッチセルとして高閾値スイッチセルＳＷｂ２が設けられる。

つまり、実施の形態４は、制御信号ＣＮＴの伝搬方法の別の形態を示すものである。このとき、並列してオン状態に切り替るスイッチセルとして高閾値スイッチセルＳＷｂ２を用いることで、後半にオン状態に切り替るスイッチセルに対してもスロースイッチ制御を有効にすることができる。

実施の形態５
実施の形態５では、第２のスイッチセルＳＷｂの別の形態である第２のスイッチセルＳＷｃについて説明する。第２のスイッチセルＳＷｃを含む半導体装置のブロック図を図１２に示す。なお、実施の形態５の説明では、実施の形態１で説明した構成要素については説明を省略する。

図１２に示すように、第２のスイッチセルＳＷｃは、シュミットトリガ回路２２を介してゲーティング回路２０の反転入力端子（インバータ３０の入力端子）にローカル電源配線ＬＶＤＤの電圧値ＭＯＮに応じた論理レベルの信号を入力する。そこで、このシュミットトリガ回路２２の詳細について説明する。

シュミットトリガ回路２２の回路図を図１３に示す。図１３に示すように、シュミットトリガ回路２２は、ＮＭＯＳトランジスタＮ１１〜Ｎ１４、ＰＭＯＳトランジスタＰ１１〜Ｐ１４を有する。

ＮＭＯＳトランジスタＮ１１は、ソースが接地配線ＧＮＤに接続され、ドレインがＮＭＯＳトランジスタＮ１２のソースに接続される。ＮＭＯＳトランジスタＮ１２は、ドレインがＰＭＯＳトランジスタＰ１２のドレインに接続される。ＰＭＯＳトランジスタＰ１１は、ソースがグローバル電源配線ＧＶＤＤに接続される。ＮＭＯＳトランジスタＮ１１、Ｎ２、ＰＭＯＳトランジスタＰ１１、Ｐ１２のゲートには、ローカル電源配線ＬＶＤＤの電圧値ＭＯＮが入力電圧Ｖｉｎとして入力される。

ＮＭＯＳトランジスタＮ１３は、ソースが接地配線ＧＮＤに接続され、ドレインがＮＭＯＳトランジスタＮ１１のドレインとＮＭＯＳトランジスタＮ１２のソースとの接続点に接続される。ＮＭＯＳトランジスタＮ１３のゲートには、シュミットトリガ回路２２の出力電圧Ｖｏｕｔが入力される。ＰＭＯＳトランジスタＰ１３は、ソースがグローバル電源配線ＧＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＰ１１のドレインとＰＭＯＳトランジスタＰ１２のソースとの接続点に接続される。ＰＭＯＳトランジスタＰ１３のゲートには、シュミットトリガ回路２２の出力電圧Ｖｏｕｔが入力される。

ＮＭＯＳトランジスタＮ１４は、ソースが接地配線ＧＮＤに接続され、ドレインがＰＭＯＳトランジスタＰ１４のドレインと接続される。ＰＭＯＳトランジスタＰ１４のソースは、グローバル電源配線ＧＶＤＤに接続される。ＰＭＯＳトランジスタＰ１４のゲートとＮＭＯＳトランジスタＮ１４のゲートは共通接続され、ＮＭＳＯトランジスタＮ１２のドレインとＰＭＯＳトランジスタＰ１２のドレインとの接続点に接続される。そして、ＰＭＯＳトランジスタＰ１４のドレインとＮＭＯＳトランジスタＮ１４のドレインとの接続点からゲーティング回路２０に出力電圧Ｖｏｕｔを出力する。

シュミットトリガ回路２２の入出力特性を図１４に示す。図１４に示すように、シュミットトリガ回路２２は、入力電圧Ｖｉｎの立ち上がりエッジに対する閾値電圧Ｖｔｈ＿Ｈと。入力電圧Ｖｉｎの立ち下がりエッジに対する閾値電圧Ｖｔｈ＿Ｌが異なる。より具体的には、閾値電圧Ｖｈｔ＿Ｈは、閾値電圧Ｖｔｈ＿Ｌよりも高い。

このような入出力特性を有するシュミットトリガ回路２２によりローカル電源配線ＬＶＤＤの電圧値ＭＯＮの電圧レベルを判定することで、ローカル電源配線ＬＶＤＤの電圧値ＭＯＮが一度閾値電圧を超えた後に一時的に低下するような場合においても第２のスイッチトランジスタ２１がオン状態とオフ状態とを繰り返すことを防止することができる。ローカル電源配線ＬＶＤＤは、ローカル電源配線ＬＶＤＤに接続されるセルの動作状態に応じて電圧が上下することがある。そのため、シュミットトリガ回路２２によりローカル電源配線ＬＶＤＤの電圧値ＭＯＮの電圧レベルを判定することで、電源制御領域に配置される回路の動作を安定させることができる。

上記説明より、実施の形態５にかかる半導体装置は、シュミットトリガ回路２２を用いることで、他の実施の形態にかかる半導体装置よりも安定した回路動作を実現することができる。なお、シュミットトリガ回路２２は、デジタル回路であり、実施の形態１にかかる半導体装置と同様に回路面積を削減する効果及び回路設計の簡易化の効果を得ることができる。また、実施の形態１〜４にかかる半導体装置においても、シュミットトリガ回路２２を有する第２のスイッチセルＳＷｃを用いることができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１ 電源制御回路
１０ バッファ回路
１１、２１ スイッチトランジスタ
２０ ゲーティング回路
２２ シュミットトリガ回路
３０ インバータ
３１ ＯＲ回路
ＣＮＴ 制御信号
ＤＬＹ 遅延回路
ＧＮＤ 接地配線
ＧＶＤＤ グローバル電源配線
ＬＶＤＤ ローカル電源配線
ＭＯＮ 電圧値
ＭＯＮｂ 判定信号
Ｎ１〜Ｎ４、Ｎ１１〜Ｎ１４ ＮＭＯＳトランジスタ
Ｐ１〜Ｐ４、Ｐ１１〜Ｐ１４ ＰＭＯＳトランジスタ
ＰＩＮ 電源入力端子
ＰＯＵＴ 電源出力端子
ＳＷａ、ＳＷｂ、ＳＷｃ スイッチセル
ＳＷｂ１ 低閾値スイッチセル
ＳＷｂ２ 高閾値スイッチセル
ＳＷＩＮ、ＳＷＩＮａ 制御信号入力端子
ＳＷＯＵＴ 制御信号出力端子

Claims (9)

1. 複数の領域に対して電源電圧を供給するグローバル電源配線と、
   前記複数の領域のうち一の領域に前記電源電圧を供給するローカル電源配線と、
   前記グローバル電源配線から前記ローカル電源配線への前記電源電圧の供給と遮断とを制御信号の論理レベルに基づき切り換える第１、第２のスイッチセルと、を有し、
   前記第１のスイッチセルは、前記制御信号の論理レベルに応じて前記グローバル電源配線と前記ローカル電源配線とを導通状態とするか遮断状態とするかを切り換える第１のスイッチトランジスタと、前記制御信号を伝達する第１の信号伝達部と、を有し、
   前記第２のスイッチセルは、前記制御信号の論理レベルに応じて前記グローバル電源配線と前記ローカル電源配線とを導通状態とするか遮断状態とするかを切り換える第２のスイッチトランジスタと、前記ローカル電源配線の電圧値が閾値電圧に達するまでの期間前記制御信号の後段回路への伝達を遮断する第２の信号伝達部と、を有し、
   前記第２のスイッチセルは、前記第１のスイッチセルの後段に配置される半導体装置。
2. 前記第２のスイッチトランジスタは、前記第２の信号伝達部が出力する前記制御信号に応じて前記グローバル電源配線と前記ローカル電源配線とを導通状態とするか遮断状態とするかを切り換える請求項１に記載の半導体装置。
3. 前記第２の信号伝達部は、
   前記ローカル電源配線の電圧値が前記閾値電圧を超えた場合にロウレベルとなる判定信号を生成するインバータと、
   前記判定信号と前記制御信号との論理和演算結果を前記制御信号として出力する論理和回路と、を有する請求項１又は２に記載の半導体装置。
4. 前記第２の信号伝達部は、前記ローカル電源配線の電圧値を入力信号とし、前記インバータに出力信号を出力するシュミットトリガ回路を有する請求項３に記載の半導体装置。
5. 前記第１の信号伝達部は、前記制御信号の伝搬遅延を低減するバッファ回路を介して前記制御信号を伝達する請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記第２のスイッチセルは、前記一の領域内に複数個配置され、前記第２のスイッチセルの間には直列に接続される複数の前記第１のスイッチセルが配置される請求項１乃至５のいずれか１項に記載の半導体装置。
7. 前記第２のスイッチセルは、前記閾値電圧として第１の電圧が設定される低閾値スイッチセルと、前記閾値電圧として前記第１の電圧よりも高い第２の電圧が設定される高閾値スイッチセルとを含み、前記高閾値スイッチセルは、前記低閾値スイッチセルよりも後段に配置される請求項１乃至６のいずれか１項に記載の半導体装置。
8. 前記ローカル電源配線は、前記一の領域に配置される回路に高電位側電源を供給し、
   前記第１、第２のスイッチトランジスタは、ＰＭＯＳトランジスタである請求項１乃至７のいずれか１項に記載の半導体装置。
9. 前記制御信号は、前記グローバル電源配線から前記電源電圧が常時供給される常時電源供給領域に配置される制御回路により生成される請求項１乃至８のいずれか１項に記載の半導体装置。

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