CN114823658A - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置。即使在电源开关电路内需要空闲区域时也抑制电源供给能力的降低。半导体装置具有：第一区域，配置逻辑电路；第二区域，配置与上述逻辑电路不同的功能电路；以及第一电源开关电路，与上述第二区域邻接地设置，将第一电源线与向上述逻辑电路和上述功能电路供给电源的第二电源线连接，上述第一电源开关电路具有：第一晶体管，具有比上述逻辑电路中使用的晶体管的尺寸大的尺寸，将上述第一电源线与上述第二电源线连接；端盖，设置于与上述功能电路邻接的区域；以及第二晶体管，设置于配置上述第一晶体管的区域与上述端盖之间，具有与上述逻辑电路中使用的晶体管相同的尺寸，将上述第一电源线与上述第二电源线连接。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
为了削减半导体装置的泄漏电流，公知有如下的方法：在电源线与多个电路块各自的电源线亦即虚拟电源线之间设置有在电路块的工作时导通的电源开关电路。
为了提高电源开关电路的电源供给能力，将电源开关电路中使用的晶体管的尺寸设计得比逻辑电路中使用的单元晶体管的尺寸大。在将尺寸不同的晶体管邻接地配置的情况下，在半导体装置的制造时，尺寸较小的晶体管的栅电极等的形状容易偏差。为了抑制形状的偏差，尺寸相互不同的晶体管隔开由布置规则决定的间隔而配置。例如，通过在电源开关电路的端部设置空闲区域，从而电源开关电路的晶体管和与电源开关电路邻接的逻辑电路等晶体管分开满足布置规则的间隔而配置。例如，在电源开关电路的空闲区域配置虚拟栅电极或者虚拟晶体管等。
专利文献1：美国专利第10141336号说明书；
专利文献2：美国专利申请公开第2019/0244900号说明书；
专利文献3：美国专利申请公开第2019/0214377号说明书；
专利文献4：特开2018-190760号公报；
专利文献5：国际公开第2017/208887号。
近来，为了兼得半导体装置的高集成化和泄漏电流的抑制，搭载于半导体装置的晶体管例如从平面型FET(Field Effect Transistor：场效应晶体管)置换为具有立体构造的finFET等。与此相伴，逻辑电路中使用的晶体管的尺寸与电源开关电路中使用的晶体管的尺寸之差处于变大的趋势。而且，为了抑制制造时的栅电极等的形状的偏差，在电源开关电路的端部设置更大的空闲区域。
空闲区域越大，则电源开关电路的尺寸越大，每单位尺寸的电源供给能力降低。另外，通常，在半导体装置内配置多个电源开关电路。因此，若电源开关电路的尺寸变大，则能够搭载于半导体装置的逻辑电路的规模变小。在维持逻辑电路的规模的情况下，半导体装置的芯片尺寸变大。
发明内容
本发明是鉴于上述的点而完成的，目的在于，即使在电源开关电路内需要空闲区域的情况下也抑制电源供给能力的降低。
在本发明的一个技术方案中，半导体装置具有：第一区域，其配置逻辑电路；第二区域，其配置与上述逻辑电路不同的功能电路；以及第一电源开关电路，其与上述第二区域邻接地设置，并将第一电源线与向上述逻辑电路和上述功能电路供给电源的第二电源线连接，上述第一电源开关电路具有：第一晶体管，其具有比上述逻辑电路中使用的晶体管的尺寸大的尺寸，并将上述第一电源线与上述第二电源线连接；端盖，其设置于与上述功能电路邻接的区域；以及第二晶体管，其设置于配置上述第一晶体管的区域与上述端盖之间，具有与上述逻辑电路中使用的晶体管相同的尺寸，并将上述第一电源线与上述第二电源线连接。
根据所公开的技术，即使在电源开关电路内需要空闲区域的情况下，也能够抑制电源供给能力的降低。
附图说明
图1是表示第一实施方式的半导体装置的布置的一例的图。
图2是表示图1的电源开关电路SPSW、PPSW的一例的框图。
图3是表示设置于图1的周边区域的电源开关电路的布置的一例的图。
图4是表示图3的电源开关电路PPSW的电源布线的布置的一例的图。
图5是表示图4的翅片、栅电极和局部布线的布置的图。
图6是表示图3和图4的n2-fin×m1晶体管的构造的一例的立体图。
图7是表示沿着图4的Y1-Y1’线的剖面的图。
图8是表示沿着图4的X1-X1’线的剖面的图。
图9是表示设置于图1的标准单元区域的电源开关电路的布置的一例的图。
图10是表示其他的电源开关电路的电路布置的一例(比较例)的图。
图11是表示第二实施方式的半导体装置的布置的一例的图。
图12是表示第三实施方式的半导体装置的布置的一例的图。
图13是表示第四实施方式的半导体装置的布置的一例的图。
图14是表示第五实施方式的半导体装置的布置的一例的图。
图15是表示第六实施方式的半导体装置的布置的一例的图。
附图标记的说明
100、102、104、106、108、110…半导体装置；ATr1、ATr2…附加晶体管；D…漏极区域；E1、E2…区域；ECAP…端盖；G…栅电极；MBUF…主缓冲部；MTr…主晶体管；PA…周边区域；PCNT…电源控制信号；PCNT1、PCNT2…电源开关控制电路；PD、PD1、PD2、PD3、PD4…功率域；PPSW、PPSWa、PPSWb…电源开关电路；PPSWc、PPSWd、PPSWe…电源开关电路；PT1、PT2…p沟道晶体管；S…源极区域；SBUF…子缓冲部；SCA…标准单元区域；SIG…信号线；SP1…间隔；SPSW…电源开关电路；STr…子晶体管；VDD…电源线；VSS…电源线(接地线)；VVDD…虚拟电源线；WLT…阱抽头。
具体实施方式
以下，使用附图对实施方式进行说明。以下，供给电源的电源线使用电源名和附图标记。
(第一实施方式)
图1表示第一实施方式的半导体装置的布置的一例。图1所示的半导体装置100例如具有至少一个功率域PD1。在功率域PD1内设置有：配置未图示的多个标准单元的标准单元区域SCA、以及配置一个或者多个RAM(Random Access Memory：随机存取存储器)的多个周边区域PA。标准单元区域SCA为配置逻辑电路的第一区域的一例，周边区域PA为设置有与逻辑电路不同的功能电路的第二区域的一例。
在图1中，仅表示一个功率域PD1，但半导体装置100也可以具有多个功率域。此外，在图1中功率域PD1的左侧也可以是半导体装置100的芯片端。虽然没有特别限定，但搭载于半导体装置100的晶体管为finFET。关于finFET，利用图6进行说明。
在标准单元区域SCA中，多个电源开关电路SPSW隔开间隔地配置。另外，在标准单元区域SCA的周围配置由阴影图案表示的端盖ECAP。端盖ECAP具有虚拟栅电极或者虚拟晶体管。此外，也可以不在标准单元区域SCA配置电源开关电路SPSW，而仅配置标准单元。
在各周边区域PA中配置一个或者多个RAM，在一部分的周边区域PA中，与RAM邻接地配置多个电源开关电路PPSW和端盖ECAP。RAM为作为硬宏的存储器IP(IntellectualProperty：知识产权)的一例，为具有规定功能的功能电路的一例。电源开关电路PPSW为第一电源开关电路的一例。电源开关电路SPSW为第二电源开关电路的一例。
图2表示图1的电源开关电路SPSW、PPSW的一例。电源开关电路PPSW具有p沟道晶体管PT1和电源开关控制电路PCNT1。电源开关电路SPSW具有p沟道晶体管PT2和电源开关控制电路PCNT2。此外，实际上，p沟道晶体管PT1、PT2分别包含并联连接的多个晶体管。此外，电源开关电路SPSW和电源开关电路PPSW也可以分别具有n沟道晶体管来取代p沟道晶体管PT1和p沟道晶体管PT2。在该情况下，n沟道晶体管的源极与接地线VSS连接，漏极与标准单元的各逻辑电路连接，与供给接地电位的虚拟接地线连接。
p沟道晶体管PT1的源极例如与供给外部电源VDD的电源线VDD连接，p沟道晶体管的漏极与虚拟电源线VVDD连接，该虚拟电源线VVDD与标准单元和RAM的电源端子连接。电源线VDD为第一电源线的一例，虚拟电源线VVDD为第二电源线的一例。p沟道晶体管PT1的栅电极与电源开关控制电路PCNT1的输出连接。
p沟道晶体管PT2的源极与电源线VDD连接，p沟道晶体管的漏极与虚拟电源线VVDD连接。p沟道晶体管PT2的栅电极与电源开关控制电路PCNT2的输出连接。
各电源开关控制电路PCNT1、PCNT2为了始终工作而与电源线VDD和接地线VSS连接，基于电源控制信号PCNT进行工作。在电源控制信号PCNT表示使功率域PD1内的电路进行工作的有源模式的情况下，电源开关控制电路PCNT1向p沟道晶体管PT1的栅电极供给接地电压VSS。由此，p沟道晶体管PT1导通，电源线VDD与虚拟电源线VVDD相互连接。
在电源控制信号PCNT表示有源模式的情况下，电源开关控制电路PCNT2向p沟道晶体管PT2的栅电极供给接地电压VSS。由此，p沟道晶体管PT2导通，电源线VDD与虚拟电源线VVDD相互连接。
在电源控制信号PCNT表示断电模式的情况下，电源开关控制电路PCNT1向p沟道晶体管PT1的栅电极供给电源电压VDD。由此，p沟道晶体管PT1截止，电源线VDD与虚拟电源线VVDD的连接被切断。
在电源控制信号PCNT表示断电模式的情况下，电源开关控制电路PCNT2向p沟道晶体管PT2的栅电极供给电源电压VDD。由此，p沟道晶体管PT2截止，电源线VDD与虚拟电源线VVDD的连接被切断。这样，p沟道晶体管PT1、PT2基于共用的电源控制信号PCNT进行工作，作为将电源线VDD与虚拟电源线VVDD连接的电源开关而发挥功能。
RAM的电源端子与虚拟电源线VVDD连接，RAM的接地端子与接地线VSS连接。同样，标准单元的电源端子与虚拟电源线VVDD连接，标准单元的接地端子与接地线VSS连接。
p沟道晶体管PT1、PT2在有源模式中导通，将电源线VDD与虚拟电源线VVDD连接。由此，功率域PD1内的RAM和标准单元在有源模式中，经由虚拟电源线VVDD接受电源电压VDD，进行工作。另一方面，p沟道晶体管PT1、PT2在断电模式中截止，切断电源线VDD与虚拟电源线VVDD的连接。由此，功率域PD1内的RAM和标准单元在断电模式中，停止电源电压VDD的供给，停止工作。
此外，多个p沟道晶体管PT1也可以利用栅电极分别接受来自电源开关控制电路PCNT1的相互不同的定时的控制信号，依次导通，依次截止。同样，多个p沟道晶体管PT2也可以利用栅电极分别接受来自电源开关控制电路PCNT2的相互不同的定时的控制信号，依次导通，依次截止。
通过使p沟道晶体管PT1(或者PT2)的工作定时错开，而抑制电流从电源VDD急剧流过虚拟电源线VVDD。由此，能够缓和在电源开关电路PPSW、SPSW的工作的开始时产生的电源噪声。
图3表示设置于图1的周边区域PA的电源开关电路PPSW的布置的一例。在图3中，表示电源开关电路PPSW为使用设置于沿X方向延伸的5根电源线(VVDD、VSS)之间的4个区域的4高度单元的例子。此外，电源开关电路PPSW也可以是双高度单元(2高度单元)，也可以是8高度单元。X方向为第一方向的一例。
电源开关电路PPSW具有主晶体管MTr、子晶体管STr、附加晶体管ATr1、ATr2、阱抽头WLT、主缓冲部MBUF、子缓冲部SBUF和两个端盖ECAP。主晶体管MTr、子晶体管STr和附加晶体管ATr1、ATr2分别具有与图2所示的p沟道晶体管PT1对应的多个p沟道晶体管。主晶体管MTr和子晶体管STr为第一晶体管的一例。附加晶体管ATr1为第二晶体管的一例，附加晶体管ATr2为第五晶体管的一例。
主晶体管MTr具备具有n1个翅片和m1个栅电极的多个晶体管(以下，也称为n1-fin×m1晶体管)。另外，主晶体管MTr具备具有n2个翅片和m1个栅电极的多个晶体管(以下，也称为n2-fin×m1晶体管)。附加晶体管ATr1、ATr2具备具有n2个翅片和m2个栅电极的多个晶体管(以下，也称为n2-fin×m2晶体管)。这里，n1、n2、m1和m2为n1＞n2、m1＞m2的关系成立的任意的自然数。
各晶体管的尺寸根据翅片数和栅电极的数量而不同。例如在n1＝8、n2＝3、m1＝10、m2＝1的情况下，晶体管的尺寸按照从大到小的顺序为n1-fin×m1＞n2-fin×m1＞n2-fin×m2。例如，n2-fin×m2晶体管的尺寸与图1的标准单元区域SCA的逻辑电路中使用的多种晶体管中的任一种晶体管的尺寸相同。
主缓冲部MBUF和子缓冲部SBUF包含于图2所示的电源开关控制电路PCNT1。主缓冲部MBUF控制主晶体管MTr和附加晶体管ATr1、ATr2的工作，子缓冲部SBUF控制子晶体管STr的工作。此外，附加晶体管ATr1、ATr2也可以由子缓冲部SBUF控制。
阱抽头WLT向形成p沟道晶体管的阱区域供给电源电压VVDD。两个端盖ECAP配置于图3的横向即X方向的两端。
在本实施方式中，根据半导体装置100的布置规则，n1-fin×m1晶体管的X方向的端部与电源开关电路PPSW的布置区域的端部分开间隔SP1以上。间隔SP1的规则是为了抑制由于与电源开关电路PPSW邻接的其他电路这样的外部因素的影响而导致n1-fin×m1晶体管的栅电极等的形状在半导体装置100的制造时产生偏差，抑制晶体管的电特性的偏差而设定的。
例如，端盖ECAP的X方向的宽度比间隔SP1小，在端盖ECAP与n1-fin×m1晶体管之间产生空闲区域。在本实施方式中，在该空闲区域配置作为电源开关发挥功能的附加晶体管ATr1。另外，在电源开关电路PPSW的其他的空闲区域(该例中，在主缓冲部MBUF与子缓冲部SBUF之间)也配置作为电源开关发挥功能的附加晶体管ATr2。
这样，主晶体管MTr、子晶体管STr和附加晶体管ATr1、ATr2作为将电源线VDD与虚拟电源线VVDD连接的电源开关发挥功能。因此，在电源开关电路PPSW中，通过在由于布置规则的制约(间隔SP1)而产生的空闲区域中配置的附加晶体管ATr1，能够提高电源开关电路PPSW的电源供给能力。
此时，附加晶体管ATr1具有与配置于标准单元区域SCA的逻辑电路中使用的n2-fin×m2晶体管相同的构造。因此，能够有助于抑制与电源开关电路PPSW邻接的电路的栅电极等的形状的偏差。
另外，在电源开关电路PPSW中，通过在由于电路布置的情况而产生的空闲区域中配置的附加晶体管ATr2，能够提高电源开关电路PPSW的电源供给能力。其结果为，能够在不会增加电源开关电路PPSW的布置面积的情况下提高电源供给能力。
即，通过在空闲区域配置附加晶体管ATr1、ATr2，能够抑制电源开关电路PPSW的布置面积的增大，并且提高p沟道晶体管PT1的电源供给能力。
图4表示图3的电源开关电路PPSW的电源布线的布置的一例。图4表示在图3的电源开关电路PPSW中，主晶体管MTr的右侧的双高度单元的布置。以下，从电源开关电路PPSW的外部布线的虚拟电源线VVDD和接地线VSS也称为电源线VVDD、VSS。在电源开关电路PPSW内闭合的虚拟电源线VVDD和电源线VDD也分别称为布线VVDD、VDD。在图4的例子中，为n1＝8、n2＝3、m1＝10、m2＝1。
2条电源线VVDD和1条电源线VSS是使用M0层而形成的。M0层为与半导体基板最近的金属布线层，M0层的布线在X方向(图4的横向)上延伸。在各电源线VVDD与电源线VSS之间，使用M0层而形成布线VDD、VVDD和信号线SIG。例如，信号线SIG为图2所示的p沟道晶体管PT1的栅极布线。
在Y方向上延伸的局部布线VDD经由通孔而与M0层的布线VDD连接。Y方向为与X方向正交的第二方向的一例。M0层的布线VDD经由未图示的通孔与使用上层的金属布线层而形成的电源线VDD连接。在Y方向上延伸的局部布线VVDD经由通孔与M0层的布线VVDD和M0层的电源线VVDD连接。此外，M0层的布线VVDD和电源线VVDD也可以与使用上层的金属布线层而形成的电源线VVDD连接。局部布线VDD、VVDD设置在沿Y方向延伸的栅电极G之间。
翅片在X方向上延伸，在Y方向上隔开间隔地排列。例如，n2-fin×m1晶体管在X方向的两侧具有虚拟栅电极DMYG，因此具有m1+2个栅电极。n2-fin×m2晶体管在X方向的两侧具有虚拟栅电极DMYG，因此具有m2+2个栅电极。在图4所示的例子中，端盖ECAP具有3个虚拟栅电极DMYG以及配置在虚拟栅电极DMYG之间的虚拟的局部布线。
在n2-fin×m1晶体管和n2-fin×m2晶体管中，在相互邻接的2个栅电极G之间形成源极区域S或者漏极区域D。源极区域S和漏极区域D隔着栅电极G交替地形成，在源极区域S连接有布线VDD，在漏极区域D连接有布线VVDD。此外，在finFET中，源极区域S和漏极区域D分别形成于翅片。因此，局部布线VDD与作为源极区域S发挥功能的翅片连接，局部布线VVDD与作为漏极区域D发挥功能的翅片连接。
图5表示图4的翅片、栅电极G和局部布线的布置。栅电极G和局部布线跨越沿X方向延伸的翅片而沿Y方向形成。
图6表示图3和图4的n2-fin×m1晶体管的构造的一例。fin晶体管具有：设置在半导体基板上的沿X方向延伸的翅片、以及跨越翅片而沿Y方向延伸的栅电极G。在翅片中的与栅电极G对置的部分形成有栅极绝缘膜，在被栅极绝缘膜覆盖的翅片的表面部分形成有晶体管的沟道。
而且，源极区域S与漏极区域D分别设置于翅片中的栅电极G的两侧。虽然省略图示，但在各源极区域S和各漏极区域D分别设置有沿着栅电极G的延伸方向的局部布线VDD和局部布线VVDD。在图4所示的电源开关电路PPSW中，形成有p沟道晶体管，源极区域S与布线VDD连接，漏极区域D与布线VVDD连接。此外，在图6中，源极区域S和漏极区域D也可以互换。
图7表示沿着图4的Y1-Y1’线的剖面。翅片形成于在半导体基板上形成的STI(Shallow Trench Isolation：浅沟槽隔离)等元件分离绝缘膜中。在元件分离绝缘膜上突出的翅片的上部在图7所示的剖面中，被局部布线VVDD覆盖。在图7所示的剖面中，各局部布线VVDD经由通孔与形成于M0层的电源线VVDD和布线VVDD连接。各局部布线VVDD、各通孔以及形成于M0层的各布线VVDD、VDD通过层间绝缘膜而分别电隔离。
图8表示沿着图4的X1-X1’线的剖面。在图8所示的剖面中，在翅片上交替地形成局部布线和栅电极。另外，局部布线中的、与未图示的晶体管的漏极区域连接的局部布线与形成于M0层的布线VVDD连接。
图9表示设置于图1的标准单元区域SCA的电源开关电路SPSW的布置的一例。对于与图3相同的要素，标注相同的附图标记，省略详细的说明。设置于标准单元区域SCA的电源开关电路SPSW不具有端盖ECAP，不需要由布置规则定义的间隔SP1。
但是，例如，在电源开关电路SPSW与包围标准单元区域SCA而配置的端盖ECAP邻接的情况下，需要在电源开关电路SPSW与端盖ECAP之间设置间隔SP1。在这样的情况下，如图9的例子所示，在间隔SP1配置附加晶体管ATr1(n2-fin×m2晶体管)。此外，在电源开关电路SPSW与包围标准单元区域SCA而配置的端盖ECAP分离配置的情况下，也可以省略间隔SP1以及配置于间隔SP1的附加晶体管ATr1的配置。
电源开关电路SPSW的其他的结构与图3的电源开关电路PPSW的结构相同。在电源开关电路SPSW的其他的空闲区域(在该例中，在主缓冲部MBUF与子缓冲部SBUF之间)配置作为电源开关发挥功能的附加晶体管ATr2(n2-fin×m2晶体管)。
设置于电源开关电路SPSW的主晶体管MTr和子晶体管STr为第三晶体管的一例。设置于电源开关电路SPSW的附加晶体管ATr1为第四晶体管的一例，附加晶体管ATr2为第五晶体管的一例。
与图3所示的电源开关电路PPSW同样，电源开关电路SPSW的主晶体管MTr、子晶体管STr和附加晶体管ATr1、ATr2作为将电源线VDD与虚拟电源线VVDD连接的电源开关发挥功能。因此，在电源开关电路SPSW中，通过在由于布置规则的制约(间隔SP1)而产生的空闲区域中配置的附加晶体管ATr1，能够提高电源开关电路SPSW的电源供给能力。
此时，附加晶体管ATr1具有与配置于标准单元区域SCA的逻辑电路中使用的n2-fin×m2晶体管相同的构造。因此，与端盖ECAP邻接的电源开关电路SPSW能够抑制因配置于标准单元区域SCA的外部的其他的电路、其他的图案等引起的栅电极等的形状的偏差。
另外，在电源开关电路SPSW中，通过在由于电路布置的情况而产生的空闲区域中配置的附加晶体管ATr2，能够提高电源开关电路SPSW的电源供给能力。其结果为，能够在不会增加电源开关电路SPSW的布置面积的情况下提高电源供给能力。
即，通过在空闲区域配置附加晶体管ATr1、ATr2，能够抑制电源开关电路SPSW的布置面积的增大，并且提高p沟道晶体管PT2的电源供给能力。
图10表示其他的电源开关电路PSW的电路布置的一例(比较例)。对于与图3相同的要素，标注相同的附图标记，省略详细的说明。图10所示的电源开关电路PSW在图3的电源开关电路PPSW的附加晶体管ATr1、ATr2的配置区域未配置晶体管，成为空闲区域E1、E2。在该情况下，电源开关电路PSW的电源供给能力比图3的电源开关电路PPSW和图9的电源开关电路SPSW降低。
以上，在本实施方式中，在电源开关电路PPSW、SPSW中的各个电源开关电路中，在由于布置规则的制约(间隔SP1)而产生的空闲区域配置附加晶体管ATr1。由此，能够在不会增加电源开关电路PPSW、SPSW的布置面积的情况下提高电源供给能力。换言之，在由于布置规则的制约而在电源开关电路内PPSW、SPSW需要空闲区域的情况下，也能够抑制电源供给能力的降低。
附加晶体管ATr1具有与配置于标准单元区域SCA的逻辑电路中使用的3fin×1晶体管相同的构造。因此，能够有助于抑制与电源开关电路PPSW、SPSW邻接的电路的栅电极等的形状的偏差。
另外，在电源开关电路PPSW、SPSW中，通过在由于电路布置的情况而产生的空闲区域中配置的附加晶体管ATr2，能够提高电源开关电路PPSW、SPSW的电源供给能力。由此，能够在不会增加电源开关电路PPSW、SPSW的布置面积的情况下提高电源供给能力。
(第二实施方式)
图11表示第二实施方式的半导体装置的布置的一例。对于与图1相同的要素，标注相同的附图标记，省略详细的说明。图10所示的半导体装置102例如在图1所示的功率域PD1中的X方向的左侧具有功率域PD2、PD3。
功率域PD2布置有与功率域PD1相同的电路。功率域PD3布置有在向半导体装置102供给电源的期间始终工作的电路，因此不配置电源开关电路PPSW、SPSW。
以上，在本实施方式中，在多个功率域PD1、PD2、PD3相互邻接的情况下，也与上述的实施方式同样，能够在不会增加电源开关电路PPSW、SPSW的布置面积的情况下提高电源供给能力。
(第三实施方式)
图12表示第三实施方式的半导体装置的布置的一例。对于与图1相同的要素，标注相同的附图标记，省略详细的说明。图11所示的半导体装置104在周边区域PA配置RAM和模拟IP。
在半导体装置104中，模拟IP以外的电路在向半导体装置104供给电源的期间始终工作。因此，在模拟IP的X方向的两侧配置电源开关电路PPSW，模拟IP与电源开关电路PPSW属于功率域PD4。
以上，在本实施方式中，也与上述的实施方式同样，能够在不会增加电源开关电路PPSW的布置面积的情况下提高电源供给能力。
(第四实施方式)
图13表示第四实施方式的半导体装置的布置的一例。对于与图1相同的要素，标注相同的附图标记，省略详细的说明。图13所示的半导体装置106在与RAM邻接的区域设置有两个电源开关电路列，该电源开关电路列包含在Y方向上分别排列的多个电源开关电路PPSW。即，半导体装置106与图1的半导体装置100相比，电源开关电路PPSW的数量增加。半导体装置106的其他的结构与图1的半导体装置100的结构相同。
以上，在本实施方式中，也与上述的实施方式同样，能够在不会增加电源开关电路PPSW的布置面积的情况下提高电源供给能力。并且，在本实施方式中，在半导体装置106的功率域PD1内存在空闲区域的情况下，利用空闲区域来追加电源开关电路PPSW，由此能够进一步提高功率域PD1中的电源供给能力。
(第五实施方式)
图14表示第五实施方式的半导体装置的布置的一例。对于与图1相同的要素，标注相同的附图标记，省略详细的说明。图14所示的半导体装置108具有多种电源开关电路PPSW(PPSWa、PPSWb、PPSWc)，该电源开关电路PPSW配置于在标准单元区域SCA的周围设置的电源开关区域。在标准单元区域SCA未配置图1所示的电源开关电路SPSW。因此，配置于标准单元区域SCA的电路的工作电源即电源VVDD经由未图示的上层的布线层被从电源开关电路PPSW供给。
电源开关电路PPSWa配置于标准单元区域SCA中的X方向的两侧。电源开关电路PPSWa具有配置于X方向的中央部的n2-fin×m1晶体管和n1-fin×m1晶体管。另外，电源开关电路PPSWa具有在n2-fin×m1晶体管和n1-fin×m1晶体管的栅电极的排列方向即X方向的两侧配置的n2-fin×m2晶体管和端盖ECAP。
n2-fin×m2晶体管与n2-fin×m1晶体管和n1-fin×m1晶体管邻接地设置。端盖ECAP配置于n2-fin×m2晶体管中的与n2-fin×m1晶体管和n1-fin×m1晶体管相反的一侧。而且，通过端盖ECAP和与端盖ECAP邻接的n2-fin×m2晶体管，而确保由布置规则定义的间隔SP1。
电源开关电路PPSWb配置于标准单元区域SCA的周围的角部。在电源开关电路PPSWb的周边部，除了电源开关电路PPSWc侧的端部之外，还配置端盖ECAP。而且，电源开关电路PPSWb具有：与配置于X方向的端部的端盖ECAP邻接的n2-fin×m2晶体管、以及与n2-fin×m2晶体管的列邻接地配置的n1-fin×m1晶体管和n2-fin×m1晶体管。在电源开关电路PPSWb中，也通过端盖ECAP和与端盖ECAP邻接的n2-fin×m2晶体管来确保间隔SP1。
电源开关电路PPSWc配置于标准单元区域SCA中的Y方向的两侧。电源开关电路PPSWc具有从电源开关电路PPSWb除去n2-fin×m2晶体管和在X方向上与n2-fin×m2晶体管邻接的端盖ECAP而得的结构。
此外，各电源开关电路PPSWa、PPSWb、PPSWc也可以不具有主缓冲部MBUF和子缓冲部SBUF。在该情况下，图2所示的电源开关控制电路PCNT1设置于各电源开关电路PPSWa、PPSWb、PPSWc的外部。
以上，在本实施方式中，也与上述的实施方式同样，能够在不会增加电源开关电路PPSW的布置面积的情况下提高电源供给能力。并且，在本实施方式中，通过在标准单元区域SCA的周围配置电源开关电路PPSWa、PPSWb、PPSWc，能够不需要标准单元区域SCA内的电源开关电路SPSW。因此，能够在不会影响电源开关电路SPSW的情况下将标准单元区域SCA内的逻辑电路间连接，能够使信号的传输延迟时间成为最小限度。其结果为，能够有助于半导体装置108的性能提高。
(第六实施方式)
图15表示第六实施方式的半导体装置的布置的一例。对于与图1和图14相同的要素，标注相同的附图标记，省略详细的说明。图15所示的半导体装置110具有多种电源开关电路PPSW(PPSWb、PPSWc、PPSWd、PPSWe)，该电源开关电路PPSW配置于与标准单元区域SCA的Y方向的一方邻接地设置的电源开关区域。与图14同样，在标准单元区域SCA未配置图1所示的电源开关电路SPSW。因此，配置于标准单元区域SCA的电路的工作电源即电源VVDD经由未图示的上层的布线层被从电源开关电路PPSW供给。
在本实施方式中，在配置成环状的电源开关电路PPSWb、PPSWc、PPSWd的内侧配置电源开关电路PPSWe。电源开关电路PPSWb、PPSWc具有与图14的电源开关电路PPSWb、PPSWc相同的结构。
电源开关电路PPSWd具有配置于X方向的左侧的n2-fin×m1晶体管和n1-fin×m1晶体管。另外，电源开关电路PPSWd具有在X方向上依次配置在电源开关电路PPSWe的相反侧的n2-fin×m2晶体管和端盖ECAP。
而且，通过n2-fin×m2晶体管和与n2-fin×m2晶体管邻接的端盖ECAP来确保间隔SP1。电源开关电路PPSWd具有从图14的电源开关电路PPSWa削除n2-fin×m2晶体管的一个列和一个端盖ECAP而得的结构。这是因为，电源开关电路PPSWd的X方向的一端不与标准单元区域SCA邻接。
电源开关电路PPSWe配置于电源开关电路PPSWb、PPSWc、PPSWd的内侧，因此未配置用于确保间隔SP1的n2-fin×m2晶体管和端盖ECAP。因此，电源开关电路PPSWe仅具有n2-fin×m1晶体管和n2-fin×m1晶体管。
以上，在本实施方式中，也与上述的实施方式同样，能够在不会增加电源开关电路PPSW的布置面积的情况下提高电源供给能力。
此外，上述的实施方式描述了应用于具有finFET的电源开关电路PSW1、PSW2的例子，但也可以应用于具有平面型晶体管、纳米线晶体管，纳米片晶体管、叉片晶体管、CFET(Complementary FET：互补场效应管)、纵型纳米线晶体管等的电源开关电路。
以上，基于各实施方式进行了本发明的说明，但本发明不限于上述实施方式所示的要件。关于这点，能够在不脱离本发明的主旨的范围内进行变更，能够根据其应用方式而适当地确定。

Claims (9)

1.一种半导体装置，具有：
第一区域，其配置逻辑电路；
第二区域，其配置与所述逻辑电路不同的功能电路；以及
第一电源开关电路，其与所述第二区域邻接地设置，将第一电源线与向所述逻辑电路和所述功能电路供给电源的第二电源线连接，
所述第一电源开关电路具有：
第一晶体管，其具有比所述逻辑电路中使用的晶体管的尺寸大的尺寸，将所述第一电源线与所述第二电源线连接；
端盖，其设置于与所述功能电路邻接的区域；以及
第二晶体管，其设置于配置所述第一晶体管的区域与所述端盖之间，具有与所述逻辑电路中使用的晶体管相同的尺寸，并将所述第一电源线与所述第二电源线连接。
2.根据权利要求1所述的半导体装置，其中，
该半导体装置具有第二电源开关电路，该第二电源开关电路设置于所述第一区域内，将所述第一电源线与所述第二电源线连接，
所述第二电源开关电路具有：
第三晶体管，其具有比所述逻辑电路中使用的晶体管的尺寸大的尺寸，并将所述第一电源线与所述第二电源线连接；以及
第四晶体管，其与所述第三晶体管中的所述第三晶体管的栅电极的排列方向的端部邻接地设置，具有与所述逻辑电路中使用的晶体管相同的尺寸，并将所述第一电源线与所述第二电源线连接，
配置所述第四晶体管的区域的大小与配置所述第一电源开关电路的所述第二晶体管的区域的大小相同。
3.根据权利要求1或2所述的半导体装置，其中，
所述第一电源开关电路具有第五晶体管，该第五晶体管具有与所述第二晶体管相同的尺寸，并将所述第一电源线与所述第二电源线连接。
4.根据权利要求1至3中任一项所述的半导体装置，其中，
所述第一晶体管和所述第二晶体管各自具有在第一方向上排列的多个栅电极，
所述第一晶体管、所述第二晶体管和所述端盖沿着所述第一方向配置。
5.根据权利要求1至4中任一项所述的半导体装置，其中，
所述功能电路为存储器IP、硬宏IP或者模拟IP。
6.一种半导体装置，其具有：
第一区域，其配置逻辑电路；以及
电源开关区域，其与所述第一区域邻接地设置，配置多种电源开关电路，该电源开关电路将第一电源线与向所述逻辑电路供给电源的第二电源线连接，
所述多种电源开关电路具有第一晶体管，该第一晶体管具有比所述逻辑电路中使用的晶体管的尺寸大的尺寸，并将所述第一电源线与所述第二电源线连接，
所述多种电源开关电路中的至少1种电源开关电路还具有：
第二晶体管，其与配置所述第一晶体管的区域中的所述第一晶体管的栅电极的排列方向即第一方向的端部邻接地设置，具有与所述逻辑电路中使用的晶体管相同的尺寸，并将所述第一电源线与所述第二电源线连接；以及
端盖，其与配置所述第二晶体管的区域中的所述第一晶体管的相反侧邻接地设置。
7.根据权利要求6所述的半导体装置，其中，
所述电源开关区域在所述第一区域的周围设置成环状，
所述第二晶体管和所述端盖与所述第一区域中的所述第一方向的两端邻接地配置，包含所述第二晶体管和所述端盖的所述电源开关电路具有设置在所述第一晶体管中的所述第一方向的两侧的所述第二晶体管和所述端盖。
8.根据权利要求6所述的半导体装置，其中，
所述电源开关区域与所述第一区域沿和所述第一方向正交的第二方向邻接地设置，
在所述电源开关区域中的配置于所述第一方向的两端的所述电源开关电路包含沿着所述第一方向配置的所述第二晶体管和所述端盖，
在所述电源开关区域中除了配置于所述第一方向的两端的所述电源开关电路之外的所述电源开关电路不包含沿着所述第一方向配置的所述第二晶体管和所述端盖。
9.根据权利要求1至8中任一项所述的半导体装置，其中，
所述第一晶体管和所述第二晶体管为finFET。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008103569A (ja) * 2006-10-19 2008-05-01 Nec Electronics Corp 半導体装置
US20080211568A1 (en) * 2007-03-01 2008-09-04 Infineon Technologies Ag MuGFET POWER SWITCH
JP5198785B2 (ja) * 2007-03-30 2013-05-15 ルネサスエレクトロニクス株式会社 半導体装置
US20090033155A1 (en) * 2007-06-08 2009-02-05 Renesas Technology Corp. Semiconductor integrated circuits
JP5142686B2 (ja) * 2007-11-30 2013-02-13 ルネサスエレクトロニクス株式会社 半導体集積回路
JP2012216590A (ja) * 2011-03-31 2012-11-08 Elpida Memory Inc 半導体装置
US9786685B2 (en) 2015-08-26 2017-10-10 Samsung Electronics Co., Ltd. Power gate switching system
CN109155284B (zh) 2016-06-01 2022-09-23 株式会社索思未来 半导体集成电路装置
JP6825476B2 (ja) 2017-04-28 2021-02-03 株式会社ソシオネクスト 半導体装置
KR102439700B1 (ko) 2018-01-11 2022-09-02 삼성전자주식회사 반도체 장치, 반도체 장치의 레이아웃 설계 방법 및 반도체 장치의 제조 방법
US11380618B2 (en) 2018-02-02 2022-07-05 Arm Limited Power distribution circuitry

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