JP2018516013A5 - - Google Patents

Description

概して、デジタルカメラが、複数のブロックに分割される２次元ピクセルアレイを含み、複数のブロックのそれぞれは、少なくとも２つの異なる行および少なくとも２つの異なる列において配列されるピクセルを含む、画像センサと、光を画像センサに指向させる、レンズと、複数のブロックを連続的に露出し、各ブロック内の全てのピクセルは、同期して露出される、シャッタと、ブロックの露出のシーケンスのタイミングを制御する、タイミング制御モジュールと、複数のブロック毎の読出電子機器であって、対応するブロック内のピクセルからの電子信号を受信および／または処理することが可能である、読出電子機器と、読出電子機器の出力から画像を組み立てる、カメラ特定用途向け集積回路（ＡＳＩＣ）とを含み得る。
本願明細書は、例えば、以下の項目も提供する。
（項目１）
画像センサであって、
複数のブロックに分割された２次元ピクセルアレイであって、前記複数のブロックのそれぞれは、少なくとも２つの異なる行および２つの異なる列において配列されたピクセルを備える、２次元ピクセルアレイと、
前記複数のブロックを連続的に露出するシャッタであって、各ブロック内の全てのピクセルは、同期して露出される、シャッタと
を備える、画像センサ。
（項目２）
前記２次元ピクセルアレイは、Ｍ個の行のピクセルを含み、Ｍは、１００以上であり、
各ブロックの高さは、Ｍ個の行の組み合わせられた高さの少なくとも２０分の１であるが、Ｍ個の行の前記組み合わせられた高さの５分の１未満である、項目１に記載の画像センサ。
（項目３）
前記２次元ピクセルアレイは、Ｎ個の列を含み、Ｎは、１００以上であり、
各ブロックの幅は、Ｎ個の列のピクセルの組み合わせられた幅の少なくとも２０分の１であるが、Ｎ個の列の前記組み合わせられた幅の５分の１未満である、項目１に記載の画像センサ。
（項目４）
前記ブロックのうちの少なくとも２つは、異なる数のピクセルを含む、項目１に記載の画像センサ。
（項目５）
前記ブロックのうちの少なくとも２つは、異なる幾何学的形状を有する、項目１に記載の画像センサ。
（項目６）
前記複数のブロックのそれぞれは、同数のピクセルを含む、項目１に記載の画像センサ。
（項目７）
タイミング信号を前記ブロックのそれぞれに伝送するタイミング制御モジュールを備え、前記タイミング信号は、前記ブロックの露出のシーケンスを開始する、項目１に記載の画像センサ。
（項目８）
前記複数のブロックのそれぞれのための別個の読出電子機器を備え、前記読出電子機器は、対応するブロック内のピクセルからの信号を受信および処理することが可能である、項目１に記載の画像センサ。
（項目９）
前記読出電子機器は、前記信号を増幅する増幅器と、前記信号をデジタルデータに変換するアナログ／デジタルコンバータとを備える、項目８に記載の画像センサ。
（項目１０）
前記複数のブロックは、第１のブロックと、第２のブロックとを含み、
前記読出電子機器は、前記第１のブロックの露出が完了した直後にピクセルの前記第１のブロックから信号を読み出し、
前記第２のブロックの露出は、前記第１のブロックからの信号の読出が完了する前に開始する、項目８に記載の画像センサ。
（項目１１）
前記複数のブロックは、第１のブロックと、第２のブロックとを含み、
前記第２のブロックの露出と前記第１のブロックの露出との間に遅延が存在し、前記遅延は、前記第２のブロックがその露出を完了する前に前記第１のブロックの読出を可能にするために十分に長い、項目８に記載の画像センサ。
（項目１２）
前記シャッタは、電子的に制御される、項目１に記載の画像センサ。
（項目１３）
画像センサを用いて画像を捕捉する方法であって、
前記画像センサの２次元ピクセルアレイ画像面積を複数のブロックに分割することであって、前記複数のブロックのそれぞれは、少なくとも２つの異なる行および２つの異なる列において配列されたピクセルを備える、ことと、
前記複数のブロックを連続的に露出することであって、各ブロック内の全てのピクセルは、同期して露出される、ことと
を含む、方法。
（項目１４）
前記２次元ピクセルアレイは、Ｍ個の行のピクセルを含み、Ｍは、１００以上であり、
各ブロックの高さは、Ｍ個の行のピクセルの組み合わせられた高さの少なくとも２０分の１であるが、Ｍ個の行の前記組み合わせられた高さの５分の１未満である、項目１３に記載の方法。
（項目１５）
前記２次元ピクセルアレイは、Ｎ個の列を含み、Ｎは、１００以上であり、
各ブロックの幅は、Ｎ個の列のピクセルの組み合わせられた幅の少なくとも２０分の１であるが、Ｎ個の列の前記組み合わせられた幅の５分の１未満である、項目１３に記載の方法。
（項目１６）
タイミング信号を前記ブロックのそれぞれに伝送することを含み、前記タイミング信号は、前記ブロックの露出のシーケンスを開始する、項目１３に記載の方法。
（項目１７）
前記複数のブロックの少なくとも第１のブロックおよび第２のブロックから信号を連続的に読み出すことを含む、項目１３に記載の方法。
（項目１８）
ピクセルの前記第１のブロックからの信号は、前記第１のブロックの露出が完了した直後に読み出され、
前記第２のブロックの露出は、前記第１のブロックからの信号の読出が完了する前に開始する、項目１７に記載の方法。
（項目１９）
前記第２のブロックの露出と前記第１のブロックの露出との間に遅延が存在し、前記遅延は、前記第２のブロックがその露出を完了する前に前記第１のブロックの読出を可能にするだけ長い、項目１７に記載の方法。
（項目２０）
デジタルカメラであって、
複数のブロックに分割される２次元ピクセルアレイを備える画像センサであって、前記複数のブロックのそれぞれは、少なくとも２つの異なる行および２つの異なる列において配列されたピクセルを備える、画像センサと、
光を前記画像センサに指向させるレンズと、
前記複数のブロックを連続的に露出するシャッタであって、各ブロック内の全てのピクセルは、同期して露出される、シャッタと、
前記ブロックの露出のシーケンスのタイミングを制御するタイミング制御モジュールと、
前記複数のブロックのそれぞれのための別個の読出電子機器であって、前記読出電子機器は、対応するブロック内のピクセルからの信号を受信および処理することが可能である、読出電子機器と、
前記読出電子機器の出力から画像を組み立てるカメラＡＳＩＣと
を備える、デジタルカメラ。

Claims (15)

1. 画像センサであって、
   複数のブロックに分割された２次元ピクセルアレイであって、前記複数のブロックのそれぞれは、少なくとも２つの異なる行および２つの異なる列において配列されたピクセルを備える、２次元ピクセルアレイと、
   前記複数のブロックを露出するシャッタであって、各ブロック内の全てのピクセルは、同期して露出される、シャッタと、
   複数の読出回路を備える読出回路網であって、各読出回路は、前記複数のブロックのうちの１つに対応し、前記読出回路のそれぞれは、各対応するブロック内のピクセルからの信号を受信および処理することが可能である、読出回路網と
   を備え、
   前記２次元ピクセルアレイは、Ｍ個の行のピクセルを含み、Ｍは、１００以上であり、各ブロックの高さは、Ｍ個の行の組み合わせられた高さの少なくとも２０分の１であるが、Ｍ個の行の前記組み合わせられた高さの５分の１未満であり、
   前記２次元ピクセルアレイは、Ｎ個の列を含み、Ｎは、１００以上であり、各ブロックの幅は、Ｎ個の列のピクセルの組み合わせられた幅の少なくとも２０分の１であるが、Ｎ個の列の前記組み合わせられた幅の５分の１未満である、画像センサ。
2. 前記ブロックのうちの少なくとも２つは、異なる数のピクセルを含む、請求項１に記載の画像センサ。
3. 前記ブロックのうちの少なくとも２つは、異なる幾何学的形状を有する、請求項１に記載の画像センサ。
4. 前記複数のブロックのそれぞれは、同数のピクセルを含む、請求項１に記載の画像センサ。
5. タイミング信号を前記ブロックのそれぞれに伝送するタイミング制御モジュールを備え、前記タイミング信号は、前記ブロックの露出のシーケンスを開始する、請求項１に記載の画像センサ。
6. 前記読出回路網は、前記信号を増幅する増幅器と、前記信号をデジタルデータに変換するアナログ／デジタルコンバータとを備える、請求項１に記載の画像センサ。
7. 前記複数のブロックは、第１のブロックと、第２のブロックとを含み、
   前記読出回路網は、前記第１のブロックの露出が完了した直後にピクセルの前記第１のブロックから信号を読み出し、
   前記第２のブロックの露出は、前記第１のブロックからの信号の読出が完了する前に開始する、請求項１に記載の画像センサ。
8. 前記複数のブロックは、第１のブロックと、第２のブロックとを含み、
   前記第２のブロックの露出と前記第１のブロックの露出との間に遅延が存在し、前記遅延は、前記第２のブロックがその露出を完了する前に前記第１のブロックの読出を可能にするために十分に長い、請求項１に記載の画像センサ。
9. 前記シャッタは、電子的に制御される、請求項１に記載の画像センサ。
10. 画像センサを用いて画像を捕捉する方法であって、
    前記画像センサの２次元ピクセルアレイ画像面積を複数のブロックに分割することであって、前記複数のブロックのそれぞれは、少なくとも２つの異なる行および２つの異なる列において配列されたピクセルを備える、ことと、
    前記複数のブロックを連続的に露出することであって、各ブロック内の全てのピクセルは、同期して露出される、ことと、
    複数の別個の読出回路を用いて前記複数のブロックのそれぞれを読み出すことであって、各読出回路は、前記複数のブロックのうちの１つに対応する、ことと
    を含み、
    前記２次元ピクセルアレイは、Ｍ個の行のピクセルを含み、Ｍは、１００以上であり、各ブロックの高さは、Ｍ個の行の組み合わせられた高さの少なくとも２０分の１であるが、Ｍ個の行の前記組み合わせられた高さの５分の１未満であり、
    前記２次元ピクセルアレイは、Ｎ個の列を含み、Ｎは、１００以上であり、各ブロックの幅は、Ｎ個の列のピクセルの組み合わせられた幅の少なくとも２０分の１であるが、Ｎ個の列の前記組み合わせられた幅の５分の１未満である、方法。
11. タイミング信号を前記ブロックのそれぞれに伝送することを含み、前記タイミング信号は、前記ブロックの露出のシーケンスを開始する、請求項１０に記載の方法。
12. 前記複数のブロックの少なくとも第１のブロックおよび第２のブロックから信号を連続的に読み出すことを含む、請求項１０に記載の方法。
13. ピクセルの前記第１のブロックからの信号は、前記第１のブロックの露出が完了した直後に読み出され、
    前記第２のブロックの露出は、前記第１のブロックからの信号の読出が完了する前に開始する、請求項１２に記載の方法。
14. 前記第２のブロックの露出と前記第１のブロックの露出との間に遅延が存在し、前記遅延は、前記第２のブロックがその露出を完了する前に前記第１のブロックの読出を可能にするだけ長い、請求項１２に記載の方法。
15. デジタルカメラであって、
    複数のブロックに分割される２次元ピクセルアレイを備える画像センサであって、前記複数のブロックのそれぞれは、少なくとも２つの異なる行および２つの異なる列において配列されたピクセルを備える、画像センサと、
    光を前記画像センサに指向させるレンズと、
    前記複数のブロックを連続的に露出するシャッタであって、各ブロック内の全てのピクセルは、同期して露出される、シャッタと、
    前記ブロックの露出のシーケンスのタイミングを制御するタイミング制御モジュールと、
    複数の読出回路を備える読出回路網であって、各読出回路は、前記複数のブロックのうちの１つに対応し、前記読出回路のそれぞれは、各対応するブロック内のピクセルからの信号を受信および処理することが可能である、読出回路網と、
    前記読出回路網の出力から画像を組み立てるカメラＡＳＩＣと
    を備え、
    前記２次元ピクセルアレイは、Ｍ個の行のピクセルを含み、Ｍは、１００以上であり、各ブロックの高さは、Ｍ個の行の組み合わせられた高さの少なくとも２０分の１であるが、Ｍ個の行の前記組み合わせられた高さの５分の１未満であり、
    前記２次元ピクセルアレイは、Ｎ個の列を含み、Ｎは、１００以上であり、各ブロックの幅は、Ｎ個の列のピクセルの組み合わせられた幅の少なくとも２０分の１であるが、Ｎ個の列の前記組み合わせられた幅の５分の１未満である、デジタルカメラ。