JP4252098B2 - 光検出装置 - Google Patents

Description

本発明は、ＣＭＯＳイメージセンサをはじめとする光検出装置に関する。

近年、デジタルスチルカメラや、デジタルビデオカメラなどをはじめとする多くの撮像装置に、ＣＣＤ(Charge Coupled Device)や、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサが利用されている。
ＣＭＯＳイメージセンサを採用するメリットとしては、一般のチップと同じ製造ラインが使え、周辺機能と合わせたワンチップ化も可能である点、ＣＣＤよりも低電圧で駆動可能であって、消費電力がＣＣＤに比べて低い点が挙げられる。

ＣＭＯＳセンサの各画素は、1つのフォトダイオードとＭＯＳＦＥＴを使ったスイッチを含んで構成される。フォトダイオードに発生する過剰電荷を掃き出すオーバーフロードレインを備えた固体撮像素子が提案されている（例えば、特許文献１参照）。オーバーフロードレインを備えると、蓄積電荷量を増大させることができるため、広ダイナミックレンジ化を図ることができる。
特開２００１−３５２０５２号公報

しかしながら、画素回路にオーバーフロードレイン容量を備えると、画素回路の面積が大きくなってしまう。とくに、車載用途などでは、低コストのイメージセンサを供給する必要があるため、オーバーフロードレイン容量による面積増加を抑制する要請が強くなる。

本発明はこうした状況に鑑みなされたものであり、その目的は、回路規模の増大を抑制しながらダイナミックレンジを拡大することができる光検出装置を提供することにある。

本発明のある態様の光検出装置は、入射光に対応する光電流を発生させる光検出素子をそれぞれ備えた複数の画素回路と、光検出素子に備わる第１容量から溢れた電荷を充放電する第２容量と、を備える。第２容量の数は、複数の画素回路の数より少ない。

本発明によれば、回路規模の増大を抑制しながらダイナミックレンジを拡大することができる。

まず、本発明の実施の形態を詳細に説明する前に、代表的な実施態様について説明する。本発明のある態様の光検出装置は、入射光に対応する光電流を発生させる光検出素子をそれぞれ備えた複数の画素回路と、光検出素子に備わる第１容量から溢れた電荷を充放電する第２容量と、を備える。複数の画素回路には、光検出素子が第２容量に接続された画素回路と、光検出素子が第２容量に接続されない画素回路が混在している。「接続」という概念には、物理的な接続と、電気的な接続が含まれてもよい。「第１容量」は、光検出素子を流れる光電流によって充放電されてもよい。

この態様によると、第２容量に接続される型と接続されない型の画素回路を混在させることにより、第２容量の面積を小さくすることができ、回路規模の増大を抑制しながらダイナミックレンジを拡大することができる。

本発明の別の態様もまた、光検出装置である。この装置は、入射光に対応する光電流を発生させる光検出素子をそれぞれ備えた複数の画素回路と、光検出素子に備わる第１容量から溢れた電荷を充放電する第２容量と、を備える。各第２容量は、複数の画素回路で共有される。

この態様によると、第２容量を複数の画素回路で共有することにより、第２容量の面積を小さくすることができ、回路規模の増大を抑制しながらダイナミックレンジを拡大することができる。

第２容量を共有する複数の画素回路は、それぞれの露光期間が重複しないよう制御されてもよい。第２容量を共有する複数の画素回路は、データ線を共通としてもよい。これによれば、複数の画素回路で生成される電荷が混ざり合うことを防止することができ、信号精度を維持しながら第２容量を共有することができる。

第２容量を共有する複数の画素回路は、第２容量と導通状態の画素回路と、第２容量と非導通状態の画素回路を含み、第２容量と導通状態となる画素回路がフレーム単位で切り替えられてもよい。１フレームごとに切り替えられてもよいし、数フレームごとに切り替えられてもよい。第２容量を共有する複数の画素回路が３つ以上の場合、切り替えごとに第２容量と導通状態の画素回路を変更してもよい。これによれば、ダイナミックレンジが拡大した画素回路の位置を適宜変更することができ、動きの小さな被写体を撮像する場合でも、高品質な画像を得ることができる。

撮像領域を構成する複数の画素回路は、それぞれ異なる色の信号を出力する複数種類の画素回路を含み、第２容量とそれぞれ導通状態にある各種類の画素回路の数がフレーム間で所定の比率に維持されてもよい。これによれば、フレーム単位で第２容量と導通すべき画素回路を切り替えた場合でも、フレーム間で色のバランスを維持することができる。

撮像領域を構成する複数の画素回路は、緑成分に対応した信号を出力する緑用画素回路と、青成分に対応した信号を出力する青用画素回路と、赤成分に対応した信号を出力する赤用画素回路を含み、第２容量と導通状態の緑用画素回路の数が、第２容量と導通状態の青用画素回路および赤用画素回路を合計した数以上であってもよい。第２容量とそれぞれ導通状態にある緑用画素回路、青用画素回路および赤用画素回路の比率が２：１：１であってもよい。これによれば、人間の目にとって感度の高い緑信号のダイナミックレンジをより多くの画素で拡大することができるので、見かけ上の解像度を向上させることができる。

飽和している画素回路の出力値は、周辺に位置する非飽和の画素回路の出力値から推測されてもよい。第２容量と接続されていないまたは非導通の画素回路が飽和している場合、その出力値は、周辺に位置する非飽和の画素回路の出力値から推測されてもよい。これによれば、第２容量の面積を小さくしても、ダイナミックレンジを維持または拡大することができる。

第２容量の電荷が流入する側の端子に接続され、第１容量から溢れた電荷を第２容量に蓄えるとき、その電荷の一部を打ち消す電流を流す電流制御素子と、第１容量および第２容量に蓄えられた電荷に対応する信号を検出する検出回路と、をさらに備えてもよい。「電流制御素子」は、第２容量に対する光検出素子から電荷の流入が開始した後、所定の期間経過後に電流を流し始めてもよい。「光検出素子」の端子電圧のレベルを判定し、その結果に応じて、第１容量と第２容量を導通または非導通させるトランジスタをさらに備えてもよい。これによれば、電流に対応した電荷量を調整することができ、回路規模の増大を抑制しながらダイナミックレンジを拡大することができる。

電流制御素子は、ドレイン端子が第２容量に接続され、ソース端子に所定の固定電位が印加され、ゲート端子とドレイン端子がダイオード接続されるＰチャンネルトランジスタで構成されてもよい。電流制御素子は、ソース端子が第２容量に接続され、ドレイン端子に所定の固定電位が印加され、ゲート端子とドレイン端子がダイオード接続されるＮチャンネルトランジスタで構成されてもよい。「所定の固定電位」は、電源電圧であってもよい。これによれば、簡素な構成で第１容量から溢れた電荷の一部を打ち消す電流を流すことができる。

電流制御素子は、トランジスタで構成され、そのゲート電圧が制御されることにより、第１容量から溢れた電荷の一部を打ち消す電流が制御されてもよい。ゲート電圧を段階的に変化させることにより、第１容量から溢れた電荷の一部を打ち消す電流を段階的に増大させてもよい。これによれば、電流に対応した電荷量をより柔軟に調整することができる。

第２容量および電流制御素子に対応するダミー容量およびダミートランジスタを備え、電流制御素子が流した電流を監視する電流監視回路と、検出回路から読み出された信号から、電流監視回路から読み出された信号成分を取り除く補正回路と、をさらに備えてもよい。これによると、電荷量を調整するために流した電流を精度よく取り除くことができる。特に、その電流を段階的に変化させる場合、その異なる電流間における設計値からのずれに伴う非線形性を抑制することができる。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

以下、本発明の実施形態を詳細に説明する。本発明の実施形態に係る光検出装置は、ＣＭＯＳイメージセンサであって、ｍ行ｎ列に配置された複数の画素回路を備える。
図１は、本実施形態に係る光検出装置全体の構成を示す回路図である。光検出装置３００は、ｍ行ｎ列（ｍ、ｎは２以上の整数）の２次元に配置された複数の画素回路（以下単に、画素ともいう）ＰＩＸを備える撮像領域２００と、行ごとに設けられた走査線ＬＳと総称されるｍ本の走査線ＬＳ１〜ＬＳｍと、データ線ＬＤと総称される、列ごとに設けられたｎ本のデータ線ＬＤ１〜ＬＤｎと、走査制御部２０と、信号処理部３０と、を備える。

画素回路ＰＩＸは、複数のデータ線ＬＤおよび走査線ＬＳの交点にそれぞれ配置される。画素回路ＰＩＸは、それぞれが光検出素子であるフォトダイオードを含んでいる。画素回路ＰＩＸは、フォトダイオードにより受光した光量を電気信号としてデータ線ＬＤに出力する。

マトリクス状に配置された複数の画素回路ＰＩＸを区別するために、ｉ行ｊ列目の画素をＰＩＸｉｊと書く。各画素回路ＰＩＸは同一の構成を有しており、画素回路ＰＩＸは、フォトダイオードに印加する電圧を制御し、信号を増幅する能動素子を備えるアクティブピクセル構造を有する。

ｎ本のデータ線ＬＤ１〜ＬＤｎは、列毎に設けられ、ｊ列目の画素ＰＩＸ１ｊ〜ＰＩＸｍｊは、ｊ列目のデータ線ＬＤｊに接続される。各画素において検出された光量は、各画素に接続されるデータ線ＬＤに出力される。また、ｍ本の走査線ＬＳ１〜ＬＳｍは、各行に設けられる。

走査制御部２０は、走査線ＬＳを介して、画素回路ＰＩＸに含まれる能動素子のオンオフを制御する。図１において、各行の走査線ＬＳは一本で描かれているが、実際には制御される能動素子の本数を有している。走査制御部２０は、１行目からｍ行目を順次選択していき、選択した行の画素回路ＰＩＸをアクティブとして、その行上の画素回路ＰＩＸに入射した光量を順次読み出していく。また、各画素回路ＰＩＸには、図示しない電源ラインＬＶｄｄによって電源電圧Ｖｄｄが供給されている。

信号処理部３０は、データ線ＬＤを介して取得した各画素回路ＰＩＸの出力信号を処理する。信号処理部３０は、飽和判定部３２、画素値推測部３４を備える。飽和判定部３２は、各画素回路ＰＩＸの蓄積電荷量が飽和しているか否かを判定する。画素値推測部３４は、各画素回路ＰＩＸの蓄積電荷量が飽和している場合、隣接する非飽和の画素回路ＰＩＸの出力値からその飽和している画素回路ＰＩＸの出力値を推測する。推測する手法は、一般的な補間演算を用いることができる。

図２は、実施形態に係る光検出装置を構成する画素回路の構成を示す回路図である。図２は、データ線ＬＤを共通とする隣接する２つの画素回路１００を示している。第１画素回路１００ａは、フォトダイオードＰＤ１、リセットトランジスタＭ４１、増幅トランジスタＭ３１、選択トランジスタＭ５１、オーバーフロードレイントランジスタＭ２１を備える。第２画素回路１００ｂも、フォトダイオードＰＤ２、リセットトランジスタＭ４２、増幅トランジスタＭ３２、選択トランジスタＭ５２およびオーバーフロードレイントランジスタＭ２２を備える。画素回路１００の外部に負荷トランジスタＭ６０が設けられる。負荷トランジスタＭ６０は定電流源として機能し、負荷トランジスタＭ６０のドレイン端子はデータ線ＬＤに接続され、ソース端子には接地電圧ＧＮＤが印加され、ゲート端子には所定のバイアス電圧が印加される。負荷トランジスタＭ６０のドレイン端子から画素信号が読み出される。第１画素回路１００ａおよび第２画素回路１００ｂは、構成が同じであるため、以下、第１画素回路１００ａについて説明し、第２画素回路１００ｂの説明は省略する。

第１画素回路１００ａにおいて、フォトダイオードＰＤ１のカソード端子には、フォトダイオードＰＤ１自体の寄生容量や配線間容量など（以下、この容量をカソード容量Ｃｐｄ１という）が存在する。リセットトランジスタＭ４１、増幅トランジスタＭ３１、選択トランジスタＭ５１およびオーバーフロードレイントランジスタＭ２１は、いずれもＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。電源電圧Ｖｄｄと接地電圧ＧＮＤ間には、リセットトランジスタＭ４１、フォトダイオードＰＤ１が直列に接続される。リセットトランジスタＭ４１は、ソース端子がフォトダイオードＰＤ１に接続され、ドレイン端子には電源電圧Ｖｄｄが印加されている。リセットトランジスタＭ４１のゲート端子には、リセット信号ＲＳＴ１が入力される。

リセットトランジスタＭ４１と接続されるフォトダイオードＰＤ１のカソード端子は、増幅トランジスタＭ３１のゲート端子に接続される。増幅トランジスタＭ３１は、ドレイン端子に電源電圧Ｖｄｄが印加され、ソース端子は選択トランジスタＭ５１のドレイン端子と接続される。選択トランジスタがＭ５１がオンすると、増幅トランジスタＭ３１のソース端子は、負荷トランジスタＭ６０のドレイン端子と導通し、ソースフォロアアンプとして機能する。選択トランジスタＭ５１のソース端子は、ＣＭＯＳイメージセンサの各列に設けられたデータ線ＬＤに接続される。増幅トランジスタＭ３１および選択トランジスタＭ５１は、フォトダイオードＰＤ１の受光量に応じた電圧を検出する検出回路として機能する。オーバーフロードレイントランジスタＭ２１のソース端子は、フォトダイオードＰＤのカソード端子と接続され、そのドレイン端子は、後述するオーバーフロードレインキャパシタＣｏｖの一端と接続される。オーバーフロードレイントランジスタＭ２１のゲート端子には制御信号Ｃ１が入力される。

つぎに、第１画素回路１００ａの基本動作について説明する。リセットトランジスタＭ４１のゲート端子に入力されたリセット信号ＲＳＴ１がハイレベルになると、リセットトランジスタＭ４１がオンし、フォトダイオードＰＤ１に電源電圧Ｖｄｄが印加され、カソード端子が電源電圧Ｖｄｄで充電される。つぎに、リセットトランジスタＭ４１をオフする。この状態において、フォトダイオードＰＤ１に光が当たると、光電流Ｉｐｈ１が流れ、フォトダイオードＰＤ１のカソード容量Ｃｐｄ１に蓄えられた電荷が放電する。このとき、フォトダイオードＰＤ１のカソード端子の電圧は、光強度および蓄積時間に応じて変化する。増幅トランジスタＭ３１は、フォトダイオードＰＤ１のカソード端子の電圧を出力する。所定の蓄積時間経過後、選択信号ＳＥＬ１をハイレベルとすることにより、選択トランジスタＭ５１がオンし、データ線ＬＤに、フォトダイオードＰＤ１の受光量に応じた電圧が出力され、外部回路で各画素回路における受光量を読み出すことができる。

本実施形態に係る光検出装置３００は、画素回路１００に加えて、電流供給トランジスタＭ１０およびオーバーフロードレインキャパシタＣｏｖを含む。電源電圧Ｖｄｄと接地電圧ＧＮＤ間には、電流供給トランジスタＭ１０、オーバーフロードレインキャパシタＣｏｖが直列に接続される。オーバーフロードレインキャパシタＣｏｖは、電流供給トランジスタＭ１０のソース端子と接地電圧ＧＮＤ間に設けられる。オーバーフロードレインキャパシタＣｏｖは、第１画素回路１００ａのオーバーフロードレイントランジスタＭ２１が導通している間、フォトダイオードＰＤ１から溢れた電荷を蓄積する。または、第２画素回路１００ｂのオーバーフロードレイントランジスタＭ２２が導通している間、フォトダイオードＰＤ２から溢れた電荷を蓄積する。電流供給トランジスタＭ１０は、ＮチャンネルＭＯＳＦＥＴであり、そのドレイン端子には電源電圧Ｖｄｄが印加され、そのゲート端子には所定のバイアス電圧Ｂ１が印加される。電流供給トランジスタＭ１０のソース端子は、オーバーフロードレインキャパシタＣｏｖの一端に接続され、オーバーフロードレインキャパシタＣｏｖに所定の電流を供給する。この電流をオーバーフロードレインキャパシタＣｏｖに供給することにより、オーバーフロードレインキャパシタＣｏｖから飽和した電荷が隣接の画素に混入することを防止している。

なお、電流供給トランジスタＭ１０およびオーバーフロードレインキャパシタＣｏｖは、画素回路１００の外部に設けられているが、第１画素回路１００ａまたは第２画素回路１００ｂの内部に設けられてもよい。また、第１画素回路１００ａおよび第２画素回路１００ｂをまたいで設けられてもよい。図２では、電流供給トランジスタＭ１０およびオーバーフロードレインキャパシタＣｏｖは、２つの画素回路１００で共有されているが、３つ以上の画素回路で共有されてもよい。

図３は、各画素回路１００の動作シーケンス図である。図３は、第１画素回路１００ａに含まれるオーバーフロードレイントランジスタＭ２１のゲート電圧Ｖｃ１、リセットトランジスタＭ４１のゲート電圧Ｖｒｓｔ１、フォトダイオードＰＤ１のカソード電圧Ｖｐｄ１および選択トランジスタＭ５１のゲート電圧Ｖｓｅｌ１を示す。初期状態では、オーバーフロードレイントランジスタＭ２１およびリセットトランジスタＭ４１がオン状態で、選択トランジスタＭ５１がオフ状態である。フォトダイオードＰＤ１のカソード電圧Ｖｐｄ１は、電源電圧Ｖｄｄに保持される。

選択トランジスタＭ５１のゲート端子に、リセットレベルを読み出すため、ハイレベル信号ａが入力され、選択トランジスタＭ５１が一時的にオンする。それと共に、露光期間Ｔｅが開始し、オーバーフロードレイントランジスタＭ２１のゲート端子に所定のバイアス電圧として中間電圧が印加される。これにより、カソード容量Ｃｐｄ１から溢れた電荷がオーバーフロードレインキャパシタＣｏｖに蓄積可能な状態になる。リセットトランジスタＭ４１のゲート端子にはローレベル信号が入力され、リセットトランジスタＭ４１がオフする。フォトダイオードＰＤ１は、露光期間Ｔｅが開始すると、受光量に応じて電荷を蓄積していき、カソード電圧Ｖｐｄが徐々に低下する。

露光期間Ｔｅ開始後、設定された期間経過すると、選択トランジスタＭ５１のゲート端子にハイレベル信号ｂが入力され、選択トランジスタＭ５１が一時的にオンする。データ線ＬＤに接続された図示しないレベル判定回路は、フォトダイオードＰＤ１のカソード電圧Ｖｐｄ１を検出する。検出した電圧により、次の信号読出期間の開始までにオーバーフロードレインキャパシタＣｏｖに電荷が蓄積されるか否かを予測する。検出した電圧と比較される閾値電圧は、設計者が実験やシミュレーションにより求めることが可能である。

レベル判定回路は、検出した電圧により、オーバーフロードレインキャパシタＣｏｖに電荷が蓄積されている場合、または信号読出期間の開始までに蓄積されると予測される場合、オーバーフロードレイントランジスタＭ２１にハイレベル信号（図中、太線で表記する）を入力して、オーバーフロードレイントランジスタＭ２１をオンする。これにより、信号読出期間において、カソード容量Ｃｐｄ１およびオーバーフロードレインキャパシタＣｏｖの両方に蓄えられた電荷を基にした信号を読み出すことが可能になる。

一方、レベル判定回路は、検出した電圧により、オーバーフロードレインキャパシタＣｏｖに電荷が蓄積されていない場合で、かつ信号読出期間の開始までにも蓄積されないと予測される場合、オーバーフロードレイントランジスタＭ２１のゲート電圧を中間電圧値に維持する。または、ゲート端子にローレベル信号を入力して、オーバーフロードレイントランジスタＭ２１を完全にオフしてもよい。これにより、信号読出期間において、カソード容量Ｃｐｄ１に蓄えられた電荷だけを基にした信号を読み出すことが可能になる。

露光期間Ｔｅの終了に先立ち、選択トランジスタＭ５１のゲート端子に、フォトダイオードＰＤ１のカソード電圧Ｖｐｄ１を検出するためのハイレベル信号ｃが入力され、選択トランジスタＭ５１が一時的にオンする。その時点のカソード電圧Ｖｐｄ１が増幅トランジスタＭ３１で増幅された信号がデータ線ＬＤに読み出される。

図４は、光検出装置３００の第１動作例を示す。第１動作例は、オーバーフロードレインキャパシタＣｏｖを共有しない場合の動作例を示す。図２では、２つの画素回路１００で１つのオーバーフロードレインキャパシタＣｏｖを共有する構成を示したが、オーバーフロードレインキャパシタＣｏｖを、特定の画素回路１００の専用とする構成も可能である。すなわち、オーバーフロードレインキャパシタＣｏｖに接続された画素回路１００と、接続されない画素回路１００を設ける。例えば、図２において第１画素回路１００ａをオーバーフロードレインキャパシタＣｏｖに接続し、第２画素回路１００ｂを接続しない構成、すなわち、すべての画素回路１００の内、半分の画素回路１００にオーバーフロードレインキャパシタＣｏｖを接続し、残り半分の画素回路１００に接続しない構成も可能である。後述するような、フレーム単位でオーバーフロードレインキャパシタＣｏｖを利用する画素回路１００を切り替える処理をしない場合、オーバーフロードレインキャパシタＣｏｖを利用しない画素回路１００は、オーバーフロードレインキャパシタＣｏｖへの配線が必要ない。

以下、図１および図４を参照しながら第１動作例を詳細に説明する。走査制御部２０は、ｍ行ｎ列で２次元配置された複数の画素回路１００の内、１行目の走査線ＬＳ１を制御して、１行目の画素回路１００の露光期間Ｔｅを開始させる。走査制御部２０は、露光期間Ｔｅが終了すると、読出期間Ｔｒを開始させる。１行目の画素回路１００と２行目以降の画素回路１００は、データ線ＬＤを共通に利用しているため、１行目の画素回路１００の読出期間Ｔｒと、２行目以降の読出期間Ｔｒに重複する期間を作らないようにする必要がある。そこで、走査制御部２０は、１行目の画素回路１００の露光期間Ｔｅが開始してから、少なくとも１行目の画素回路１００の読出期間Ｔｒ分遅延させて、２行目の画素回路１００の露光期間Ｔｅを開始させる。３行目以降も同様に、前行の画素回路１００の露光期間Ｔｅが開始してから、少なくとも前行の画素回路１００の読出期間Ｔｒ分遅延させて、露光期間Ｔｅを開始させる。

次に、第２動作例について説明する。第２動作例では、フレーム単位でオーバーフロードレインキャパシタＣｏｖを利用する画素回路１００と、利用しない画素回路１００とを切り替える。同一フレーム内では、オーバーフロードレインキャパシタＣｏｖを利用する画素回路１００および利用しない画素回路１００は固定される。

例えば、図２に示したように２つの画素回路１００で１つのオーバーフロードレインキャパシタＣｏｖを利用する場合、それを利用する画素回路１００、例えば第１画素回路１００ａは図３に示したように動作するが、利用しない画素回路１００、例えば第２画素回路１００ｂはオーバーフロードレイントランジスタＭ２２の動作が異なる。すなわち、オーバーフロードレイントランジスタＭ２２のゲート電圧は露光期間Ｔｅの間、グラウンドレベルまたは負電圧に維持され、オーバーフロードレイントランジスタＭ２２はオフ状態を維持する。よって、オーバーフロードレインキャパシタＣｏｖを利用しない第２画素回路１００ｂからオーバーフロードレインキャパシタＣｏｖに電荷が流入することが防止される。

走査制御部２０は、オーバーフロードレイントランジスタＭ２１、Ｍ２２のゲート電圧を制御することにより、オーバーフロードレインキャパシタＣｏｖを利用する画素回路１００と利用しない画素回路１００とをフレーム単位で切り替える。１フレームごとに切り替えてもよいし、数フレームごとに切り替えてもよい。第２動作例の露光および読出タイミングは、図４に示した第１動作例と同様である。

なお、インタレース撮像する場合、あるフレームで選択された行にオーバーフロードレインキャパシタＣｏｖを利用する画素回路１００を割り当て、選択されない行に、オーバーフロードレインキャパシタＣｏｖを利用しない画素回路１００を割り当てるとよい。この場合、すべての画素回路にオーバーフロードレインキャパシタＣｏｖを設ける構成と比較し、露光時間およびダイナミックレンジが同じ状態で、回路面積を縮小することができる。

図５は、光検出装置３００の第３動作例を示す。第３動作例は、図２に示したようにオーバーフロードレインキャパシタＣｏｖを、データ線ＬＤを共通とする縦２画素で共有した場合の動作例である。ただし、第２動作例のようにオーバーフロードレイントランジスタＭ２１、Ｍ２２の制御による切替処理は行わない。その代わりに各画素回路１００の共有する画素回路１００同士の露光期間Ｔｅが重複しないようにする。

複数の画素回路１００と電気的に接続された状態でオーバーフロードレインキャパシタＣｏｖを共有し、それらの画素回路１００同士で同一フレーム内において露光期間が重複する場合、それらの画素回路１００に強い光が入射すると、共通のオーバーフロードレインキャパシタＣｏｖに電荷が蓄積されるため、画素信号が混合されてしまう。逆にいうと、露光期間が重複しなければ、上記切替処理を行わなくても、オーバーフロードレインキャパシタＣｏｖを共有することができる。

図５において、走査制御部２０は、ｍ行ｎ列で２次元配置された複数の画素回路１００の内、１行目の走査線ＬＳ１を制御して、１行目の画素回路１００の露光期間Ｔｅを開始させる。第３動作例の露光期間Ｔｅ／２は、第１動作例の露光期間Ｔｅの半分となる。これにより、共有する画素回路１００同士で露光期間Ｔｅ／２が重複しないようにすることができる。走査制御部２０は、露光期間Ｔｅ／２が終了すると、読出期間Ｔｒを開始させる。それと共に、オーバーフロードレインキャパシタＣｏｖを共有している２行目の画素回路１００の露光期間Ｔｅ／２を開始させる。

上述したように、各行の画素回路１００は、他行の画素回路１００とデータ線ＬＤを共通に利用しているため、１フレームの読み出し動作において、他行の画素回路１００の読出期間Ｔｒと重複しないようにする必要がある。走査制御部２０は、１行目の画素回路１００の露光期間Ｔｅが開始した後、所定の期間経過後、オーバーフロードレインキャパシタＣｏｖを共有していない３行目の画素回路１００の露光期間Ｔｅ／２を開始させる。ここで、１行目の画素回路１００の読出期間Ｔｒと３行目の画素回路１００の読出期間Ｔｒとが重複しないよう、３行目の画素回路１００の露光期間Ｔｅ／２を開始させる必要がある。４行目以降も同様の規則で露光期間Ｔｅ／２を開始させる。

なお、３つ以上の画素回路１００でオーバーフロードレインキャパシタＣｏｖを共有する場合や、離れた画素回路１００同士で共有する場合も、同様の規則で露光期間Ｔｅ／２および読出期間Ｔｒを開始させる。すなわち、オーバーフロードレインキャパシタＣｏｖを共有する画素回路１００同士で露光期間Ｔｅ／２に重複がなく、かつ全行の画素回路１００の読出期間Ｔｒに重複がないよう、各行の画素回路１００の露光期間Ｔｅ／２および読出期間Ｔｒの開始タイミングを設定する。

図６は、光検出装置３００の各種構成によるダイナミックレンジの大きさを比較した図である。図６において、１番上のダイナミックレンジは、オーバーフロードレインキャパシタＣｏｖを備えない一般的な光検出装置のものである。以下、これを基準に他の構成の光検出装置と比較する。２番目のダイナミックレンジは、すべての画素回路１００にオーバーフロードレインキャパシタＣｏｖを設けた構成のものである。オーバーフロードレインキャパシタＣｏｖを設けると、各画素の蓄積電荷量を増大させることができるため、ダイナミックレンジが明るい方向に拡大する。すなわち、強い入射光に対しても飽和しづらくなる。

第１動作例および第２動作例に示したような半分の画素にオーバーフロードレインキャパシタＣｏｖを接続した構成のダイナミックレンジも同様となる。飽和した画素は、飽和していない画素、主にオーバーフロードレインキャパシタＣｏｖを接続した画素により推測されるため、ダイナミックレンジはすべての画素にオーバーフロードレインキャパシタＣｏｖを接続した構成と同様となる。ただし、飽和した画素を含む部分の解像度は、上記構成の解像度より低下したものとなる。

３番目のダイナミックレンジは、第３動作例に示したようなオーバーフロードレインキャパシタＣｏｖを２画素で共有する構成のものである。上述したように、露光期間を短くしてオーバーフロードレインキャパシタＣｏｖを共有する場合、露光期間を短くした分、感度が低下する。ただし、ダイナミックレンジが明るい方向にシフトするだけで、その大きさ自体は変化しない。オーバーフロードレインキャパシタＣｏｖを備えたことによるダイナミックレンジの増加分ΔＤＲ１は同じためである。

４番目のダイナミックレンジは、上述した３番目のダイナミックレンジを持つ光検出装置に搭載されるオーバーフロードレインキャパシタＣｏｖの面積を２倍にした構成のものである。オーバーフロードレインキャパシタＣｏｖの面積を２倍にしたことにより、ダイナミックレンジの増加分ΔＤＲ２も２倍になる。よって、４番目のダイナミックレンジは、３番目のダイナミックレンジと比較して、明るい方向に拡大している。

以上説明したように本実施形態によれば、すべての画素回路１００の内、オーバーフロードレインキャパシタＣｏｖを利用する画素回路１００と利用しない画素回路１００を設けたことにより、回路規模の増大を抑制しながらダイナミックレンジを拡大することができる。すなわち、すべての画素回路１００にオーバーフロードレインキャパシタＣｏｖをそれぞれ接続した構成と比較し、オーバーフロードレインキャパシタＣｏｖの総面積を縮小することができ、光検出装置３００全体の面積も縮小することができる。また、飽和した画素回路１００の値を周辺画素の値から推測することにより、ダイナミックレンジも上記構成と同様に保つことができる。

とくに、第１動作例によれば、オーバーフロードレインキャパシタＣｏｖを利用する画素回路１００と利用しない画素回路１００を常に固定しているため、配線を簡素化することができる。

第２動作例によれば、オーバーフロードレインキャパシタＣｏｖを利用する画素回路１００と利用しない画素回路１００をフレーム単位で切り替えることにより、明るくて、動きの小さな動画像を撮像する場合に発生しうる解像度の低下を抑制することができ、視認性を向上させることができる。すなわち、オーバーフロードレインキャパシタＣｏｖを利用しない画素回路１００に強い光が入射される状態が続くと、その画素回路１００の値は周辺の画素回路１００の画素信号に基づき推測される状態が続くことになる。この点、上記切替処理を行うことにより、このような状態を回避することができる。

第１動作例および第２動作例に共通の効果として、露光期間を確保することができるため、暗い画像にも対応することができる。また、オーバーフロードレインキャパシタＣｏｖを利用しない画素回路１００が飽和することによる解像度の低下は、例えば、夜間走行中の車のヘッドライトなどによる強い光が入射している部分に発生することが多いため、視認性に与える影響が小さい。そのような部分は、あまり解像度を必要としないためである。

第３動作例によれば、露光期間を短くしたことにより、明るい光に対する感度を向上させることができる。また、オーバーフロードレインキャパシタＣｏｖの総面積を、すべての画素回路にオーバーフロードレインキャパシタＣｏｖを設けた場合のその総面積程度に大きくすれば、回路規模が同程度でありながら、ダイナミックレンジを拡大することができる。

次に、本実施形態をカラーフィルタを使用してカラー画像を撮像する場合に適用する例を説明する。
図７は、ベイヤー配列で生成された撮像領域２００を示す図である。ベイヤー配列の最小単位は４画素で構成される。対角に緑Ｇのカラーフィルタを持つ画素が配置され、残りの画素に赤Ｒおよび青Ｂのカラーフィルタを持つ画素がそれぞれ配置される。本実施形態では、ベイヤー配列の最小単位を構成する上の行２画素と、下の行２画素との間に、オーバーフロードレインキャパシタＣｏｖを形成する領域（以下、ＯＦＤ領域と表記する。）が設けられる。

このような、撮像領域２００を持つ光検出装置３００が第２動作例にしたがい動作する場合、走査制御部２０は、各フレームにおいて赤Ｒ、緑Ｇ、青Ｂの比率が維持されるように、オーバーフロードレインキャパシタＣｏｖを利用する行を選択する必要がある。例えば、図７において、あるフレームではオーバーフロードレインキャパシタＣｏｖに電荷を蓄積可能な行として１行目、４行目、５行目、８行目、９行目・・・を選択する。よって、２行目、３行目、６行目、７行目、１０行目・・・は、オーバーフロードレインキャパシタＣｏｖを利用しない。また、他のフレームではオーバーフロードレインキャパシタＣｏｖに電荷を蓄積可能な行として２行目、３行目、６行目、７行目、１０行目・・・を選択する。

このように切り替えると、どちらのフレームでも緑Ｇ、青Ｂ、赤Ｒの比率を２：１：１にすることができる。これによれば、特定の色の画素回路１００が飽和しやすく、色のバランスが崩れることを防止することができる。

なお、上記では、緑Ｇの画素の総和と、青Ｂおよび赤Ｒの画素の総和とを等しくする例を説明した。この点、緑Ｇの画素の総和を青Ｂおよび赤Ｒの画素の総和より多くしてもよい。例えば、あるベイヤ配列の最小単位ではフレームが切り替えられても常に緑Ｇの画素が２つ選択されるように設計することで、実現することができる。これによれば、人間の眼の分光感度が緑付近をピークとしているため、とくに、明るい領域での緑の解像度低下を眼に認識しにくくすることができ、見かけ上の解像度を向上させることができる。なお、以上の説明では、緑Ｇ、青Ｂ、赤Ｒをベイヤ配列した場合に、フレームが切り替えられても色の比率を維持する例を説明した。この点、ベイヤ配列以外の配列にも適用可能である。また、シアン、マジェンダ、イエロー、グリーン等、補色や他の色を用いたカラー画像にも適用可能である。

図８（ａ）−（ｆ）は、オーバーフロードレインキャパシタＣｏｖを共有する場合の配置例を示す。なお、図８中のＯＦＤ領域の模様は材料を限定するものではない。図８（ａ）および図８（ｂ）は、隣接する縦２画素ＰＩＸ_１１、ＰＩＸ_２１でオーバーフロードレインキャパシタＣｏｖを共有する例であり、２画素ＰＩＸ_１１、ＰＩＸ_２１が隣接する領域にＯＦＤ領域が形成される。図８（ａ）は、２画素ＰＩＸ_１１、ＰＩＸ_２１が隣接する辺に沿って、ＯＦＤ領域が形成される。ＯＦＤ領域は、それぞれの画素領域内に約半分ずつ形成される。図８（ｂ）は、縦２画素ＰＩＸ_１１、ＰＩＸ_２１の側辺に沿って、ＯＦＤ領域が形成される。ＯＦＤ領域は、それぞれの画素領域内に約半分ずつ形成される。

図８（ｃ）−（ｆ）は、隣接する４画素でオーバーフロードレインキャパシタＣｏｖを共有する例である。図８（ｃ）および図８（ｄ）は、縦４画素ＰＩＸ_１１、ＰＩＸ_２１、ＰＩＸ_３１、ＰＩＸ_４１直列に並べられた画素群でオーバーフロードレインキャパシタＣｏｖを共有する。図８（ｃ）は、２画素ＰＩＸ_２１目と３画素ＰＩＸ_３１目とが隣接する辺に沿って、ＯＦＤ領域が形成される。ＯＦＤ領域は、それぞれの画素領域内に約半分ずつ形成される。図８（ｄ）は、縦４画素ＰＩＸ_１１、ＰＩＸ_２１、ＰＩＸ_３１、ＰＩＸ_４１直列に並べられた画素群の側面に沿って、ＯＦＤ領域が形成される。ＯＦＤ領域は、画素領域外に形成される。

図８（ｅ）は、チェッカー模様のように縦４画素ＰＩＸ_１１、ＰＩＸ_２２、ＰＩＸ_３１、ＰＩＸ_４２の内、交互に１画素分、右横にずれた画素群でオーバーフロードレインキャパシタＣｏｖを共有する。一番下の画素ＰＩＸ_４２の底辺に沿って、ＯＦＤ領域が形成される。ＯＦＤ領域は、その画素ＰＩＸ_４２の画素領域外に形成される。図８（ｆ）は、縦２×横２の方形状に４画素ＰＩＸ_１１、ＰＩＸ_２１、ＰＩＸ_１２、ＰＩＸ_２２並べられた画素群でオーバーフロードレインキャパシタＣｏｖを共有する。当該画素群の中央の領域にＯＦＤ領域が形成される。ＯＦＤ領域は、当該画素群を構成するそれぞれの画素領域内に約１／４ずつ形成される。

図８（ａ）−（ｆ）に示したように、複数の画素を縦方向、横方向、斜め方向またはそれらの任意の組合せで構成される画素群で、１つのオーバーフロードレインキャパシタＣｏｖを共有することができる。とくに、図８（ｅ）を除く構成は、画素群を構成する各画素からＯＦＤ領域までの距離が実質的に等しい。当該距離を実質的に等しくすれば、配線長なども等しくなり、配線抵抗などによる特性のバラツキを抑制することもできる。また、図８（ｅ）のように、チェッカー模様の画素群で画素領域外に設けられたＯＦＤ領域を共有することも可能であり、設計者がその他の素子の配線や製造プロセスなどを考慮し、自由にレイアウトすることができる。

以上、本発明を実施形態をもとに説明した。上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

上述した実施形態にて、電流供給トランジスタＭ１０は、基本的にオーバーフロードレインキャパシタＣｏｖに定電流を供給した。これに対し、変形例ではオーバーフロードレインキャパシタＣｏｖに供給する電流を可変とする。これにより、オーバーフロードレインキャパシタＣｏｖに蓄積される電荷量を調整する。

図９は、変形例１に係る画素回路の構成を示す回路図である。この画素回路の構成は、図２に示した画素回路の構成と基本的に同じである。以下、相違点について説明する。変形例１では、電流供給トランジスタＭ１０の代わりに電流制御トランジスタＭ１１が設けられる。電流制御トランジスタＭ１１は、ＰチャンネルＭＯＳＦＥＴであり、そのソース端子には電源電圧Ｖｄｄが印加され、そのドレイン端子はオーバーフロードレインキャパシタＣｏｖの一端に接続される。電流制御トランジスタＭ１は、ゲート端子とドレイン端子がダイオード接続される。オーバーフロードレイントランジスタＭ２１およびオーバーフロードレイントランジスタＭ２２のオンオフ制御により、第１画素回路１００ａおよび第２画素回路１００ｂがオーバーフロードレインキャパシタＣｏｖを選択的に使用することができる。

図１０は、変形例１に係るオーバーフロードレインキャパシタＣｏｖにおける入射光量と蓄積電荷量との関係を示す図である。以下、第１画素回路１００ａを例に説明するが、他の画素回路も同様である。フォトダイオードＰＤ１に強い光が入射されるほど、カソード電圧Ｖｐｄ１が低下していく。それに伴い、オーバーフロードレイントランジスタＭ２１がオンし、電流制御トランジスタＭ１１のドレイン電圧も低下していく。電流制御トランジスタＭ１１はゲート端子とドレイン端子がダイオード接続されているため、入射光量と蓄積電荷量との関係は、図１０の特性ｅに示すように始めは線形であるが、途中から２次曲線状に変化する。これは、あるレベルまで光が強くなるとドレイン電圧Ｖｄが低下し、電流制御トランジスタＭ１１が徐々にオンし、電流Ｉが流れ出すためである。ドレイン電圧Ｖｄがさらに低下すれば、さらに大きな電流Ｉを流すことができる。なお、入射光量と蓄積電荷量との関係を規定する特性曲線は、電流制御トランジスタＭ１１のゲート長やゲート幅を調整するなど、電流制御トランジスタＭ１１の特性を調整することにより、任意に設計可能である。

このとき、カソード容量Ｃｐｄ１およびオーバーフロードレインキャパシタＣｏｖに蓄積される電荷量は、（Ｉｐｈ１−Ｉ）ｔとなり、大きな電流Ｉを流すほど、蓄積電荷量を抑制することができる。ここで、Ｉｐｈ１はフォトダイオードＰＤ１に流れる光電流、Ｉは電流制御トランジスタＭ１１が流す電流、ｔは蓄積時間を示す。このように、電流制御トランジスタＭ１１が流す電流は、フォトダイオードＰＤ１に流れる光電流を打ち消す電流として作用する。この電流制御トランジスタＭ１１は、オーバーフロードレインキャパシタＣｏｖ側にのみ作用するため、電流Ｉを流すことによりダイナミックレンジを高照度側に広げても、低照度時の読み出し特性に影響を与えない。なお、実際の受光量を得るために、電流制御トランジスタＭ１１に流れる電流は、後段でオフセット成分として取り除かれる必要がある。また、後述するダミー画素回路１１０および減算回路１２０を用いて取り除いてもよい。

これに対し、電流制御トランジスタＭ１１を設けない場合、またはトランジスタを設けても電流を流さない場合、図１０の特性ｄに示すように飽和値に達するまで線形応答となる。この場合のダイナミックレンジＤＲ１は、電流制御トランジスタＭ１１を用いて電流を流した場合のダイナミックレンジＤＲ２より狭くなる。

以上説明したように変形例１によれば、オーバーフロードレインキャパシタＣｏｖのフォトダイオードＰＤ１、ＰＤ２のカソード端子と接続される側の端子に、ダイオード接続されたＰチャンネルＭＯＳＦＥＴを接続したことにより、オーバーフロードレインキャパシタＣｏｖに蓄積される電荷量を調整することができる。すなわち、入射光量が大きくなり当該端子電圧が低下すると、自動的に電流量を増加させるため、当該電圧が低下する傾きが小さくなる。したがって、同じ光量を受けても上記端子電圧が低下しづらくなり、すなわち蓄積電荷量が飽和しづらくなり、同じダイナミックレジンを実現するのにより小さな容量で十分になる。よって、回路面積の増大を抑制しつつ広ダイナミックレンジを実現することができる。

つぎに変形例２について説明する。
図１１は、変形例２に係る画素回路の構成を示す回路図である。変形例２に係る画素回路は、変形例１に係る画素回路のＰチャンネルＭＯＳＦＥＴを採用した電流制御トランジスタＭ１１の代わりに、ＮチャンネルＭＯＳＦＥＴを採用した電流制御トランジスタＭ１２を使用する。電流制御トランジスタＭ１２のドレイン端子には電源電圧Ｖｄｄが印加され、そのソース端子にはオーバーフロードレインキャパシタＣｏｖの一端が接続される。電流制御トランジスタＭ１２は、ゲート端子とドレイン端子がダイオード接続される。

変形例２に係るオーバーフロードレインキャパシタＣｏｖにおける入射光量と蓄積電荷量との関係も、図１０と同様になる。すなわち、入射光量が大きくなると、オーバーフロードレイントランジスタＭ２１がオンし、電流制御トランジスタＭ１２のソース電圧が低下していく。すると、電流制御トランジスタＭ１２のゲート−ソース間電圧が高くなっていき、電流制御トランジスタＭ１２が徐々にオンし、電流Ｉが流れ出す。

以上説明したように変形例２によれば、ＮチャンネルＭＯＳＦＥＴを用いても、変形例１と同様の効果を奏することができる。

つぎに変形例３について説明する。
図１２は、変形例３に係る画素回路の構成を示す回路図である。変形例１、２では、ダイオード接続されたＭＯＳＦＥＴの特性を利用して蓄積電荷量を調整するための電流を流したが、変形例３では、ＭＯＳＦＥＴのゲート端子に印加するゲート電圧を制御することにより、電流を流すタイミングおよび値を設計者が任意に設定することができる。

変形例３に係る画素回路は、ゲート電圧制御回路１０を備える。ゲート電圧制御回路１０は、電流制御トランジスタＭ１３のゲート端子に印加すべきバイアス電圧を制御する。電流制御トランジスタＭ１３は、ＮチャンネルＭＯＳＦＥＴでも、ＰチャンネルＭＯＳＦＥＴでもよい。

図１３は、変形例３に係るオーバーフロードレインキャパシタＣｏｖにおける入射光量と蓄積電荷量との関係を示す図である。フォトダイオードＰＤ１に強い光が入射されるほど、カソード電圧Ｖｐｄ１が低下していく。それに伴い、オーバーフロードレイントランジスタＭ２１がオンし、電流制御トランジスタＭ１３のソース電圧も低下していく。ゲート電圧制御回路１０は、所定のタイミングでゲート電圧を高くして、電流制御トランジスタＭ１３をオンさせ、所定量の電流を流すことができる。

所定量の電流を流すと、図１３に示す入射光量と蓄積電荷量との関係を示す特性ｆの傾きを小さくさせることができる。ゲート電圧制御回路１０は、所定のタイミングでゲート電圧をさらに高くすることにより、電流量を増やし、特性ｆの傾きをさらに小さくすることができる。このように、ゲート電圧制御回路１０は、ゲート電圧を段階的に高くしていくことにより、段階的に電流量を増大させていくことができる。設定によっては、ＭＯＳＦＥＴをダイオード接続した場合のダイナミックレンジＤＲ２よりも広いダイナミックレンジＤＲ３を実現することができる。

この段階的な制御は、マルチ露光制御と併用してもよい。マルチ露光制御とは、少なくともフォトダイオードＰＤ１に蓄積される電荷量が飽和してしまう場合、飽和しない露光時間まで段階的に短くしていく制御である。ゲート電圧制御回路１０は、この露光時間の切り替えタイミングに連動して、ゲート電圧を高くして、電流量を増大させてもよい。

図１４は、変形例３に係る画素回路を備える光検出装置の構成を示す回路図である。当該光検出装置は、変形例３に係る画素回路、ダミー画素回路１１０および減算回路１２０を備える。ダミー画素回路１１０は、変形例３に係る画素回路における電流制御トランジスタＭ１３が流した電流を監視する電流監視回路として機能する。

ダミー画素回路１１０は、ダミーキャパシタＣｄ、ダミートランジスタＭ１４およびスイッチＳＷ１を備え、電流制御トランジスタＭ１３が流した制御電流を検出する。電源電圧Ｖｄｄと接地電圧ＧＮＤ間には、ダミートランジスタＭ１４、ダミーキャパシタＣｄが直列に接続される。ダミートランジスタＭ１４は、電流制御トランジスタＭ１３のダミー素子であり、ダミーキャパシタＣｄは、オーバーフロードレインキャパシタＣｏｖのダミー素子である。ダミートランジスタＭ１４のドレイン端子はダミーキャパシタＣｄの一端と接続され、ソース端子には電源電圧Ｖｄｄが印加され、ゲート端子にはゲート電圧制御回路１０から電流制御トランジスタＭ１３に印加されるバイアス電圧と同様のバイアス電圧が印加される。ダミートランジスタＭ１４とダミーキャパシタＣｄの接続点と減算回路１２０とを結ぶ経路と、接地ＧＮＤ間にスイッチＳＷ１が接続される。なお、ダミーキャパシタＣｄの特性および電荷の蓄積時間をオーバーフローキャパシタＣｏｖと同じに設定すると飽和する可能性が高いため、蓄積期間を短くしたり、ダミーキャパシタＣｄの面積を大きくしたりする必要がある。例えば、蓄積時間を１／１０に設定したり、ダミーキャパシタＣｄの面積を１０倍にする。

ダミー画素回路１１０は、以下のように動作する。第１画素回路１００ａの露光期間の開始に先立ち、スイッチＳＷ１がオンされ、ダミーキャパシタＣｄは接地電圧ＧＮＤにリセットされる。その後、スイッチＳＷ１がオフされ、ダミーキャパシタＣｄはダミートランジスタＭ１４が流す制御電流による電荷を蓄積する。

減算回路１２０は、第１画素回路１００ａの出力電圧からダミー画素回路１１０の出力電圧を減算して、第１画素回路１００ａの出力電圧を補正する補正回路として機能する。補正後の電圧は、制御電流が補正されたため、実際の受光量を反映した電圧となる。これらの電圧は下記式１〜式３で表される。
第１画素回路１００ａの出力電圧＝（Ｉｐｈ１−Ｉｃｔ１）Δｔ／（Ｃｐｄ１＋Ｃｏｖ） …（式１）
ダミー画素回路１１０の出力電圧＝−Ｉｃｔ２／Ｃｄ＊１／Ｎ≒−Ｉｃｔ１／（Ｃｐｄ１＋Ｃｏｖ）＊１／Ｎ …（式２）
補正後電圧＝（Ｉｐｈ１−Ｉｃｔ１）／（Ｃｐｄ１＋Ｃｏｖ）−｛−Ｉｃｔ１／（Ｃｐｄ１＋Ｃｏｖ）＊１／Ｎ｝＊Ｎ＝Ｉｐｈ１／（Ｃｐｄ１＋Ｃｏｖ） …（式３）
ここで、Ｉｐｈ１はフォトダイオードＰＤ１に流れる光電流、Ｉｃｔ１は電流制御トランジスタＭ１３が流す電流、Δｔは蓄積時間、Ｉｃｔ２はダミートランジスタＭ１４が流す電流、Ｃｐｄ１はカソード容量Ｃｐｄ１の容量値、ＣｏｖはオーバーフローキャパシタＣｏｖの容量値、ＣｄはダミーキャパシタＣｄの容量値、ＮはダミーキャパシタＣｄの面積や蓄積時間を調整した値を示す。上述したようにダミーキャパシタＣｄの面積を１０倍にした場合、ダミー画素回路１１０の出力電圧を１０倍にして調整する必要がある。

なお、第１画素回路１００ａの出力電圧は増幅トランジスタＭ３１で増幅されているため、上述したいずれかの電圧を調整する必要がある。この調整は、上記式１〜式３には表されていない。また、第１画素回路１００ａおよびダミー画素回路１１０の出力電圧をデジタル信号に変換して、デジタル演算により実際に受光した光量に対応する信号をデジタル信号で得てもよい。

以上説明したように変形例３によれば、オーバーフロードレインキャパシタＣｏｖのフォトダイオードＰＤ１のカソード端子と接続される側の端子にＭＯＳＦＥＴを接続し、そのゲート電圧を制御することにより、オーバーフロードレインキャパシタＣｏｖに蓄積される電荷量を調整することができる。よって、回路面積の増大を抑制しつつ広ダイナミックレンジを実現することができる。また、変形例１、２と比較し、設計の自由度を高めることができる。さらに、ダミー画素回路を設けることにより、飽和電荷量を増大させるために流した電流を精度よく取り除くことができる。

つぎに変形例４について説明する。
図１５は、変形例４に係る画素回路の構成を示す回路図である。図２に示した基本構成、および変形例１〜３に示した構成は、アクティブピクセルセンサ（ＡＰＳ）方式の画素回路である。変形例４では、ＡＰＳ方式に加え、パッシブピクセルセンサ（ＰＰＳ）方式にも対応した画素回路を説明する。なお、図１５は変形例３に係る画素回路にＰＰＳ方式を実現するための構成要素を加えたが、図２に示した画素回路、変形例１、２に係る画素回路にも同様に適用可能である。

図１５にて、第１画素回路１００ａは、検出回路として、第１検出部４２ａおよび第２検出部４４ａを含む。第１画素回路１００ａは、第１検出部４２ａがアクティブとなる第１モードと、第２検出部４４ａがアクティブとなる第２モードとが切り替え可能に構成される。同様に、第２画素回路１００ｂは、検出回路として、第１検出部４２ｂおよび第２検出部４４ｂを含む。第２画素回路１００ｂは、第１検出部４２ｂがアクティブとなる第１モードと、第２検出部４４ｂがアクティブとなる第２モードとが切り替え可能に構成される。以下、第１画素回路１００ａを例に説明するが、第２画素回路１００ｂも同様の説明があてはまる。

第１検出部４２ａは、ＡＰＳ方式に対応し、上述したように増幅トランジスタＭ３１、選択トランジスタＭ５１を含む。第１検出部４２ａは、フォトダイオードＰＤ１に流れる光電流Ｉｐｈ１によってカソード容量Ｃｐｄ１に現れる電圧を、ソースフォロアアンプによって増幅してデータ線ＬＤに出力する。

第２検出部４４ａは、電荷出力トランジスタＭ６１を含んで構成される。電荷出力トランジスタＭ６１は、フォトダイオードＰＤ１のカソード端子から、第１画素回路１００ａが接続されるデータ線ＬＤに至る経路上に設けられる。第２検出部４４ａは、ＰＰＳ方式に対応し、フォトダイオードＰＤ１に光電流Ｉｐｈ１によってカソード容量Ｃｐｄ１またはカソード容量Ｃｐｄ１およびオーバーフロードレインキャパシタＣｏｖの合成容量に蓄えられた電荷をデータ線ＬＤを介して出力する。

ＡＰＳ方式とＰＰＳ方式は、受光量に応じて切り替えて用いることができる。ＡＰＳ方式は、増幅トランジスタＭ３１で増幅することができるため、比較的小さな光を検出するのに適している。一方、ＰＰＳ方式は、高照度に対応し、比較的大きな光を検出するのに適している。両者の方式を受光量に応じて、画素回路ごとに適応的に切り替えることにより、ダイナミックレンジを拡大することができる。なお、第１画素回路１００ａをＰＰＳ方式単独で構成することも可能であり、その場合、第１検出部４２ａは設ける必要がない。

以上説明したように変形例４によれば、オーバーフロードレインキャパシタＣｏｖを用いた画素回路を、ＰＰＳ方式に適用できる。ＰＰＳ方式は、蓄積時間を比較的確保しやすいため、回路の複雑化、大規模化、消費電力の増大を抑えることができる。したがって、広ダイナミックレンジを実現しつつ、これらの効果を享受することができる。また、ＰＰＳ方式では、画素回路の外部に設けられた図示しない電荷増幅アンプを使用して電圧でなく電荷を増幅できるため、画素回路内で電荷／電圧変換を行う必要がない。このため、変換時の電圧制限がなく、電荷を効率よく画素回路内に蓄積することができる。この場合、高精度のオーバーフローキャパシタＣｏｖを用いる必要もなく、同一面積内で大きな容量を確保しやすい。よって、広ダイナミックレジンを実現しやすい。また、ＡＰＳ方式とＰＰＳ方式を切り替え可能に構成した場合、さらにダイナミックレンジを拡大することができる。

以下、その他の変形例について説明する。例えば、第３動作例に示した共有する画素回路１００同士で、露光期間が重複しないよう制御する処理と、第２動作例に示したオーバーフロードレインキャパシタＣｏｖを利用する画素回路１００を切り替える処理を組み合わせてもよい。この場合、露光期間中にない画素回路１００からの電荷の漏れ込みをさらに抑制することができる。

また、実施形態において、画素回路１００に用いたトランジスタは、主にＮチャンネルＭＯＳＦＥＴの場合について説明したが、これには限定されず、一部のトランジスタを、ＰチャンネルＭＯＳＦＥＴを用いて構成することも可能である。この場合、ゲートに与える信号のハイレベル、ローレベルを適宜反転すればよい。

また、実施形態において、画素回路１００はフォトダイオードＰＤを備える場合について説明したが、フォトトランジスタなどであってもよく、入射光強度に応じて流れる光電流が変化する光検出素子であればよい。

本実施形態に係る光検出装置全体の構成を示す回路図である。 実施形態に係る光検出装置を構成する画素回路の構成を示す回路図である。 各画素回路の動作シーケンス図である。 光検出装置の第１動作例を示す図である。 光検出装置の第３動作例を示す図である。 光検出装置の各種構成によるダイナミックレンジの大きさを比較した図である。 ベイヤー配列で生成された撮像領域を示す図である。 図８（ａ）−（ｆ）は、オーバーフロードレインキャパシタＣｏｖを共有する場合の配置例をそれぞれ示す。 変形例１に係る画素回路の構成を示す回路図である。 変形例１に係るオーバーフロードレインキャパシタにおける入射光量と蓄積電荷量との関係を示す図である。 変形例２に係る画素回路の構成を示す回路図である。 変形例３に係る画素回路の構成を示す回路図である。 変形例３に係るオーバーフロードレインキャパシタにおける入射光量と蓄積電荷量との関係を示す図である。 変形例３に係る画素回路を備える光検出装置の構成を示す回路図である。 変形例４に係る画素回路の構成を示す回路図である。

符号の説明

ＰＤ１ フォトダイオード、 Ｃｐｄ１ カソード容量、 Ｍ１０ 電流供給トランジスタ、 Ｍ４１ リセットトランジスタ、 Ｃｏｖ オーバーフロードレインキャパシタ、 Ｍ４２ リセットトランジスタ、 Ｍ５１ 選択トランジスタ、 Ｍ５２ 選択トランジスタ、 １００ 画素回路、 ２０ 走査制御部、 ３０ 信号処理部、 ３２ 飽和判定部、 ３４ 画素値推測部、 ２００ 撮像領域、 ３００ 光検出装置。

Claims (1)

1. 入射光に対応する光電流を発生させる光検出素子をそれぞれ備えた複数の画素回路と、
   前記光検出素子に備わる第１容量から溢れた電荷を充放電する第２容量と、を備え、
   前記第２容量の数は、前記複数の画素回路の数より少なく、
   前記複数の画素回路には、前記光検出素子が前記第２容量に接続された画素回路と、前記光検出素子が前記第２容量に接続されない画素回路が混在していることを特徴とする光検出装置。

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