KR20150118213A

KR20150118213A - 이미지 센싱 장치

Info

Publication number: KR20150118213A
Application number: KR1020140043319A
Authority: KR
Inventors: 신민석
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2014-04-11
Filing date: 2014-04-11
Publication date: 2015-10-22
Also published as: US9628726B2; US20150296156A1

Abstract

이미지 센싱 장치에 관한 것으로, 동일한 색상의 제1 및 제2 서브 픽셀을 포함하는 단위 픽셀; 노출 구간(exposure domain)에서 상기 제1 및 제2 서브 픽셀의 노출 시간을 서로 상이하게 제어하고, 리드 구간(read domain)에서 1 로우(row) 라인 단위 시간 동안 상기 제1 및 제2 서브 픽셀로부터 제1 및 제2 서브 픽셀신호가 출력되도록 제어하기 위한 행(row) 제어부; 및 상기 제1 및 제2 서브 픽셀신호에 기초하여 상기 노출 시간이 서로 다른 3개 이상의 이미지 데이터를 생성하기 위한 이미지 처리부를 포함하는 이미지 센싱 장치가 제공된다.

Description

이미지 센싱 장치{IMAGE SENSING DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 이미지 센싱 장치에 관한 것이다.

일반적으로, 이미지 센싱 장치는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 소자이다. 이미지 센싱 장치는 크게 CCD(Charge Coupled Device)를 이용한 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor)를 이용한 이미지 센싱 장치로 구분될 수 있다. 최근에는 아날로그 및 디지털 제어회로를 하나의 집적회로(IC) 위에 직접 구현할 수 있는 장점으로 인하여 CMOS를 이용한 이미지 센싱 장치가 많이 이용되고 있다.

본 발명은 동적 범위(Dynamic Range)를 향상시킨 이미지 센싱 장치를 제공하는 것이다.

본 발명의 일 측면에 따르면, 본 발명은 동일한 색상의 제1 및 제2 서브 픽셀을 포함하는 단위 픽셀; 노출 구간(exposure domain)에서 상기 제1 및 제2 서브 픽셀의 노출 시간을 서로 상이하게 제어하고, 리드 구간(read domain)에서 1 로우(row) 라인 단위 시간 동안 상기 제1 및 제2 서브 픽셀로부터 제1 및 제2 서브 픽셀신호가 출력되도록 제어하기 위한 행(row) 제어부; 및 상기 제1 및 제2 서브 픽셀신호에 기초하여 상기 노출 시간이 서로 다른 3개 이상의 이미지 데이터를 생성하기 위한 이미지 처리부를 포함할 수 있다.

여기서, 상기 1 로우 라인 단위 시간은 하기 수학식 1에 의해 정의될 수 있다.

[수학식 1]

1 / frame rate / 전체 행의 개수

(상기 수학식 1에서, 전체 행의 개수는 상기 단위 픽셀을 기준으로 결정됨)

본 발명의 실시예는 단위 픽셀을 기준으로 한 프레임(frame)당 노출 시간(exposure time)이 다른 복수의 이미지 데이터를 획득함으로써 동적 범위(Dynamic Range)를 향상시킬 수 있다. 따라서, 본 발명의 실시예는 움직이는 영상에 발생하는 모션 아티팩트(motion artifact)를 최소화할 수 있는 효과가 있다.

도 1은 비교예에 따른 이미지 센싱 장치에 포함된 픽셀 어레이의 구조를 설명하기 위한 구성도이다.
도 2는 본 발명의 제1 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 3은 도 2에 도시된 제1 단위 픽셀의 내부 구성도이다.
도 4는 도 2에 도시된 제1 리드아웃 회로의 내부 구성도이다.
도 5A 내지 도 6B는 본 발명의 제1 실시예에 따른 이미지 센싱 장치의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 제2 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 8은 도 7에 도시된 제1 리드아웃 회로의 내부 구성도이다.
도 9A 내지 도 10B은 본 발명의 제2 실시예에 따른 이미지 센싱 장치의 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 제3 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 12는 도 11에 도시된 제1 단위 픽셀의 내부 구성도이다.
도 13은 도 11에 도시된 제1 리드아웃 회로의 내부 구성도이다.
도 14는 본 발명의 제3 실시예에 따른 이미지 센싱 장치의 동작을 설명하기 위한 타이밍도이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 1에는 비교예의 이미지 센싱 장치가 구성도로 도시되어 있다.

도 1을 참조하면, 이미지 센싱 장치는 복수의 단위 픽셀이 매트릭스(matrix) 형태로 배열된 픽셀 어레이를 포함할 수 있다. 예컨대, 픽셀 어레이는 베이어(Bayer) 패턴으로 배열될 수 있다. 베이어 패턴은 2 x 2 단위 픽셀들의 반복 셀로 구성되며, 각각의 셀에는 2개의 그린 색상(Gr, Gb)의 단위 픽셀(VPX<0>0, VPX<1>1)이 대각선으로 대향하도록 배치되고, 레드 색상(R)의 단위 픽셀(VPX<0>1)과 블루 색상(B)의 단위 픽셀(VPX<1>0)이 나머지 코너에 배치될 수 있다.

여기서, 각각의 단위 픽셀은 예정된 크기(Lμm x Lμm)를 가지며, 한 프레임(frame) 당 하나의 픽셀신호를 출력한다.

도 2에는 본 발명의 제1 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.

본 발명의 제1 실시예에서는 설명의 편의를 위해 2 x 2 단위 픽셀과 그에 대응하는 구성만을 설명하기로 한다.

도 2를 참조하면, 이미지 센싱 장치(100)는 제1 내지 제4 단위 픽셀이 매트릭스 형태로 배열된 픽셀 어레이(110)와, 노출 구간(exposure domain) 및 리드 구간(read domain)에서 행(row) 별로 픽셀 어레이(110)의 동작을 제어하기 위한 행 제어부(120)와, 상기 리드 구간에서 픽셀 어레이(110)로부터 행 단위로 출력되는 제1 내지 제4 서브 픽셀신호(VPX<0:3>)를 리드아웃하기 위한 제1 내지 제4 리드아웃부(130A, 130B, 130C, 130D)와, 제1 내지 제4 리드아웃부(130A, 130B, 130C, 130D)로부터 출력되는 제1 내지 제8 래치신호(LAT<0:7>)를 처리하기 위한 이미지 처리부(140)를 포함할 수 있다.

픽셀 어레이(110)는 제1 내지 제4 단위 픽셀이 매트릭스(matrix) 형태로 배열될 수 있다. 예컨대, 픽셀 어레이(110)는 베이어 패턴으로 배열될 수 있다. 그리고, 픽셀 어레이(110)는 행 제어부(120)로부터 행 별로 인가되는 제어신호의 제어를 받는다. 예컨대, 제1 행에 포함된 제1 및 제2 단위 픽셀은 제1 선택신호(SX0)와 제1 및 제2 전달신호(TX0<0:1>)와 제1 리셋신호(RX0)에 따라 동작할 수 있고, 제2 행에 포함된 제3 및 제4 단위 픽셀은 제2 선택신호(SX1)와 제3 및 제4 전달신호(TX1<0:1>)와 제2 리셋신호(RX1)에 따라 동작할 수 있다.

특히, 제1 내지 제4 단위 픽셀은 각각 자신에게 할당된 고유 색상에 대응하는 2개의 서브 픽셀을 포함할 수 있다. 예컨대, 그린 색상(Gr)의 제1 단위 픽셀은 그린 색상의 제1 및 제2 서브 픽셀(Gr1, Gr2)을 포함할 수 있고, 레드 색상(R)의 제2 단위 픽셀은 레드 색상의 제1 및 제2 서브 픽셀(R1, R2)을 포함할 수 있고, 블루 색상(B)의 제3 단위 픽셀은 블루 색상의 제1 및 제2 서브 픽셀(B1, B2)을 포함할 수 있고, 그린 색상(Gb)의 제4 단위 픽셀은 그린 색상의 제1 및 제2 서브 픽셀(Gr1, Gr2)을 포함할 수 있다.

도 3에는 도 2에 도시된 제1 단위 픽셀의 내부 구성도가 도시되어 있다. 본 발명의 실시예에서는 제1 내지 제4 단위 픽셀이 모두 동일한 구성을 가지므로, 이하에서는 제1 단위 픽셀만을 대표적으로 설명한다.

도 3을 참조하면, 제1 단위 픽셀은 앞서 설명한 바와 같이 제1 및 제2 서브 픽셀(Gr1, Gr2)을 포함한다. 제1 서브 픽셀(Gr1)은 제1 전달신호(TX0<0>)와 제1 리셋신호(RX0)와 제1 선택신호(SX0)에 따라 동작하는 4-트랜지스터 구조를 가질 수 있다. 그리고, 제1 서브 픽셀(Gr1)은 제1 컬럼라인(CL0)에 독립적으로 접속되며, 제1 컬럼라인(CL0)을 통해 제1 서브 픽셀신호(VPX<0>)와 제1 서브 리셋신호(VRX<0>)를 선택적으로 출력할 수 있다. 제2 서브 픽셀(Gr2)은 제2 전달신호(TX0<1>)와 제1 리셋신호(RX0)와 제1 선택신호(SX0)에 따라 동작하는 4-트랜지스터 구조를 가질 수 있다. 그리고, 제2 서브 픽셀(Gr2)은 제2 컬럼라인(CL1)에 독립적으로 접속되며, 제2 컬럼라인(CL1)을 통해 제2 서브 픽셀신호(VPX<1>)와 제2 서브 리셋신호(VRX<1>)를 선택적으로 출력할 수 있다.

다시 도 2를 참조하면, 행 제어부(120)는 노출 구간에서, 제1 서브 픽셀들(Gr1, R1, B1, Gb1)이 제1 및 제2 노출 시간을 가지도록 제어할 수 있고, 제2 서브 픽셀들(Gr2, R2, B2, Gb2)이 제3 및 제4 노출 시간을 가지도록 제어할 수 있다. 여기서, 제1 내지 제4 노출 시간은 서로 다른 시간을 가질 수 있다. 그리고, 행 제어부(120)는 리드 구간에서, 1 로우 라인 단위 시간 중 초기 시간 동안 상기 제1 노출 시간을 가지는 제1 및 제3 서브 픽셀신호(VPX<0>, VPX<2>)와 상기 제3 노출 시간을 가지는 제2 및 제4 서브 픽셀신호(VPX<1>, VPX<3>)가 출력되도록 제어할 수 있고, 제2 서브 픽셀들(예 : Gr2, R2)이 상기 1 로우 라인 단위 시간 중 중기 시간 동안 제1 내지 제4 서브 리셋신호(VRX<0:3>)가 출력되도록 제어할 수 있으며, 상기 1 로우 라인 단위 시간 중 후기 시간 동안 상기 제2 노출 시간을 가지는 제1 및 제3 서브 픽셀신호(VPX<0>, VPX<2>)와 상기 제4 노출 시간을 가지는 제2 및 제4 서브 픽셀신호(VPX<1>, VPX<3>)가 출력되도록 제어할 수 있다. 여기서, 1 로우 라인 단위 시간은 단위 픽셀 당 할당된 리드아웃 시간으로, 다음의 수학식 1에 의해 정의될 수 있다.

[수학식 1]

1 / frame rate / 전체 행의 개수

제1 내지 제4 리드아웃부(130A, 130B, 130C, 130D)는 제1 내지 제4 컬럼라인(CL0, CL1, CL2, CL3)에 접속되며, 제1 내지 제4 서브 픽셀신호(VPX<0:3>)를 DRS(Delta-Rest Sampling) 방식 및 CDS(Correlated-Double Sampling) 방식으로 각각 리드아웃할 수 있다. DRS 방식은 픽셀신호를 먼저 리드아웃한 다음 리셋신호를 리드아웃하는 방식을 포함할 수 있고, CDS 방식은 리셋신호를 먼저 리드아웃한 다음 픽셀신호를 리드아웃하는 방식을 포함할 수 있다.

도 4에는 제1 내지 제4 리드아웃부(130A, 130B, 130C, 130D)의 내부 구성도가 도시되어 있다.

도 4를 참조하면, 제1 리드아웃부(130A)는 제1 샘플링부(131A), 제1 비교부(133A)와, 제1 및 제2 카운팅부(135_1A, 135_3A)와, 제1 및 제2 래치부(137_1A, 137_3A)를 포함할 수 있다.

제1 샘플링부(131A)는 상기 제1 노출 시간을 가지며 상기 초기 시간 동안 입력되는 제1 서브 픽셀신호(VPX<0>)와, 상기 중기 시간 동안 입력되는 제1 서브 리셋신호(VRX<0>)를 DRS 방식으로 샘플링한다. 예컨대, 제1 샘플링부(131A)는 상기 초기 시간과 상기 중기 시간에 걸쳐 입력된 제1 서브 픽셀신호(VPX<0>)와 제1 서브 리셋신호를 감산 연산(VRX<0> - VPX<0>)하고 그 감산 연산된 제1 선출 샘플링신호를 제1 샘플링신호(SAMP<0>)로써 출력한다. 그리고, 제1 샘플링부(131A)는 상기 중기 시간 동안 입력되는 제1 서브 리셋신호(VRX<0>)와, 상기 제2 노출 시간을 가지며 상기 후기 시간 동안 입력되는 제1 서브 픽셀신호(VPX<0>)를 CDS 방식으로 샘플링한다. 예컨대, 제1 샘플링부(131A)는 상기 중기 시간과 상기 후기 시간에 걸쳐 입력된 제1 서브 리셋신호(VRX<0>)와 제1 서브 픽셀신호(VPX<0>)를 감산 연산(VRX<0> - VPX<0>)하고 그 감산 연산된 제1 후출 샘플링신호를 제1 샘플링신호(SAMP<0>)로써 출력한다. 정리하면, 제1 샘플링부(131A)는 DRS 방식에 의해 샘플링된 제1 선출 샘플링신호와 CDS 방식에 의해 샘플링된 제2 후출 샘플링신호를 순차적으로 제1 샘플링신호(SAMP<0>)로써 출력한다.

제1 비교부(133A)는 제1 샘플링신호(SAMP<0>)의 전압레벨과 램프신호(VRAMP)의 전압 레벨을 비교하고 그 비교결과에 대응하는 제1 비교신호(COMP<0>)를 생성할 수 있다.

제1 카운팅부(135_1A)는 상기 초기 시간과 상기 중기 시간에 대응하는 구간 동안 활성화되는 제1 카운팅신호(EN_CNT1)에 응답하여 제1 비교신호(COMP<0>)를 카운팅하고 그 카운팅결과에 대응하는 제1 카운팅신호(CNT<0>)를 생성할 수 있다.

제2 카운팅부(135_3A)는 상기 중기 시간과 상기 후기 시간에 대응하는 구간 동안 활성화되는 제2 카운팅신호(EN_CNT2)에 응답하여 제1 비교신호(CMOP<0>)를 카운팅하고 그 카운팅결과에 대응하는 제2 카운팅신호(CNT<1>)를 생성할 수 있다.

제1 래치부(137_1A)는 상기 후기 시간 이후에 활성화되는 래치 제어신호(LOAD)에 응답하여 제1 카운팅신호(CNT<0>)를 래치할 수 있다.

제2 래치부(137_3A)는 래치 제어신호(LOAD)에 응답하여 제2 카운팅신호(CNT<1>)를 래치할 수 있다.

이어서, 제2 리드아웃부(130B)는 제2 샘플링부(131B), 제1 비교부(133B)와, 제1 및 제2 카운팅부(135_1B, 135_3B)와, 제1 및 제2 래치부(137_1B, 137_3B)를 포함할 수 있다.

제2 샘플링부(131B)는 상기 제3 노출 시간을 가지며 상기 초기 시간 동안 입력되는 제2 서브 픽셀신호(VPX<1>)와, 상기 중기 시간 동안 입력되는 제2 서브 리셋신호(VRX<1>)를 DRS 방식으로 샘플링한다. 예컨대, 제2 샘플링부(131B)는 상기 초기 시간과 상기 중기 시간에 걸쳐 입력된 제2 서브 픽셀신호(VPX<1>)와 제2 서브 리셋신호(VRX<1>)를 감산 연산(VRX<1> - VPX<1>)하고 그 감산 연산된 제2 선출 샘플링신호를 제2 샘플링신호(SAMP<1>)로써 출력한다. 그리고, 제2 샘플링부(131B)는 상기 중기 시간 동안 입력되는 제2 서브 리셋신호(VRX<1>)와, 상기 제4 노출 시간을 가지며 상기 후기 시간 동안 입력되는 제2 서브 픽셀신호(VPX<1>)를 CDS 방식으로 샘플링한다. 예컨대, 제2 샘플링부(131B)는 상기 중기 시간과 상기 후기 시간에 걸쳐 입력된 제2 서브 리셋신호(VRX<1>)와 제2 서브 픽셀신호(VPX<1>)를 감산 연산(VRX<1> - VPX<1>)하고 그 감산 연산된 제2 후출 샘플링신호를 제2 샘플링신호(SAMP<1>)로써 출력한다. 정리하면, 제2 샘플링부(131B)는 DRS 방식에 의해 샘플링된 제2 선출 샘플링신호와 CDS 방식에 의해 샘플링된 제2 후출 샘플링신호를 순차적으로 제2 샘플링신호(SAMP<1>)로써 출력한다.

제2 비교부(133B)는 제2 샘플링신호(SAMP<1>)의 전압레벨과 램프신호(VRAMP)의 전압 레벨을 비교하고 그 비교결과에 대응하는 제2 비교신호(COMP<1>)를 생성할 수 있다.

제3 카운팅부(135_1B)는 제1 카운팅신호(EN_CNT1)에 응답하여 제2 비교신호(COMP<1>)를 카운팅하고 그 카운팅결과에 대응하는 제3 카운팅신호(CNT<2>)를 생성할 수 있다.

제4 카운팅부(135_3B)는 제2 카운팅신호(EN_CNT2)에 응답하여 제2 비교신호(CMOP<1>)를 카운팅하고 그 카운팅결과에 대응하는 제4 카운팅신호(CNT<3>)를 생성할 수 있다.

제3 래치부(137_1B)는 래치 제어신호(LOAD)에 응답하여 제3 카운팅신호(CNT<2>)를 래치할 수 있다.

제4 래치부(137_3B)는 래치 제어신호(LOAD)에 응답하여 제4 카운팅신호(CNT<3>)를 래치할 수 있다.

한편, 제3 및 제4 리드아웃부(130C, 130D)는 제1 및 제2 리드아웃부(130A, 130B)와 동일한 구성을 가지므로, 그에 대한 자세한 설명은 생략하도록 한다.

다시 도 2를 참조하면, 이미지 처리부(140)는 제1 내지 제4 래치부(137_1A, 137_3A, 137_1B, 137_3B)에 래치된 제1 내지 제4 래치신호(LAT<0:3>)에 기초하여 노출 시간이 서로 다른 제1 내지 제3 이미지 데이터를 생성할 수 있고, 제4 내지 제8 래치부(137_1C, 137_3C, 137_1D, 137_3D)에 래치된 제5 내지 제8 래치신호(LAT<4:7>)에 기초하여 노출 시간이 서로 다른 제4 내지 제6 이미지 데이터를 생성할 수 있다. 예컨대, 이미지 처리부(140)는 제1 및 제2 래치신호(LAT<0:1>)를 합쳐 노출 시간이 가장 긴 제1 이미지 데이터를 생성하고, 제3 래치신호(LAT<2>)에 기초하여 노출 시간이 중간인 제2 이미지 데이터를 생성하며, 제4 래치신호(LAT<3>)에 기초하여 노출 시간이 가장 짧은 제3 이미지 데이터를 생성할 수 있다. 마찬가지로, 이미지 처리부(140)는 제5 및 제6 래치신호(LAT<4:5>)를 합쳐 노출 시간이 가장 긴 제4 이미지 데이터를 생성하고, 제7 래치신호(LAT<6>)에 기초하여 노출 시간이 중간인 제5 이미지 데이터를 생성하며, 제8 래치신호(LAT<7>)에 기초하여 노출 시간이 가장 짧은 제6 이미지 데이터를 생성할 수 있다.

결과적으로, 이미지 처리부(140)는 1 로우 라인 단위 시간 동안 단위 픽셀로부터 출력되는 제1 및 제2 서브 픽셀신호(예 : VPX<0:1>)에 응답하여 노출 시간이 서로 다른 제1 내지 제3 이미지 데이터를 생성할 수 있다.

이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 이미지 센싱 장치(100)의 동작을 도 5A 내지 도 6B를 참조하여 설명한다.

본 발명의 실시예에서는 제1 및 제2 서브 픽셀(Gr1, Gr2)을 포함하는 제1 단위 픽셀을 기준으로 이미지 센싱 장치(100)의 동작을 설명한다.

도 5A 및 도 5B에는 이미지 센싱 장치(100)의 동작을 일예에 따라 설명하기 위한 타이밍도가 도시되어 있다.

먼저, 도 5A를 참조하여 노출 구간(exposure domain)에 따른 이미지 센싱 장치(100)의 동작을 설명한다.

도 5A를 참조하면, 제1 서브 픽셀(Gr1)은 예정된 시점에 동시에 활성화되는 제1 리셋신호(RX0)와 제1 전달신호(TX0<0>)에 응답하여 초기화될 수 있다. 예컨대, 제1 서브 픽셀(Gr1)의 초기화 동작은 포토 다이오드(PD_Gr1)에 존재하는 전하가 전달 트랜지스터(TXTR1)와 리셋 트랜지스터(RXTR1)를 통해 전원전압(VDD_VPX)단으로 디스차지되면서 포토 다이오드(PD_Gr1)가 초기화되는 것을 말한다.

그리고, 제1 서브 픽셀(Gr1)은 예정된 시간(L1) 이후에 활성화되는 제1 전달신호(TX0<0>)에 응답하여 예정된 노출 시간(L1) 동안 포토 다이오드(PD_Gr1)에 형성된 전하를 플로팅 디퓨전 노드(FD)에 저장할 수 있다.

그리고, 제2 서브 픽셀(Gr2)은 예정된 시간(L2) 이후에 동시에 활성화되는 제1 리셋신호(RX0)와 제2 전달신호(TX0<1>)에 응답하여 초기화될 수 있다. 제2 서브 픽셀(Gr2)의 초기화 동작은 제1 서브 픽셀(Gr1)의 초기화 동작과 동일하다.

그리고, 제2 서브 픽셀(Gr2)은 예정된 시간(L3) 이후에 활성화되는 제2 전달신호(TX0<1>)에 응답하여 예정된 노출 시간(L3) 동안 포토 다이오드(PD_Gr2)에 형성된 전하를 플로팅 디퓨전 노드(FD)에 저장할 수 있다.

다음, 도 5B를 참조하여 리드 구간(read domain)에 따른 이미지 센싱 장치의 동작을 설명한다.

도 5B를 참조하면, 리드 구간은 1 로우 라인 단위 시간을 포함할 수 있다. 1 로우 라인 단위 시간은 단위 픽셀을 기준으로 할당된 시간이며(수학식 1 참조), 그 할당된 시간 내에 제1 및 제2 서브 픽셀(Gr1, Gr2)로부터 제1 및 제2 서브 픽셀신호(VPX<0:1>)와 제1 및 제2 서브 리셋신호(VRX<0:1>)를 리드아웃해야 한다.

우선, 제1 서브 픽셀(Gr1)은 제1 선택신호(SX0)에 응답하여, 자신의 플로팅 디퓨전 노드(FD)에 저장된 전하에 대응하는 제1 서브 픽셀신호(VPX<0>)를 초기 시간(IT) 동안 제1 리드아웃부(130A)로 출력한다. 동시에, 제2 서브 픽셀(Gr2)은 제1 선택신호(SX0)에 응답하여, 자신의 플로팅 디퓨전 노드(FD)에 저장된 전하에 대응하는 제2 서브 픽셀신호(VPX<1>)를 초기 시간(IT) 동안 제2 리드아웃부(130B)로 출력한다.

그리고, 제1 서브 픽셀(Gr1)은 초기 시간(IT)이 종료되는 시점에 활성화되는 제1 리셋신호(RX0)에 응답하여 제1 서브 리셋신호(VRX<0>)를 중기 시간(MT) 동안 제1 리드아웃부(130A)로 출력한다. 동시에, 제2 서브 픽셀(Gr1)은 제1 리셋신호(RX0)에 응답하여 제2 서브 리셋신호(VRX<1>)를 중기 시간(MT) 동안 제2 리드아웃부(130B)로 출력한다.

그러면, 제1 리드아웃부(130A)는 초기 시간(IT)과 중기 시간(MT)에 걸쳐 순차적으로 입력되는 제1 서브 픽셀신호(VPX<0>)와 제1 서브 리셋신호(VRX<0>)를 DRS 방식으로 리드아웃한다. 이를 더욱 자세하게 설명하면 다음과 같다. 제1 샘플링부(131A)는 제1 서브 픽셀신호(VPX<0>)와 제1 서브 리셋신호(VRX<0>)를 DRS 방식으로 샘플링하여 제1 샘플링신호(SAMP<0>)를 생성하고, 제1 비교부(133A)는 제1 샘플링신호(SAMP<0>)의 전압 레벨과 램프신호(VRAMP)의 전압 레벨을 비교하여 제1 비교신호(COMP<0>)를 생성하고, 제1 카운팅부(135_1A)는 초기 시간(IT)과 중기 시간(MT)에 걸쳐 활성화되는 제1 카운팅신호(EN_CNT1)에 응답하여 제1 비교신호(COMP<0>)를 카운팅하며, 제1 래치부(137_1A)는 후기 시간(PT)의 종료 시점에 활성화되는 래치 제어신호(LOAD)에 응답하여 제1 카운팅부(135_1A)로부터 출력되는 제1 카운팅신호(CNT<0>)를 래치한다. 이때, 제1 래치부(137_1A)에 래치된 제1 래치신호(LAT<0>)는 예정된 노출 시간(L1)을 가진다.

동시에, 제2 리드아웃부(130B)는 초기 시간(IT)과 중기 시간(MT)에 걸쳐 순차적으로 입력되는 제2 서브 픽셀신호(VPX<1>)와 제2 서브 리셋신호(VRX<1>)를 DRS 방식으로 리드아웃한다. 이를 더욱 자세하게 설명하면 다음과 같다. 제2 샘플링부(131B)는 제2 서브 픽셀신호(VPX<1>)와 제2 서브 리셋신호(VRX<1>)를 DRS 방식으로 샘플링하여 제2 샘플링신호(SAMP<1>)를 생성하고, 제2 비교부(133B)는 제2 샘플링신호(SAMP<1>)의 전압 레벨과 램프신호(VRAMP)의 전압 레벨을 비교하여 제2 비교신호(COMP<1>)를 생성하고, 제3 카운팅부(135_1B)는 제1 카운팅신호(EN_CNT1)에 응답하여 제2 비교신호(COMP<1>)를 카운팅하며, 제3 래치부(137_1B)는 래치 제어신호(LOAD)에 응답하여 제3 카운팅부(135_1B)로부터 출력되는 제3 카운팅신호(CNT<2>)를 래치한다. 이때, 제3 래치부(137_1B)에 래치된 제3 래치신호(LAT<2>)는 예정된 노출 시간(L3)을 가진다.

계속해서, 제1 서브 픽셀(Gr1)은 중기 시간(MT)이 종료되는 시점에 활성화되는 제1 전달신호(TX0<0>)에 응답하여, 예정된 노출 시간(L2 + L3 + L4) 동안 포토 다이오드(PD_Gr1)에 형성된 전하에 대응하는 제1 서브 픽셀신호(VPX<0>)를 제1 리드아웃부(130A)로 출력한다.

동시에, 제2 서브 픽셀(Gr2)은 중기 시간(MT)이 종료되는 시점에 활성화되는 제2 전달신호(TX0<1>)에 응답하여, 예정된 노출 시간(L4) 동안 포토 다이오드(PD_Gr2)에 형성된 전하에 대응하는 제2 서브 픽셀신호(VPX<1>)를 제2 리드아웃부(130B)로 출력한다.

그러면, 제1 리드아웃부(130A)는 중기 시간(MT)과 후기 시간(PT)에 걸쳐 순차적으로 입력되는 제1 서브 리셋신호(VRX<0>)와 제1 서브 픽셀신호(VPX<0>)를 CDS 방식으로 리드아웃한다. 이를 더욱 자세하게 설명하면 다음과 같다. 제1 샘플링부(131A)는 제1 서브 리셋신호(VRX<0>)와 제1 서브 픽셀신호(VPX<0>)를 CDS 방식으로 샘플링하여 제1 샘플링신호(SAMP<0>)를 생성하고, 제1 비교부(133A)는 제1 샘플링신호(SAMP<0>)의 전압 레벨과 램프신호(VRAMP)의 전압 레벨을 비교하여 제1 비교신호(COMP<0>)를 생성하고, 제2 카운팅부(135_3A)는 중기 시간(MT)과 후기 시간(PT)에 걸쳐 활성화되는 제2 카운팅신호(EN_CNT2)에 응답하여 제1 비교신호(COMP<0>)를 카운팅하며, 제2 래치부(137_3A)는 래치 제어신호(LOAD)에 응답하여 제2 카운팅부(135_3A)로부터 출력되는 제2 카운팅신호(CNT<1>)를 래치한다. 이때, 제2 래치부(137_3A)에 래치된 제2 래치신호(LAT<1>)는 예정된 노출 시간(L2 + L3 + L4)을 가진다.

동시에, 제2 리드아웃부(130B)는 중기 시간(MT)과 후기 시간(PT)에 걸쳐 순차적으로 입력되는 제2 서브 리셋신호(VRX<1>)와 제2 서브 픽셀신호(VPX<1>)를 CDS 방식으로 리드아웃한다. 이를 더욱 자세하게 설명하면 다음과 같다. 제2 샘플링부(131B)는 제2 서브 리셋신호(VRX<1>)와 제2 서브 픽셀신호(VPX<1>)를 CDS 방식으로 샘플링하여 제2 샘플링신호(SAMP<1>)를 생성하고, 제2 비교부(133B)는 제2 샘플링신호(SAMP<1>)의 전압 레벨과 램프신호(VRAMP)의 전압 레벨을 비교하여 제2 비교신호(COMP<1>)를 생성하고, 제4 카운팅부(135_3B)는 제2 카운팅신호(EN_CNT2)에 응답하여 제2 비교신호(COMP<1>)를 카운팅하며, 제4 래치부(137_3B)는 래치 제어신호(LOAD)에 응답하여 제4 카운팅부(135_3B)로부터 출력되는 제4 카운팅신호(CNT<3>)를 래치한다. 이때, 제4 래치부(137_3B)에 래치된 제4 래치신호(LAT<3>)는 예정된 노출 시간(L4)을 가진다.

한편, 이미지 처리부(140)는 제1 및 제2 래치신호(LAT<0:1>)를 합쳐 가장 긴 노출 시간(L1 + L2 + L3 + L4)을 가지는 제1 이미지 데이터를 생성하고, 제3 래치신호(LAT<2>)를 이용하여 중간 노출 시간(L3)을 가지는 제2 이미지 데이터를 생성하며, 제4 래치신호(LAT<3>)를 이용하여 가장 짧은 노출 시간(L4)을 가지는 제3 이미지 데이터를 생성할 수 있다. 이때, 도면에는 잘 도시되어 있지 않지만, 예정된 시간(L1, L2, L3, L4)은 서로 다를 수 있으며, 예컨대, L1 > L2 > L3 > L4 의 관계를 가질 수 있다. 따라서, 이미지 처리부(140)는 제1 및 제2 서브 픽셀(Gr1, Gr2)을 대상으로 1 로우 라인 단위 시간 동안 노출 시간이 서로 다른 제1 내지 제3 이미지 데이터를 생성할 수 있다.

참고로, 제1 이미지 데이터는 앞서 설명한 바와 같이 가장 긴 노출 시간(L1 + L2 + L3 + L4)을 가질 수 있으며, 이는 제1 및 제2 래치신호(LAT<0:1>)를 합침으로써 생성될 수 있다. 이로써, 포토 다이오드(PD_Gr1)가 형성할 수 있는 전하의 최대 용량보다 더 큰 용량의 전하를 형성하는 결과를 얻을 수 있다. 즉, 제1 이미지 데이터에는 포토 다이오드(PD_Gr1)의 FWC(Full Well Capacity)를 증가한 결과가 반영될 수 있다.

도 6A 및 도 6B에는 이미지 센싱 장치(100)의 동작을 다른 예에 따라 설명하기 위한 타이밍도가 도시되어 있다.

먼저, 도 6A를 참조하여 노출 구간(exposure domain)에 따른 이미지 센싱 장치의 동작을 설명한다.

도 6A를 참조하면, 제1 서브 픽셀(Gr1)은 예정된 시점에 동시에 활성화되는 제1 리셋신호(RX0)와 제1 전달신호(TX0<0>)에 응답하여 초기화된다. 여기서, 제1 서브 픽셀(Gr1)의 초기화 동작은 앞서 설명한 것과 동일하다.

그리고, 제2 서브 픽셀(Gr2)은 예정된 시간(L1) 이후에 동시에 활성화되는 제1 리셋신호(RX0)와 제2 전달신호(TX0<1>)에 응답하여 초기화된다. 제2 서브 픽셀(Gr2)의 초기화 동작 또한 앞서 설명한 것과 동일하다.

그리고, 제2 서브 픽셀(Gr2)은 예정된 시간(L2) 이후에 활성화되는 제2 전달신호(TX0<1>)에 응답하여 예정된 노출 시간(L2) 동안 포토 다이오드(PD_Gr2)에 형성된 전하를 플로팅 디퓨전 노드(FD)에 저장한다.

그리고, 제1 서브 픽셀(Gr1)은 예정된 시간(L3) 이후에 활성화되는 제1 전달신호(TX0<0>)에 응답하여 예정된 노출 시간(L1 + L2 + L3) 동안 포토 다이오드(PD_Gr1)에 형성된 전하를 플로팅 디퓨전 노드(FD)에 저장한다.

다음, 도 6B를 참조하여 리드 구간(read domain)에 따른 이미지 센싱 장치의 동작을 설명한다.

그러면, 제1 리드아웃부(130A)는 초기 시간(IT)과 중기 시간(MT)에 걸쳐 순차적으로 입력되는 제1 서브 픽셀신호(VPX<0>)와 제1 서브 리셋신호(VRX<0>)를 DRS 방식으로 리드아웃한다. 이를 더욱 자세하게 설명하면 다음과 같다. 제1 샘플링부(131A)는 제1 서브 픽셀신호(VPX<0>)와 제1 서브 리셋신호(VRX<0>)를 DRS 방식으로 샘플링하여 제1 샘플링신호(SAMP<0>)를 생성하고, 제1 비교부(133A)는 제1 샘플링신호(SAMP<0>)의 전압 레벨과 램프신호(VRAMP)의 전압 레벨을 비교하여 제1 비교신호(COMP<0>)를 생성하고, 제1 카운팅부(135_1A)는 초기 시간(IT)과 중기 시간(MT)에 걸쳐 활성화되는 제1 카운팅신호(EN_CNT1)에 응답하여 제1 비교신호(COMP<0>)를 카운팅하며, 제1 래치부(137_1A)는 후기 시간(PT)이 종료되는 시점에 활성화되는 래치 제어신호(LOAD)에 응답하여 제1 카운팅부(135_1A)로부터 출력되는 제1 카운팅신호(CNT<0>)를 래치한다. 이때, 제1 래치부(137_1A)에 래치된 제1 래치신호(LAT<0>)는 예정된 노출 시간(L1 + L2 + L3)을 가진다.

동시에, 제2 리드아웃부(130B)는 초기 시간(IT)과 중기 시간(MT)에 걸쳐 순차적으로 입력되는 제2 서브 픽셀신호(VPX<1>)와 제2 서브 리셋신호(VRX<1>)를 DRS 방식으로 리드아웃한다. 이를 더욱 자세하게 설명하면 다음과 같다. 제2 샘플링부(131B)는 제2 서브 픽셀신호(VPX<1>)와 제2 서브 리셋신호(VRX<1>)를 DRS 방식으로 샘플링하여 제2 샘플링신호(SAMP<1>)를 생성하고, 제2 비교부(133B)는 제2 샘플링신호(SAMP<1>)의 전압 레벨과 램프신호(VRAMP)의 전압 레벨을 비교하여 제2 비교신호(COMP<1>)를 생성하고, 제3 카운팅부(135_1B)는 제1 카운팅신호(EN_CNT1)에 응답하여 제2 비교신호(COMP<1>)를 카운팅하며, 제3 래치부(137_1B)는 래치 제어신호(LOAD)에 응답하여 제3 카운팅부(135_1B)로부터 출력되는 제3 카운팅신호(CNT<2>)를 래치한다. 이때, 제3 래치부(137_1B)에 래치된 제3 래치신호(LAT<2>)는 예정된 노출 시간(L2)을 가진다.

계속해서, 제1 서브 픽셀(Gr1)은 중기 시간(MT)이 종료되는 시점에 활성화되는 제1 전달신호(TX0<0>)에 응답하여, 예정된 노출 시간(L4) 동안 포토 다이오드(PD_Gr2)에 형성된 전하에 대응하는 제1 서브 픽셀신호(VPX<0>)를 제1 리드아웃부(130A)로 출력한다.

동시에, 제2 서브 픽셀(Gr2)은 중기 시간(MT)이 종료되는 시점에 활성화되는 제2 전달신호(TX0<1>)에 응답하여, 예정된 노출 시간(L3 + L4) 동안 포토 다이오드(PD_Gr1)에 형성된 전하에 대응하는 제2 서브 픽셀신호(VPX<1>)를 제2 리드아웃부(130B)로 출력한다.

그러면, 제1 리드아웃부(130A)는 중기 시간(MT)과 후기 시간(PT)에 걸쳐 순차적으로 입력되는 제1 서브 리셋신호(VRX<0>)와 제1 서브 픽셀신호(VPX<0>)를 CDS 방식으로 리드아웃한다. 이를 더욱 자세하게 설명하면 다음과 같다. 제1 샘플링부(131A)는 제1 서브 리셋신호(VRX<0>)와 제1 서브 픽셀신호(VPX<0>)를 CDS 방식으로 샘플링하여 제1 샘플링신호(SAMP<0>)를 생성하고, 제1 비교부(133A)는 제1 샘플링신호(SAMP<0>)의 전압 레벨과 램프신호(VRAMP)의 전압 레벨을 비교하여 제1 비교신호(COMP<0>)를 생성하고, 제2 카운팅부(135_3A)는 중기 시간(MT)과 후기 시간(PT)에 걸쳐 활성화되는 제2 카운팅신호(EN_CNT2)에 응답하여 제1 비교신호(COMP<0>)를 카운팅하며, 제2 래치부(137_3A)는 래치 제어신호(LOAD)에 응답하여 제2 카운팅부(135_3A)로부터 출력되는 제2 카운팅신호(CNT<1>)를 래치한다. 이때, 제2 래치부(137_3A)에 래치된 제2 래치신호(LAT<1>)는 예정된 노출 시간(L4)을 가진다.

동시에, 제2 리드아웃부(130B)는 중기 시간(MT)과 후기 시간(PT)에 걸쳐 순차적으로 입력되는 제2 서브 리셋신호(VRX<1>)와 제2 서브 픽셀신호(VPX<1>)를 CDS 방식으로 리드아웃한다. 이를 더욱 자세하게 설명하면 다음과 같다. 제2 샘플링부(131B)는 제2 서브 리셋신호(VRX<1>)와 제2 서브 픽셀신호(VPX<1>)를 CDS 방식으로 샘플링하여 제2 샘플링신호(SAMP<1>)를 생성하고, 제2 비교부(133B)는 제2 샘플링신호(SAMP<1>)의 전압 레벨과 램프신호(VRAMP)의 전압 레벨을 비교하여 제2 비교신호(COMP<1>)를 생성하고, 제4 카운팅부(135_3B)는 제2 카운팅신호(EN_CNT2)에 응답하여 제2 비교신호(COMP<1>)를 카운팅하며, 제4 래치부(137_3B)는 래치 제어신호(LOAD)에 응답하여 제4 카운팅부(135_3B)로부터 출력되는 제4 카운팅신호(CNT<3>)를 래치한다. 이때, 제4 래치부(137_3B)에 래치된 제4 래치신호(LAT<3>)는 예정된 노출 시간(L3 + L4)을 가진다.

한편, 이미지 처리부(140)는 제1 래치신호(LAT<0>)를 이용하여 가장 긴 노출 시간(L1 + L2 + L3)를 가지는 제1 이미지 데이터를 생성하고, 제3 래치신호(LAT<2>)를 이용하여 제1 중간 노출 시간(L2)을 가지는 제2 이미지 데이터를 생성하고, 제2 래치신호(LAT<1>)를 이용하여 제2 중간 노출 시간(L3 + L4)을 가지는 제3 이미지 데이터를 생성하며, 제4 래치신호(LAT<3>)를 이용하여 가장 짧은 노출 시간을 가지는 제4 이미지 데이터를 생성할 수 있다. 이때, 도면에는 잘 도시되어 있지 않지만, 예정된 시간(L1, L2, L3, L4)은 서로 다를 수 있으며, 예컨대, L1 > L2 > L3 > L4 의 관계를 가질 수 있다. 따라서, 이미지 처리부(140)는 제1 및 제2 서브 픽셀(Gr1, Gr2)을 대상으로 1 로우 라인 단위 시간 동안 노출 시간이 서로 다른 제1 내지 제4 이미지 데이터를 생성할 수 있다.

도 7에는 본 발명의 제2 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.

본 발명의 제2 실시예에서는 설명의 편의를 위해 2 x 2 단위 픽셀과 그에 대응하는 구성만을 설명하기로 한다.

도 7을 참조하면, 이미지 센싱 장치(200)는 제1 내지 제4 단위 픽셀이 매트릭스 형태로 배열된 픽셀 어레이(210)와, 노출 구간(exposure domain) 및 리드 구간(read domain)에서 행(row) 별로 픽셀 어레이(210)의 동작을 제어하기 위한 행 제어부(220)와, 상기 리드 구간에서 픽셀 어레이(210)로부터 행 단위로 출력되는 제1 내지 제4 서브 픽셀신호(VPX<0:3>)를 리드아웃하기 위한 제1 내지 제4 리드아웃부(230A, 230B, 230C, 230D)와, 제1 내지 제4 리드아웃부(230A, 230B, 230C, 230D)로부터 출력되는 제1 내지 제8 래치신호(LAT<0:7>)를 처리하기 위한 이미지 처리부(240)를 포함할 수 있다.

상기와 같이 구성되는 이미지 센싱 장치(200)는 본 발명의 제1 실시예에 따른 이미지 센싱 장치(100)와 동일하므로, 각각의 구성에 대한 자세한 설명은 생략하도록 한다. 단, 제1 내지 제4 리드아웃부(230A, 230B, 230C, 230D)만이 제1 실시예의 그것(130A, 130B, 130C, 130D)과 상이한 내부 구성을 가진다. 다시 말해, 제1 내지 제4 리드아웃부(230A, 230B, 230C, 230D)는 제1 내지 제4 서브 픽셀신호(VPX<0:3>)를 DRS 방식 및 CDS 방식으로 각각 리드아웃하는 것은 본 발명의 제1 실시예와 동일하나, 그 내부 구성이 일부 상이하다. 이하에서는 제1 내지 제4 리드아웃부(230A, 230B, 230C, 230D)만을 설명하기로 한다.

도 8에는 제1 내지 제4 리드아웃부(230A, 230B, 230C, 230D)의 내부 구성도가 도시되어 있다.

도 8을 참조하면, 제1 리드아웃부(230A)는 제1 비교부(231A)와, 제1 카운팅부(233A)와, 제1 및 제2 래치부(235_1A, 235_3A)를 포함할 수 있다. 제1 리드아웃부(230A)는 제1 실시예에 비하여 샘플링부를 포함하지 않으며 카운팅부를 적게 포함함을 알 수 있다.

제1 비교부(231A)는 제1 서브 픽셀신호(VPX<0>)의 전압레벨과 램프신호(VRAMP)의 전압 레벨을 비교하고 그 비교결과에 대응하는 제1 픽셀 비교신호와, 제1 서브 리셋신호(VRX<0>)의 전압레벨과 램프신호(VRAMP)의 전압 레벨을 비교하고 그 비교결과에 대응하는 제1 리셋 비교신호를 제1 비교신호(COMP<0>)로써 교대로 출력할 수 있다.

제1 카운팅부(233A)는 1 로우 라인 단위 시간 동안 예정된 주기로 활성화되는 초기화 제어신호(RST)에 응답하여 1 로우 라인 단위 시간 동안 제1 비교신호(COMP<0>)를 복수 회 카운팅하고 그 카운팅결과에 대응하는 제1 카운팅신호(CNT<0>)를 생성할 수 있다. 예컨대, 제1 카운팅부(233A)는 1 로우 라인 단위 시간 중 초기 시간, 중기 시간 및 후기 시간에 대응하여 1 로우 라인 단위 시간 동안 3회의 카운팅 동작을 실시할 수 있다. 즉, 제1 카운팅부(233A)는 1 로우 라인 단위 시간 중 초기 시간에 대응하여 상기 제1 픽셀 비교신호를 카운팅하고, 1 로우 라인 단위 시간 중 중기 시간에 대응하여 상기 제1 리셋 비교신호를 카운팅하며, 1 로우 라인 단위 시간 중 후기 시간에 대응하여 상기 제1 픽셀 비교신호를 카운팅할 수 있다.

제1 및 제2 래치부(235_1A, 235_3A)는 예정된 주기마다 교대로 활성화되는 제1 및 제2 래치 제어신호(LOAD1, LOAD2)에 응답하여 제1 카운팅신호(CNT<0>)를 교대로 래치할 수 있다. 예컨대, 제1 래치부(235_1A)는 제1 래치 제어신호(LOAD1)에 응답하여 상기 제1 픽셀 비교신호에 대응하는 제1 카운팅신호(CNT<0>)를 래치할 수 있고, 제2 래치부(235_1A)는 제2 래치 제어신호(LOAD2)에 응답하여 상기 제1 리셋 비교신호에 대응하는 제1 카운팅신호(CNT<0>)을 래치할 수 있다. 그리고, 제1 및 제2 래치 제어신호(LOAD1, LOAD2)에 대응하여 교대로 활성화되는 제1 및 제2 리드아웃 제어신호(READ1, READ2)에 응답하여 제1 및 제2 래치신호(LAT<0:1>)를 교대로 출력할 수 있다.

이하, 상기와 같은 구성을 가지는 본 발명의 제2 실시예에 따른 이미지 센싱 장치(200)의 동작을 도 9A 내지 도 10B를 참조하여 설명한다.

본 발명의 실시예에서는 제1 및 제2 서브 픽셀(Gr1, Gr2)을 포함하는 제1 단위 픽셀을 기준으로 이미지 센싱 장치(200)의 동작을 설명한다.

도 9A 및 도 9B에는 이미지 센싱 장치(200)의 동작을 일예에 따라 설명하기 위한 타이밍도가 도시되어 있다.

먼저, 도 9A를 참조하여 노출 구간(exposure domain)에 따른 이미지 센싱 장치의 동작을 설명한다.

도 9A를 참조하면, 제1 서브 픽셀(Gr1)은 예정된 시점에 동시에 활성화되는 제1 리셋신호(RX0)와 제1 전달신호(TX0<0>)에 응답하여 초기화된다. 예컨대, 제1 서브 픽셀(Gr1)의 초기화 동작은 포토 다이오드(PD_Gr1)의 전하가 전달 트랜지스터(TXTR1)와 리셋 트랜지스터(RXTR1)를 통해 전원전압(VDD_VPX)단으로 디스차지되면서 포토 다이오드(PD_Gr1)가 초기화되는 것을 말한다.

그리고, 제1 서브 픽셀(Gr1)은 예정된 시간(L1) 이후에 활성화되는 제1 전달신호(TX0<0>)에 응답하여 예정된 노출 시간(L1) 동안 포토 다이오드(PD_Gr1)에 형성된 전하를 플로팅 디퓨전 노드(FD)에 저장한다.

그리고, 제2 서브 픽셀(Gr2)은 예정된 시간(L2) 이후에 동시에 활성화되는 제1 리셋신호(RX0)와 제2 전달신호(TX0<1>)에 응답하여 초기화된다. 제2 서브 픽셀(Gr2)의 초기화 동작은 제1 서브 픽셀(Gr1)의 초기화 동작과 동일하다.

그리고, 제2 서브 픽셀(Gr2)은 예정된 시간(L3) 이후에 활성화되는 제2 전달신호(TX0<1>)에 응답하여 예정된 노출 시간(L3) 동안 포토 다이오드(PD_Gr2)에 형성된 전하를 플로팅 디퓨전 노드(FD)에 저장한다.

다음, 도 9B를 참조하여 리드 구간(read domain)에 따른 이미지 센싱 장치의 동작을 설명한다.

도 9B를 참조하면, 리드 구간은 1 로우 라인 단위 시간을 포함할 수 있다. 1 로우 라인 단위 시간은 단위 픽셀을 기준으로 할당된 시간이며(수학식 1 참조), 그 할당된 시간 내에 제1 및 제2 서브 픽셀(Gr1, Gr2)로부터 제1 및 제2 서브 픽셀신호(VPX<0:1>)와 제1 및 제2 서브 리셋신호(VRX<0:1>)를 리드아웃해야 한다.

그러면, 제1 리드아웃부(230A)는 제1 서브 픽셀신호(VPX<0>)를 디지털신호로 변환하여 이미지 처리부(240)에게 출력한다. 이를 더욱 자세하게 설명하면 다음과 같다. 제1 비교부(231A)는 초기 시간(IT) 동안 제1 서브 픽셀신호(VPX<0>)의 전압 레벨과 램프신호(VRAMP)의 전압 레벨을 비교하고 그 비교결과에 대응하는 제1 비교신호(COMP<0>)를 생성할 수 있다. 그리고, 제1 카운팅부(233A)는 초기화 제어신호(RST)에 응답하여, 초기 시간(IT) 동안 제1 비교신호(COMP<0>)를 카운팅하고 그 카운팅결과에 대응하는 제1 카운팅신호(CNT<0>)를 생성할 수 있다. 그리고, 제1 래치부(235_1A)는 제1 래치 제어신호(LOAD1)에 응답하여 제1 카운팅신호(CNT<0>)를 제1 선입 래치신호로써 래치할 수 있다. 이후, 제1 래치부(235_1A)는 제1 리드아웃 제어신호(READ1)에 응답하여 상기 제1 선입 래치신호를 제1 래치신호(LAT<0>)로써 이미지 처리부(240)에게 출력한다. 예컨대, 제1 래치부(235_1A)는 중기 시간(MT) 동안 제1 래치신호(LAT<0>)를 이미지 처리부(240)에게 출력한다.

동시에, 제2 리드아웃부(230B)는 제2 서브 픽셀신호(VPX<1>)를 디지털신호로 변환하여 이미지 처리부(240)에게 출력한다. 제2 리드아웃부(230B)의 동작은 앞서 설명한 제1 리드아웃부(230B)의 동작과 동일하므로, 그에 대한 자세한 설명은 생략하도록 한다.

다음, 제1 서브 픽셀(Gr1)은 초기 시간(IT)이 종료되는 시점에 활성화되는 제1 리셋신호(RX0)에 응답하여 제1 서브 리셋신호(VRX<0>)를 중기 시간(MT) 동안 제1 리드아웃부(230A)로 출력한다. 동시에, 제2 서브 픽셀(Gr1)은 제1 리셋신호(RX0)에 응답하여 제2 서브 리셋신호(VRX<0>)를 중기 시간(MT) 동안 제2 리드아웃부(230B)로 출력할 수 있다.

그러면, 제1 리드아웃부(230A)는 제1 서브 리셋신호(VRX<0>)를 디지털신호로 변환하여 이미지 처리부(240)에게 출력한다. 이를 더욱 자세하게 설명하면 다음과 같다. 제1 비교부(231A)는 중기 시간(MT) 동안 제1 서브 리셋신호(VRX<0>)의 전압 레벨과 램프신호(VRAMP)의 전압 레벨을 비교하고 그 비교결과에 대응하는 제1 비교신호(COMP<0>)를 생성할 수 있다. 그리고, 제1 카운팅부(233A)는 초기화 제어신호(RST)에 응답하여, 중기 시간(MT) 동안 제1 비교신호(COMP<0>)를 카운팅하고 그 카운팅결과에 대응하는 제1 카운팅신호(CNT<0>)를 생성할 수 있다. 그리고, 제2 래치부(235_3A)는 제2 래치 제어신호(LOAD2)에 응답하여 제1 카운팅신호(CNT<0>)를 제1 리셋 래치신호로써 래치할 수 있다. 이후, 제2 래치부(235_3A)는 제2 리드아웃 제어신호(READ2)에 응답하여 상기 제1 리셋 래치신호를 제2 래치신호(LAT<1>)로써 이미지 처리부(240)에게 출력한다. 예컨대, 제2 래치부(235_3A)는 후기 시간(PT) 동안 제2 래치신호(LAT<1>)를 이미지 처리부(240)에게 출력할 수 있다.

동시에, 제2 리드아웃부(230B)는 제2 서브 리셋신호(VRX<1>)를 디지털신호로 변환하여 이미지 처리부(240)에게 출력한다. 제2 리드아웃부(230B)의 동작은 앞서 설명한 제1 리드아웃부(230B)의 동작과 동일하므로, 그에 대한 자세한 설명은 생략하도록 한다.

다음, 제1 서브 픽셀(Gr1)은 중기 시간(MT)이 종료되는 시점에 활성화되는 제1 전달신호(TX0<0>)에 응답하여, 예정된 노출 시간(L2 + L3 + L4) 동안 포토 다이오드(PD_Gr1)에 형성된 전하에 대응하는 제1 서브 픽셀신호(VPX<0>)를 제1 리드아웃부(230A)로 출력한다. 동시에, 제2 서브 픽셀(Gr2)은 중기 시간(MT)이 종료되는 시점에 활성화되는 제2 전달신호(TX0<1>)에 응답하여, 예정된 노출 시간(L4) 동안 포토 다이오드(PD_Gr2)에 형성된 전하에 대응하는 제2 서브 픽셀신호(VPX<1>)를 제2 리드아웃부(230B)로 출력한다.

그러면, 제1 리드아웃부(230A)는 제1 서브 픽셀신호(VPX<0>)를 디지털신호로 변환하여 이미지 처리부(240)에게 출력한다. 이를 더욱 자세하게 설명하면 다음과 같다. 제1 비교부(231A)는 후기 시간(PT) 동안 제1 서브 픽셀신호(VPX<0>)의 전압 레벨과 램프신호(VRAMP)의 전압 레벨을 비교하고 그 비교결과에 대응하는 제1 비교신호(COMP<0>)를 생성할 수 있다. 그리고, 제1 카운팅부(233A)는 초기화 제어신호(RST)에 응답하여, 후기 시간(PT) 동안 제1 비교신호(COMP<0>)를 카운팅하고 그 카운팅결과에 대응하는 제1 카운팅신호(CNT<0>)를 생성할 수 있다. 그리고, 제1 래치부(235_1A)는 제1 래치 제어신호(LOAD1)에 응답하여 제1 카운팅신호(CNT<0>)를 제1 후입 래치신호로써 래치할 수 있다. 이후, 제1 래치부(235_1A)는 제1 리드아웃 제어신호(READ1)에 응답하여 상기 제1 후입 래치신호를 제1 래치신호(LAT<0>)로써 이미지 처리부(240)에게 출력한다. 예컨대, 제1 래치부(235_1A)는 다음 1 로우 라인 단위 시간의 초기 시간(IT') 동안 제1 래치신호(LAT<0>)를 이미지 처리부(240)에게 출력한다.

한편, 이미지 처리부(240)는 제1 내지 제4 래치신호(LAT<0:3>)에 기초하여 제1 내지 제3 이미지 데이터를 생성할 수 있다. 예컨대, 이미지 처리부(240)는 노이즈 제거를 위해, 중기 시간(MT)에 리드아웃된 제1 래치신호(LAT<0>)와 후기 시간(PT)에 리드아웃된 제2 래치신호(LAT<1>)를 감산 연산(LAT<1> - LAT<0>)할 수 있고, 후기 시간(PT)에 리드아웃된 제2 래치신호(LAT<1>)와 다음 초기 시간(IT')에 리드아웃된 제1 래치신호(LAT<0>)를 감산 연산(LAT<1> - LAT<0>)할 수 있다. 그리고, 이미지 처리부(240)는 그 감산 연산결과에 대응하는 신호들을 합쳐 가장 긴 노출 시간(L1 + L2 + L3 + L4)을 가지는 제1 이미지 데이터를 생성할 수 있다. 동일하게, 이미지 처리부(240)는 먼저 입력된 제3 래치신호(LAT<2>)와 그 다음 입력된 제3 래치신호(LAT<2>)의 노이지를 제거한 다음, 먼저 입력된 제3 래치신호(LAT<2>)를 이용하여 중간 노출 시간(L3)을 가지는 제2 이미지 데이터를 생성할 수 있고, 뒤에 입력된 제3 래치신호(LAT<2>)를 이용하여 가장 짧은 노출 시간(L4)을 가지는 제3 이미지 데이터를 생성할 수 있다.

도 10A 및 도 10B에는 이미지 센싱 장치(200)의 동작을 다른 예에 따라 설명하기 위한 타이밍도가 도시되어 있다.

도 10A에는 노출 구간(exposure domain)에 따른 이미지 센싱 장치(200)의 동작을 설명하기 위한 타이밍도가 도시되어 있고, 도 10B에는 리드 구간(read domain)에 따른 이미지 센싱 장치(200)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.

도 10A는 앞서 설명한 도 6A와 동일하므로, 그에 대한 설명은 생략하도록 한다. 그리고, 도 10B는 앞서 설명한 도 9B와 동일하므로, 그에 대한 설명은 생략하도록 한다. 단, 도 10A 및 도 10B와 같이 동작할 경우, 이미지 처리부(240)는 도 6B와 같이 제1 내지 제4 이미지 데이터를 생성할 수 있다.

도 11에는 본 발명의 제3 실시예에 따른 이미지 센싱 장치(300)가 블록 구성도로 도시되어 있다.

본 발명의 제3 실시예에서는 설명의 편의를 위해 2 x 2 단위 픽셀과 그에 대응하는 구성만을 설명하기로 한다.

도 11을 참조하면, 이미지 센싱 장치(300)는 제1 내지 제4 단위 픽셀이 매트릭스 형태로 배열된 픽셀 어레이(310)와, 노출 구간 및 리드 구간에서 행 별로 픽셀 어레이(310)의 동작을 제어하기 위한 행 제어부(320)와, 상기 리드 구간에서 픽셀 어레이(310)로부터 행 단위로 출력되는 제1 내지 제4 서브 픽셀신호(VPX<0:3>)를 2개씩 순차적으로 리드아웃하기 위한 제1 및 제2 리드아웃부(330A, 330B)와, 제1 및 제2 리드아웃부(330A, 330B)로부터 출력되는 제1 및 제2 래치신호(LAT<0:1>)를 처리하기 위한 이미지 처리부(340)를 포함할 수 있다.

픽셀 어레이(310)는 제1 내지 제4 단위 픽셀이 매트릭스(matrix) 형태로 배열될 수 있다. 예컨대, 픽셀 어레이(310)는 베이어 패턴으로 배열될 수 있다. 그리고, 픽셀 어레이(310)는 행 제어부(320)로부터 행 별로 제어신호가 인가된다. 예컨대, 제1 행에 포함된 제1 및 제2 단위 픽셀은 제1 선택신호(SX0)와 제1 및 제2 전달신호(TX0<0:1>)와 제1 리셋신호(RX0)를 공유할 수 있고, 제2 행에 포함된 제3 및 제4 단위 픽셀은 제2 선택신호(SX1)와 제3 및 제4 전달신호(TX1<0:1>)와 제2 리셋신호(RX1)를 공유할 수 있다.

도 3을 참조하면, 제1 단위 픽셀은 2-shared 픽셀 구조를 가질 수 있다. 즉, 단위 픽셀은 제1 및 제2 서브 픽셀(Gr1, Gr2)에 대응하는 2개의 포토 다이오드(PD_Gr1, PD_Gr2)가 2개의 전달 트랜지스터(TXTR1, TXTR2)를 매개하여 플로팅 디퓨전 노드(FD)에 공통으로 접속되는 구조를 가질 수 있다. 그리고, 제1 및 제2 서브 픽셀(Gr1, Gr2)은 제1 공통 컬럼라인(CL0)을 공유하며, 제1 공통 컬럼라인(CL0)을 통해 제1 서브 픽셀(Gr1)에 대응하는 제1 서브 픽셀신호(VPX<0>)와, 제2 서브 픽셀(Gr2)에 대응하는 제2 서브 픽셀신호(VPX<1>)와, 제1 및 제2 서브 픽셀(Gr1, Gr2)의 제1 공통 리셋신호(VRX<01>)를 선택적으로 출력할 수 있다.

다시 도 2를 참조하면, 행 제어부(320)는 노출 구간에서, 제1 서브 픽셀들(Gr1, R1, B1, Gb1)이 제1 노출 시간을 가지도록 제어할 수 있고, 제2 서브 픽셀들(Gr2, R2, B2, Gb2)이 제2 및 제3 노출 시간을 가지도록 제어할 수 있다. 여기서, 제1 내지 제3 노출 시간은 서로 다른 시간을 가질 수 있다. 그리고, 행 제어부(320)는 리드 구간에서, 1 로우 라인 단위 시간 중 초기 시간 동안 상기 제2 노출 시간을 가지는 제2 및 제4 서브 픽셀신호(이하 "제2 및 제4 선출 서브 픽셀신호"라 칭함)(VPX<1>, VPX<3>)를 출력하도록 제어할 수 있고, 1 로우 라인 단위 시간 중 중기 시간 동안 상기 제1 노출 시간을 가지는 제1 및 제3 서브 픽셀신호(VPX<0>, VPX<2>)를 출력하도록 제어할 수 있고, 1 로우 라인 단위 시간 중 후기 시간 동안 상기 제3 노출 시간을 가지는 제2 및 제4 서브 픽셀신호(이하 "제2 및 제4 후출 서브 픽셀신호"라 칭함)(VPX<1>, VPX<3>)를 출력하도록 제어할 수 있다. 여기서, 1 로우 라인 단위 시간은 단위 픽셀 당 할당된 리드아웃 시간일 수 있다(수학식 1 참조).

제1 및 제2 리드아웃부(330A, 330B)는 제2 및 제4 선출 서브 픽셀신호(VPX<1>, VPX<3>)를 DRS 방식으로 리드아웃할 수 있고, 제1 및 제3 서브 픽셀신호(VPX<0>, VPX<2>)를 CDS 방식으로 리드아웃할 수 있으며, 제2 및 제4 후출 서브 픽셀신호(VPX<1>, VPX<3>)를 CDS 방식으로 리드아웃할 수 있다.

도 13에는 제1 및 제2 리드아웃부(330A, 330B)의 내부 구성도가 도시되어 있다.

도 13을 참조하면, 제1 리드아웃부(330A)는 제1 샘플링부(331A), 제1 비교부(333A)와, 제1 카운팅부(335A)와, 제1 래치부(337A)를 포함할 수 있다.

제1 샘플링부(331A)는 상기 초기 시간 동안 순차적으로 입력되는 제2 선출 서브 픽셀신호(VPX<1>)와 제1 공통 리셋신호(VRX<01>)를 DRS 방식으로 샘플링할 수 있다. 예컨대, 제1 샘플링부(331A)는 제2 선출 서브 픽셀신호(VPX<1>)와 제1 공통 리셋신호(VRX<01>)를 감산 연산(VRX<01> - VPX<1>)하고 그 감산 연산된 신호를 제1 샘플링신호(SAMP<0>)로써 출력할 수 있다. 그리고, 제1 샘플링부(331A)는 상기 중기 시간 동안 순차적으로 입력되는 제1 공통 리셋신호(VRX<01>)와 제1 서브 픽셀신호(VPX<0>)를 CDS 방식으로 샘플링할 수 있다. 예컨대, 제1 샘플링부(331A)는 제1 공통 리셋신호(VRX<01>)와 제1 서브 픽셀신호(VPX<0>)를 감산 연산(VRX<01> - VPX<0>)하고 그 감산 연산된 신호를 제1 샘플링신호(SAMP<0>)로써 출력할 수 있다. 그리고, 제1 샘플링부(331A)는 상기 후기 시간 동안 순차적으로 입력되는 제1 공통 리셋신호(VRX<01>)와 제2 후출 서브 픽셀신호(VPX<1>)를 CDS 방식으로 샘플링할 수 있다. 예컨대, 제1 샘플링부(331A)는 제1 공통 리셋신호(VRX<01>)와 제2 선출 서브 픽셀신호(VPX<1>)를 감산 연산(VRX<01> - VPX<1>)하고 그 감산 연산된 신호를 제1 샘플링신호(SAMP<0>)로써 출력할 수 있다.

제1 비교부(333A)는 제1 샘플링신호(SAMP<0>)의 전압레벨과 램프신호(VRAMP)의 전압 레벨을 비교하고 그 비교결과에 대응하는 제1 비교신호(COMP<0>)를 생성할 수 있다. 예컨대, 제1 비교부(333A)는 상기 초기 시간 동안 제1 샘플링신호(SAMP<0>)의 전압레벨과 램프신호(VRAMP)의 전압 레벨을 비교하고 그 비교결과에 대응하는 제1 초기 비교신호를 제1 비교신호(COMP<0>)로써 출력할 수 있고, 상기 중기 시간 동안 제1 샘플링신호(SAMP<0>)의 전압레벨과 램프신호(VRAMP)의 전압 레벨을 비교하고 그 비교결과에 대응하는 제1 중기 비교신호를 제1 비교신호(COMP<0>)로써 출력할 수 있으며, 상기 후기 시간 동안 제1 샘플링신호(SAMP<0>)의 전압레벨과 램프신호(VRAMP)의 전압 레벨을 비교하고 그 비교결과에 대응하는 제1 후기 비교신호를 제1 비교신호(COMP<0>)로써 출력할 수 있다.

제1 카운팅부(335A)는 상기 초기 시간과 상기 중기 시간과 상기 후기 시간에 대응하여 활성화되는 초기화 제어신호(RST)에 응답하여 제1 비교신호(COMP<0>)를 카운팅하고 그 카운팅결과에 대응하는 제1 카운팅신호(CNT<0>)를 생성할 수 있다. 예컨대, 제1 카운팅부(335A)는 상기 초기 시간의 진입 시점에 활성화되는 초기화 제어신호(RST)에 응답하여 상기 초기 시간 동안 제1 비교신호(COMP<0>)를 카운팅하고 그 카운팅결과에 대응하는 제1 초기 카운팅신호를 상기 제1 카운팅신호(CNT<0>)로써 출력할 수 있고, 상기 중기 시간의 진입 시점에 다시 활성화되는 초기화 제어신호(RST)에 응답하여 상기 중기 시간 동안 제1 비교신호(COMP<0>)를 카운팅하고 그 카운팅결과에 대응하는 제1 중기 카운팅신호를 상기 제1 카운팅신호(CNT<0>)로써 출력할 수 있으며, 상기 후기 시간의 진입 시점에 또다시 활성화되는 초기화 제어신호(RST)에 응답하여 상기 후기 시간 동안 제1 비교신호(COMP<0>)를 카운팅하고 그 카운팅결과에 대응하는 제1 후기 카운팅신호를 상기 제1 카운팅신호(CNT<0>)로써 출력할 수 있다.

제1 래치부(337A)는 래치 제어신호(LOAD)에 응답하여 제1 카운팅신호(CNT<0>)를 래치하고, 리드아웃 제어신호(READ)에 응답하여 제1 래치신호(LAT<0>)를 이미지 처리부(340)에게 출력할 수 있다. 예컨대, 제1 래치부(337A)는 상기 초기 시간의 종료 시점에 활성화되는 래치 제어신호(LOAD)에 응답하여 제1 카운팅신호(CNT<0>)를 제1 초기 래치신호로써 래치할 수 있고, 상기 중기 시간 동안 활성화되는 리드아웃 제어신호(READ)에 응답하여 상기 제1 초기 래치신호를 제1 래치신호(LAT<0>)로써 출력할 수 있고, 상기 중기 시간의 종료 시점에 다시 활성화되는 래치 제어신호(LOAD)에 응답하여 제1 카운팅신호(CNT<0>)를 제1 중기 래치신호로써 래치할 수 있고, 상기 후기 시간 동안 다시 활성화되는 리드아웃 제어신호(READ)에 응답하여 상기 제1 중기 래치신호를 제1 래치신호(LAT<0>)로써 출력할 수 있으며, 상기 후기 시간의 종료 시점에 또다시 활성화되는 래치 제어신호(LOAD)에 응답하여 제1 카운팅신호(CNT<0>)를 제1 후기 래치신호로써 래치할 수 있고, 다음 1 로우 라인 단위 시간의 초기 시간 동안 또다시 활성화되는 리드아웃 제어신호(READ)에 응답하여 상기 제1 후기 래치신호를 제1 래치신호(LAT<0>)로써 출력할 수 있다.

한편, 제2 리드아웃부(230B)는 제1 리드아웃부(230A)와 동일한 구성을 가지므로, 그에 대한 자세한 설명은 생략하도록 한다.

다시 도 11을 참조하면, 이미지 처리부(340)는 제1 래치신호(LAT<0>)에 기초하여 노출 시간이 서로 다른 제1 내지 제3 이미지 데이터를 생성할 수 있고, 제2 래치신호(LAT<1>)에 기초하여 노출 시간이 서로 다른 제4 내지 제6 이미지 데이터를 생성할 수 있다. 예컨대, 이미지 처리부(140)는 제1 초기 래치신호에 대응하는 제1 래치신호(LAT<0>)를 이용하여 중간 노출 시간을 가지는 제1 이미지 데이터를 생성할 수 있고, 제1 중기 래치신호에 대응하는 제1 래치신호(LAT<0>)를 이용하여 가장 긴 노출 시간을 가지는 제2 이미지 데이터를 생성할 수 있으며, 제1 후기 래치신호에 대응하는 제1 래치신호(LAT<0>)를 이용하여 가장 짧은 노출 시간을 가지는 제3 이미지 데이터를 생성할 수 있다.

이하, 상기와 같은 구성을 가지는 본 발명의 제3 실시예에 따른 이미지 센싱 장치(300)의 동작을 도 14A 및 도 14B를 참조하여 설명한다.

도 14A에는 노출 구간(exposure domain)에 따른 이미지 센싱 장치(300)의 동작을 설명하기 위한 타이밍도가 도시되어 있고, 도 14B에는 리드 구간(read domain)에 따른 이미지 센싱 장치(300)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.

본 발명의 실시예에서는 제1 및 제2 서브 픽셀(Gr1, Gr2)을 포함하는 제1 단위 픽셀을 기준으로 이미지 센싱 장치(300)의 동작을 설명한다.

먼저, 도 14A를 참조하면, 제1 서브 픽셀(Gr1)은 예정된 시점에 동시에 활성화되는 제1 리셋신호(RX0)와 제1 전달신호(TX0<0>)에 응답하여 초기화된다. 예컨대, 제1 서브 픽셀(Gr1)의 초기화 동작은 포토 다이오드(PD_Gr1)의 전하가 전달 트랜지스터(TXTR1)와 리셋 트랜지스터(RXTR1)를 통해 전원전압(VDD_VPX)단으로 디스차지되면서 포토 다이오드(PD_Gr1)가 초기화되는 것을 말한다.

그리고, 제2 서브 픽셀(Gr2)은 예정된 시간(L1) 이후에 동시에 활성화되는 제1 리셋신호(RX0)와 제2 전달신호(TX0<1>)에 응답하여 초기화된다. 제2 서브 픽셀(Gr2)의 초기화 동작은 제1 서브 픽셀(Gr1)의 초기화 동작과 동일하다.

다음, 도 14B를 참조하면, 리드 구간은 1 로우 라인 단위 시간을 포함할 수 있다. 1 로우 라인 단위 시간은 단위 픽셀을 기준으로 할당된 시간이며(수학식 1 참조), 그 할당된 시간 내에 제1 및 제2 서브 픽셀(Gr1, Gr2)로부터 제1 및 제2 서브 픽셀신호(VPX<0:1>)와 제1 공통 리셋신호(VRX<01>)를 리드아웃해야 한다.

우선, 제2 서브 픽셀(Gr2)은 초기 시간(IT) 동안 제1 선택신호(SX0)와 제1 리셋신호(RX0)에 응답하여 제2 선출 서브 픽셀신호(VPX<1>)와 제1 공통 리셋신호(VRX<01>)를 제1 리드아웃부(330A)에게 출력할 수 있다. 예컨대, 제2 서브 픽셀(Gr2)은 제1 선택신호(SX0)에 응답하여, 자신의 플로팅 디퓨전 노드(FD)에 저장된 전하에 대응하는 제2 선출 서브 픽셀신호(VPX<1>)를 제1 리드아웃부(330A)에게 출력한 다음, 제1 선택신호(SX0)와 제1 리셋신호(RX0)에 응답하여 제1 공통 리셋신호(VRX<01>)를 제1 리드아웃부(330A)에게 출력할 수 있다.

그러면, 제1 리드아웃부(330A)는 제2 선출 서브 픽셀신호(VPX<1>)를 디지털신호로 변환하여 이미지 처리부(340)에게 출력한다. 이를 더욱 자세하게 설명하면 다음과 같다. 제1 샘플링부(331A)는 순차적으로 입력된 제2 선출 서브 픽셀신호(VPX<1>)와 제1 공통 리셋신호(VRX<01>)를 DRS 방식으로 샘플링하여 제1 샘플링신호(SAMP<0>)를 생성하고, 제1 비교부(333A)는 제1 샘플링신호(SAMP<0>)의 전압 레벨과 램프신호(VRAMP)의 전압 레벨을 비교하여 제1 비교신호(COMP<0>)를 생성하고, 제1 카운팅부(335A)는 초기 시간(IT)의 진입 시점에 활성화되는 초기화 제어신호(RST)에 응답하여 제1 비교신호(COMP<0>)를 카운팅하며, 제1 래치부(337A)는 초기 시간(IT)의 종료 시점에 활성화되는 래치 제어신호(LOAD)에 응답하여 제1 카운팅부(335A)로부터 출력되는 제1 카운팅신호(CNT<0>)를 래치한다. 이때, 제1 래치부(337A)에 래치된 제1 래치신호(LAT<0>)는 예정된 노출 시간(L2)을 가진다. 그리고, 제1 래치부(337A)는 중기 시간(MT)에 활성화되는 리드아웃 제어신호(READ)에 응답하여 제1 래치신호(LAT<0>)를 이미지 처리부(340)에게 출력한다.

이에 따라, 이미지 처리부(340)는 중기 시간(MT) 동안 입력된 제1 래치신호(LAT<0>)를 이용하여 중간 노출 시간(L2)을 가지는 제1 이미지 데이터를 생성할 수 있다.

다음, 제1 서브 픽셀(Gr1)은 중기 시간(IT) 동안 제1 리셋신호(RX0)와 제1 전달신호(TX0<0>)와 제1 선택신호(SX0)에 응답하여 제1 공통 리셋신호(VRX<01>)와 제1 서브 픽셀신호(VPX<0>)를 제1 리드아웃부(330A)에게 출력할 수 있다. 예컨대, 제1 서브 픽셀(Gr1)은 제1 선택신호(SX0)와 제1 리셋신호(RX0)에 응답하여 제1 공통 리셋신호(VRX<01>)를 제1 리드아웃부(330A)에게 출력한 다음, 제1 선택신호(SX0)와 제1 전달신호(TX0<0>)에 응답하여 제1 서브 픽셀신호(VPX<0>)를 제1 리드아웃부(330A)에게 출력할 수 있다.

그러면, 제1 리드아웃부(330A)는 제1 서브 픽셀신호(VPX<0>)를 디지털신호로 변환하여 이미지 처리부(340)에게 출력한다. 이를 더욱 자세하게 설명하면 다음과 같다. 제1 샘플링부(331A)는 순차적으로 입력된 제1 공통 리셋신호(VRX<01>)와 제1 서브 픽셀신호(VPX<0>)를 CDS 방식으로 샘플링하여 제1 샘플링신호(SAMP<0>)를 생성하고, 제1 비교부(333A)는 제1 샘플링신호(SAMP<0>)의 전압 레벨과 램프신호(VRAMP)의 전압 레벨을 비교하여 제1 비교신호(COMP<0>)를 생성하고, 제1 카운팅부(335A)는 중기 시간(IT)의 진입 시점에 다시 활성화되는 초기화 제어신호(RST)에 응답하여 제1 비교신호(COMP<0>)를 카운팅하며, 제1 래치부(337A)는 중기 시간(IT)의 종료 시점에 다시 활성화되는 래치 제어신호(LOAD)에 응답하여 제1 카운팅부(335A)로부터 출력되는 제1 카운팅신호(CNT<0>)를 래치한다. 이때, 제1 래치부(337A)에 래치된 제1 래치신호(LAT<0>)는 예정된 노출 시간(L1 + L2 + L3)을 가진다. 그리고, 제1 래치부(337A)는 후기 시간(PT)에 다시 활성화되는 리드아웃 제어신호(READ)에 응답하여 제1 래치신호(LAT<0>)를 이미지 처리부(340)에게 출력한다.

이에 따라, 이미지 처리부(340)는 후기 시간(MT) 동안 입력된 제1 래치신호(LAT<0>)를 이용하여 가장 긴 노출 시간(L1 + L2 + L3)을 가지는 제2 이미지 데이터를 생성할 수 있다.

다음, 제2 서브 픽셀(Gr2)은 후기 시간(PT) 동안 제1 리셋신호(RX0)와 제2 전달신호(TX0<1>)와 제1 선택신호(SX0)에 응답하여 제1 공통 리셋신호(VRX<01>)와 제2 후출 서브 픽셀신호(VPX<1>)를 제1 리드아웃부(330A)에게 출력할 수 있다. 예컨대, 제2 서브 픽셀(Gr2)은 제1 선택신호(SX0)와 제1 리셋신호(RX0)에 응답하여 제1 공통 리셋신호(VRX<01>)를 제1 리드아웃부(330A)에게 출력한 다음, 제1 선택신호(SX0)와 제2 전달신호(TX0<1>)에 응답하여 제2 후출 서브 픽셀신호(VPX<1>)를 제1 리드아웃부(330A)에게 출력할 수 있다.

그러면, 제1 리드아웃부(330A)는 제2 후출 서브 픽셀신호(VPX<1>)를 디지털신호로 변환하여 이미지 처리부(340)에게 출력한다. 이를 더욱 자세하게 설명하면 다음과 같다. 제1 샘플링부(331A)는 순차적으로 입력된 제1 공통 리셋신호(VRX<01>)와 제2 후출 서브 픽셀신호(VPX<1>)를 CDS 방식으로 샘플링하여 제1 샘플링신호(SAMP<0>)를 생성하고, 제1 비교부(333A)는 제1 샘플링신호(SAMP<0>)의 전압 레벨과 램프신호(VRAMP)의 전압 레벨을 비교하여 제1 비교신호(COMP<0>)를 생성하고, 제1 카운팅부(335A)는 후기 시간(IT)의 진입 시점에 또다시 활성화되는 초기화 제어신호(RST)에 응답하여 제1 비교신호(COMP<0>)를 카운팅하며, 제1 래치부(337A)는 후기 시간(IT)의 종료 시점에 또다시 활성화되는 래치 제어신호(LOAD)에 응답하여 제1 카운팅부(335A)로부터 출력되는 제1 카운팅신호(CNT<0>)를 래치한다. 이때, 제1 래치부(337A)에 래치된 제1 래치신호(LAT<0>)는 예정된 노출 시간(L3)을 가진다. 그리고, 제1 래치부(337A)는 다음 1 로우 라인 단위 시간의 초기 시간(IT')에 또다시 활성화되는 리드아웃 제어신호(READ)에 응답하여 제1 래치신호(LAT<0>)를 이미지 처리부(340)에게 출력한다.

이에 따라, 이미지 처리부(340)는 다음 1 로우 라인 단위 시간의 초기 시간(IT') 동안 입력된 제1 래치신호(LAT<0>)를 이용하여 가장 짧은 노출 시간(L3)을 가지는 제3 이미지 데이터를 생성할 수 있다.

이와 같은 본 발명의 실시예에 따르면, 단위 픽셀 당 사로 다른 노출 시간을 가지는 복수의 이미지 데이터를 1 로우 라인 단위 시간 동안 생성함으로써, 동적 범위(Dynamic Range)를 향상시킬 수 있는 이점이 있다.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.

100 : 이미지 센싱 장치 110 : 픽셀 어레이
Gr1, R1, B1, Gb1 : 제1 서브 픽셀 Gr2, R2, B2, Gb2 : 제2 서브 픽셀
120 : 행 제어부
130A ~ 130D : 제1 내지 제4 리드아웃부
140 : 이미지 처리부

Claims

동일한 색상의 제1 및 제2 서브 픽셀을 포함하는 단위 픽셀;
노출 구간(exposure domain)에서 상기 제1 및 제2 서브 픽셀의 노출 시간을 서로 상이하게 제어하고, 리드 구간(read domain)에서 1 로우(row) 라인 단위 시간 동안 상기 제1 및 제2 서브 픽셀로부터 제1 및 제2 서브 픽셀신호가 출력되도록 제어하기 위한 행(row) 제어부; 및
상기 제1 및 제2 서브 픽셀신호에 기초하여 상기 노출 시간이 서로 다른 3개 이상의 이미지 데이터를 생성하기 위한 이미지 처리부
를 포함하는 이미지 센싱 장치.
제1항에 있어서,
상기 1 로우 라인 단위 시간은 하기 수학식 1에 의해 정의되는 이미지 센싱 장치.
[수학식 1]
1 / frame rate / 전체 행의 개수
(상기 수학식 1에서, 전체 행의 개수는 상기 단위 픽셀을 기준으로 결정됨)
제1항에 있어서,
상기 제1 서브 픽셀에 접속되며, 상기 제1 서브 픽셀신호와 상기 제1 서브 픽셀로부터 출력되는 제1 서브 리셋신호가 선택적으로 전송되는 제1 컬럼 라인;
상기 제2 서브 픽셀에 접속되며, 상기 제2 서브 픽셀신호와 상기 제2 서브 픽셀로부터 출력되는 제2 서브 리셋신호가 선택적으로 전송되는 제2 컬럼 라인;
상기 제1 컬럼 라인에 접속되며, 상기 제1 서브 픽셀신호를 DRS(Delta-Rest Sampling) 방식 및 CDS(Correlated-Double Sampling) 방식으로 각각 리드아웃하기 위한 제1 리드아웃 회로부; 및
상기 제2 컬럼 라인에 접속되며, 상기 제2 서브 픽셀신호를 상기 DRS 방식 및 상기 CDS 방식으로 각각 리드아웃하기 위한 제2 리드아웃 회로부를 더 포함하는 이미지 센싱 장치.
제3항에 있어서,
상기 행 제어부는 상기 노출 구간에서, 상기 제1 서브 픽셀이 제1 및 제2 노출 시간을 가지도록 제어하고, 상기 제2 서브 픽셀이 제3 및 제4 노출 시간을 가지도록 제어하며,
상기 행 제어부는 상기 리드 구간에서, 상기 1 로우 라인 단위 시간 중 초기 시간 동안 상기 제1 노출 시간을 가지는 상기 제1 서브 픽셀신호와 상기 제3 노출 시간을 가지는 상기 제2 서브 픽셀신호가 출력되도록 제어하고, 상기 1 로우 라인 단위 시간 중 중기 시간 동안 상기 제1 및 제2 서브 리셋신호가 출력되도록 제어하며, 상기 1 로우 라인 단위 시간 중 후기 시간 동안 상기 제2 노출 시간을 가지는 상기 제1 서브 픽셀신호와 상기 제4 노출 시간을 가지는 상기 제2 서브 픽셀신호가 출력되도록 제어하는 이미지 센싱 장치.
제4항에 있어서,
상기 제1 리드아웃 회로부는,
상기 초기 시간 동안, 상기 제1 서브 리셋신호와 상기 제1 노출 시간을 가지는 상기 제1 서브 픽셀신호를 상기 DRS 방식으로 샘플링하고, 상기 후기 시간 동안, 상기 제1 서브 리셋신호와 상기 제2 노출 시간을 가지는 상기 제1 서브 픽셀신호를 상기 CDS 방식으로 샘플링하기 위한 제1 샘플링부;
상기 제1 샘플링부로부터 출력되는 제1 샘플링신호와 램프신호를 비교하여 제1 비교신호를 생성하기 위한 제1 비교부;
상기 초기 시간과 상기 중기 시간에 걸쳐 활성화되는 제1 카운팅신호에 따라, 상기 제1 비교신호를 카운팅하여 제1 카운팅신호를 생성하기 위한 제1 카운팅부;
상기 중기 시간과 상기 후기 시간에 걸쳐 활성화되는 제2 카운팅신호에 따라, 상기 제1 비교신호를 카운팅하여 제2 카운팅신호를 생성하기 위한 제2 카운팅부;
상기 후기 시간 이후에 활성화되는 래치신호에 따라 상기 제1 카운팅신호를 래치하기 위한 제1 래치부; 및
상기 래치신호에 따라 상기 제2 카운팅신호를 래치하기 위한 제2 래치부를 포함하는 이미지 센싱 장치.
제5항에 있어서,
상기 제2 리드아웃 회로부는,
상기 초기 시간 동안, 상기 제2 서브 리셋신호와 상기 제3 노출 시간을 가지는 상기 제2 서브 픽셀신호를 상기 DRS 방식으로 샘플링하고, 상기 후기 시간 동안, 상기 제2 서브 리셋신호와 상기 제4 노출 시간을 가지는 상기 제2 서브 픽셀신호를 상기 CDS 방식으로 샘플링하기 위한 제2 샘플링부;
상기 제2 샘플링부로부터 출력되는 제2 샘플링신호와 램프신호를 비교하여 제2 비교신호를 생성하기 위한 제2 비교부;
상기 제1 카운팅신호에 따라, 상기 제2 비교신호를 카운팅하여 제3 카운팅신호를 생성하기 위한 제3 카운팅부;
상기 제2 카운팅신호에 따라, 상기 제2 비교신호를 카운팅하여 제4 카운팅신호를 생성하기 위한 제4 카운팅부;
상기 래치신호에 따라 상기 제3 카운팅신호를 래치하기 위한 제3 래치부; 및
상기 래치신호에 따라 상기 제4 카운팅신호를 래치하기 위한 제4 래치부를 포함하는 이미지 센싱 장치.
제6항에 있어서,
상기 이미지 처리부는 상기 제1 내지 제4 래치부에 래치된 제1 내지 제4 래치신호에 기초하여 상기 노출 시간이 서로 다른 제1 내지 제3 이미지 데이터를 생성하는 이미지 센싱 장치.
제7항에 있어서,
상기 이미지 처리부는 상기 제1 및 제2 래치신호를 합쳐 상기 제1 내지 제3 이미지 데이터 중 상기 노출 시간이 가장 긴 제1 이미지 데이터를 생성하고, 상기 제3 래치부에 래치된 제3 래치신호에 기초하여 상기 제1 내지 제3 이미지 데이터 중 상기 노출 시간이 중간인 제2 이미지 데이터를 생성하며, 상기 제4 래치부에 래치된 제4 래치신호에 기초하여 상기 제1 내지 제3 이미지 데이터 중 상기 노출 시간이 가장 짧은 제3 이미지 데이터를 생성하는 이미지 센싱 장치.
제6항에 있어서,
상기 이미지 처리부는 상기 제1 내지 제4 래치부에 래치된 제1 내지 제4 래치신에 기초하여 상기 노출 시간이 서로 다른 제1 내지 제4 이미지 데이터를 생성하는 이미지 센싱 장치.
제4항에 있어서,
상기 제1 리드아웃 회로부는,
상기 초기 시간 동안 상기 제1 서브 픽셀신호와 램프신호를 비교하여 제1 선출 비교신호를 생성하고, 상기 중기 시간 동안 상기 제1 서브 리셋신호와 상기 램프신호를 비교하여 제1 리셋 비교신호를 생성하며, 상기 후기 시간 동안 상기 제1 서브 픽셀신호와 램프신호를 비교하여 제1 후출 비교신호를 생성하기 위한 제1 비교부;
초기화 제어신호에 따라, 상기 초기 시간 동안 상기 제1 선출 비교신호를 카운팅하여 제1 선출 카운팅신호를 생성하고, 상기 중기 시간 동안 상기 제1 리셋 비교신호를 카운팅하여 제1 리셋 카운팅신호를 생성하며, 상기 후기 시간 동안 상기 제1 후출 비교신호를 카운팅하여 제1 후출 카운팅신호를 생성하기 위한 제1 카운팅부;
제1 래치 제어신호에 따라, 상기 초기 시간의 종료 시점에 상기 제1 선출 카운팅신호를 래치하고 상기 후기 시간의 종료 시점에 상기 제1 후출 카운팅신호를 래치하며, 제1 리드아웃 제어신호에 따라, 상기 중기 시간에 상기 제1 선출 카운팅신호에 대응하는 제1 선입 래치신호를 상기 이미지 처리부에게 출력하고 다음 1 로우 라인 단위 시간의 초기 시간에 상기 제1 후출 카운팅신호에 대응하는 제1 후입 래치신호를 상기 이미지 처리부에게 출력하기 위한 제1 래치부; 및
제2 래치 제어신호에 따라 상기 중기 시간의 종료 시점에 상기 제1 리셋 카운팅신호를 래치하고, 제2 리드아웃 제어신호에 따라 상기 후기 시간에 상기 제1 리셋 카운팅신호에 대응하는 제1 리셋 래치신호를 상기 이미지 처리부에게 출력하기 위한 제2 래치부를 포함하는 이미지 센싱 장치.
제10항에 있어서,
상기 제2 리드아웃 회로부는,
상기 초기 시간 동안 상기 제2 서브 픽셀신호와 램프신호를 비교하여 제2 선출 비교신호를 생성하고, 상기 중기 시간 동안 상기 제2 서브 리셋신호와 상기 램프신호를 비교하여 제2 리셋 비교신호를 생성하며, 상기 후기 시간 동안 상기 제2 서브 픽셀신호와 램프신호를 비교하여 제2 후출 비교신호를 생성하기 위한 제2 비교부;
초기화 제어신호에 따라, 상기 초기 시간 동안 상기 제2 선출 비교신호를 카운팅하여 제2 선출 카운팅신호를 생성하고, 상기 중기 시간 동안 상기 제2 리셋 비교신호를 카운팅하여 제2 리셋 카운팅신호를 생성하며, 상기 후기 시간 동안 상기 제2 후출 비교신호를 카운팅하여 제2 후출 카운팅신호를 생성하기 위한 제2 카운팅부;
상기 제1 래치 제어신호에 따라, 상기 초기 시간의 종료 시점에 상기 제2 선출 카운팅신호를 래치하고 상기 후기 시간의 종료 시점에 상기 제2 후출 카운팅신호를 래치하며, 상기 제2 리드아웃 제어신호에 따라, 상기 중기 시간에 상기 제2 선출 카운팅신호에 대응하는 제2 선입 래치신호를 상기 이미지 처리부에게 출력하고 상기 다음 1 로우 라인 단위 시간의 초기 시간에 상기 제2 후출 카운팅신호에 대응하는 제2 후입 래치신호를 상기 이미지 처리부에게 출력하기 위한 제3 래치부; 및
상기 제2 래치 제어신호에 따라 상기 중기 시간의 종료 시점에 상기 제2 리셋 카운팅신호를 래치하고, 상기 제2 리드아웃 제어신호에 따라 상기 후기 시간에 상기 제2 리셋 카운팅신호에 대응하는 제2 리셋 래치신호를 상기 이미지 처리부에게 출력하기 위한 제4 래치부를 포함하는 이미지 센싱 장치.
제11항에 있어서,
상기 이미지 처리부는 상기 제1 및 제2 선입 래치신호와 상기 제1 및 제2 후입 래치신호에 기초하여 상기 노출 시간이 서로 다른 제1 내지 제3 이미지 데이터 또는 제1 내지 제4 이미지 데이터를 생성하는 이미지 센싱 장치.
제12항에 있어서,
상기 이미지 처리부는 상기 제1 선입 래치신호와 상기 제1 후입 래치신호를 상기 제1 리셋 래치신호에 기초하여 노이즈를 제거하고, 상기 제2 선입 래치신호와 상기 제2 후입 래치신호를 상기 제2 리셋 래치신호에 기초하여 노이즈를 제거한 상태에서 상기 제1 내지 제3 이미지 데이터 또는 상기 제1 내지 제4 이미지 데이터를 생성하는 이미지 센싱 장치.
제1항에 있어서,
상기 제1 및 제2 서브 픽셀은 2-shared 픽셀 구조를 가지는 이미지 센싱 장치.
제14항에 있어서,
상기 제1 및 제2 서브 픽셀에 공통으로 접속되며, 상기 제1 및 제2 서브 픽셀신호와 상기 제1 및 제2 서브 픽셀의 공통 리셋신호가 선택적으로 전송되는 공통 컬럼 라인; 및
상기 공통 컬럼 라인에 접속되며, 상기 제1 및 제2 서브 픽셀신호를 각각 DRS(Delta-Rest Sampling) 방식 또는 CDS(Correlated-Double Sampling) 방식으로 리드아웃하기 위한 공통 리드아웃 회로부를 더 포함하는 이미지 센싱 장치.
제15에 있어서,
상기 행 제어부는 상기 노출 구간에서, 상기 제1 서브 픽셀이 제1 노출 시간을 가지도록 제어하고, 상기 제2 서브 픽셀이 제2 및 제3 노출 시간을 가지도록 제어하고,
상기 행 제어부는 상기 리드 구간에서, 상기 1 로우 라인 단위 시간 중 초기 시간 동안 상기 제2 노출 시간을 가지는 상기 제2 서브 픽셀신호가 출력되도록 제어하고, 상기 1 로우 라인 단위 시간 중 중기 시간 동안 상기 제1 노출 시간을 가지는 상기 제1 서브 픽셀신호가 출력되도록 제어하며, 상기 1 로우 라인 단위 시간 중 후기 시간 동안 상기 제3 노출 시간을 가지는 상기 제2 서브 픽셀신호가 출력되도록 제어하는 이미지 센싱 장치.
제16항에 있어서,
상기 공통 리드아웃 회로부는,
상기 초기 시간 동안, 상기 공통 리셋신호와 상기 제2 노출 시간을 가지는 상기 제2 서브 픽셀신호를 상기 DRS 방식으로 샘플링하고, 상기 중기 시간 동안, 상기 공통 리셋신호와 상기 제1 노출 시간을 가지는 상기 제1 서브 픽셀신호를 상기 CDS 방식으로 샘플링하며, 상기 후기 시간 동안, 상기 공통 리셋신호와 상기 제3 노출 시간을 가지는 상기 제2 서브 픽셀신호를 상기 CDS 방식으로 샘플링하기 위한 샘플링부;
상기 초기 시간 동안, 상기 샘플링부로부터 출력되는 샘플링신호의 전압레벨과 램프신호의 전압 레벨을 비교하고 그 비교결과에 대응하는 초기 비교신호를 생성하고, 상기 중기 시간 동안 상기 샘플링신호의 전압레벨과 상기 램프신호의 전압 레벨을 비교하고 그 비교결과에 대응하는 중기 비교신호를 생성하며, 상기 후기 시간 동안 상기 샘플링신호의 전압레벨과 램프신호의 전압 레벨을 비교하고 그 비교결과에 대응하는 후기 비교신호를 생성하기 위한 비교부;
초기화 제어신호에 응답하여, 상기 초기 시간 동안 상기 초기 비교신호를 카운팅하고 그 카운팅결과에 대응하는 초기 카운팅신호를 생성하고, 상기 중기 시간 동안 상기 중기 비교신호를 카운팅하고 그 카운팅결과에 대응하는 중기 카운팅신호를 생성하며, 상기 후기 시간 동안 상기 후기 비교신호를 카운팅하고 그 카운팅결과에 대응하는 후기 카운팅신호를 생성하기 위한 카운팅부; 및
래치 제어신호(LOAD)에 응답하여, 상기 초기 시간의 종료 시점에 상기 초기 카운팅신호를 래치하고 상기 중기 시간의 종료 시점에 상기 중기 카운팅신호를 래치하며 상기 후기 시간의 종료 시점에 상기 후기 카운팅신호를 래치하고, 리드아웃 제어신호에 응답하여, 상기 중기 시간에 상기 초기 카운팅신호에 대응하는 초기 래치신호를 상기 이미지 처리부에게 출력하고 상기 후기 시간에 상기 중기 카운팅신호에 대응하는 중기 래치신호를 상기 이미지 처리부에게 출력하며 다음 1 로우 라인 단위 시간의 초기 시간에 상기 후기 카운팅신호에 대응하는 후기 래치신호를 이미지 처리부에게 출력하기 위한 래치부를 포함하는 이미지 센싱 장치.
제17항에 있어서,
상기 이미지 처리부는 상기 초기 래치신호와 상기 중기 래치신호와 상기 후기 래치신호에 기초하여 서로 다른 상기 노출 시간을 가지는 제1 내지 제3 이미지 데이터를 생성하는 이미지 센싱 장치.