JP2017135286A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】薄型化すること。
【解決手段】半導体装置1は、配線基板10と、半導体チップ20と、接続部材30と、封止樹脂40と、配線部50,60と、バンプ70とを有している。配線基板10は、上面に形成された部品用パッドP1と接続用パッドP2とを有している。部品用パッドP1には半導体チップ20が接続されている。接続用パッドP2には、接続部材30が接続されている。配線基板10の上面は封止樹脂40により覆われ、その封止樹脂40は半導体チップ20と接続部材30とを封止する。封止樹脂40の上面40aには配線部50,60が配設されている。配線部50,60は、封止樹脂40に埋設された下側パッド部51,61と、封止樹脂40の上面40aから突出する上側パッド部52,62を有している。
【選択図】図1

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
従来、半導体チップを含む半導体装置において、高密度化や小型化が求められている。このような半導体装置には、半導体チップが埋め込まれた基板、いわゆるチップ内蔵型の配線基板が用いられる(例えば、特許文献1,2参照)。チップ内蔵型の配線基板を積層することで、高密度化されている。
国際公開第2007/069606号 特開2006−210870号公報
ところで、半導体チップ等の電子部品を搭載した半導体装置では、薄型化が望まれている。
本発明の一観点によれば、部品用パッドと接続用パッドとが上面に形成された配線基板と、前記部品用パッドに接続された電子部品と、前記接続用パッドに接続され導電性を有する接続部材と、前記配線基板の上面を覆い、前記電子部品と前記接続部材とを封止する封止樹脂と、前記封止樹脂に埋設されて前記接続部材と電気的に接続された第1のパッド部と、外部装置接続面を有し前記外部装置接続面が前記封止樹脂の上面より上方に位置するように形成された第2のパッド部と、を有する配線部と、を有し、前記第1のパッド部と前記第2のパッド部の少なくとも一方の側面は、前記封止樹脂の上面に向けて広がるように形成されるとともに、湾曲した曲面である。
本発明の一観点によれば、薄型化することができるという効果を奏する。
(a)は第1実施形態の半導体装置を示す概略断面図、(b)は半導体装置の一部拡大断面図。 (a)は第1実施形態の半導体装置と積層された半導体装置を示す概略断面図、(b)は一部拡大断面図。 (a)〜(c)は、半導体装置の製造方法を示す一部断面図。 (a)〜(c)は、半導体装置の製造方法を示す一部断面図。 (a)〜(e)は、半導体装置の製造方法を示す一部断面図。 (a)〜(c)は、半導体装置の製造方法を示す一部断面図。 (a),(b)は、半導体装置の製造方法を示す一部断面図。 (a)〜(e)は、配線部の製造方法を示す斜視図。 (a)〜(c)は、変形例の配線部を示す断面図。 第2実施形態の半導体装置を示す概略断面図。 第2実施形態の半導体装置の概略平面図。 第2実施形態の半導体装置と積層された半導体装置を示す概略断面図。 (a)〜(c)は、半導体装置の製造方法を示す一部断面図。 (a),(b)は、半導体装置の製造方法を示す一部断面図。 (a)〜(d)は、変形例の半導体装置を示す一部拡大断面図。 (a),(b)は、変形例の半導体装置を示す一部拡大断面図。 (a),(b)は、補強板の作用を示す断面図。 変形例の半導体装置を示す概略断面図。 変形例の半導体装置を示す概略平面図。 変形例の半導体装置を示す概略平面図。
以下、添付図面を参照して各実施形態を説明する。
なお、添付図面は、便宜上、特徴を分かりやすくするために特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを梨地模様に代えて示し、一部の部材のハッチングを省略している。
(第1実施形態)
図1に示すように、半導体装置1は、配線基板10と、半導体チップ20と、接続部材30と、封止樹脂40と、配線部50,60と、バンプ70とを有している。
半導体チップ20と接続部材30は、配線基板10の上面に実装されている。バンプ70は配線基板10の下面に形成されている。半導体チップ20と接続部材30は、封止樹脂40にて封止されている。封止樹脂40の上面40aには、配線部50,60が配設されている。配線部50,60は、接続部材30を介して配線基板10と電気的に接続されている。
配線基板10は、絶縁層11と、配線層12と、絶縁層13と、配線層14と、絶縁層15と、配線層16と、保護絶縁層17と、ソルダレジスト層18とを有している。
配線基板10において、絶縁層11の材料としては、例えば、補強材であるガラスクロス(ガラス織布)にエポキシ樹脂を主成分とする熱硬化性の絶縁性樹脂を含浸させ硬化させた、いわゆるガラスエポキシ樹脂を用いることができる。補強材としてはガラスクロスに限らず、例えば、ガラス不織布、アラミド織布、アラミド不織布、液晶ポリマ(LCP:Liquid Crystal Polymer)織布やLCP不織布を用いることができる。熱硬化性の絶縁性樹脂としてはエポキシ樹脂に限らず、例えば、ポリイミド樹脂やシアネート樹脂などの樹脂材を用いることができる。
絶縁層11の上面側には、配線層12、絶縁層13、配線層14、絶縁層15が積層され、絶縁層11の下面側には配線層16が積層されている。配線層12は、絶縁層11の上面に積層されている。絶縁層13は、配線層12を覆うように絶縁層11の上面側に積層されている。配線層14は、絶縁層13の上面に積層されている。配線層14は、絶縁層13を厚さ方向に貫通するビア配線と、そのビア配線を介して配線層12と電気的に接続され、絶縁層13の上面に積層された配線パターンとを有している。絶縁層15は、絶縁層13の上面に積層されている。絶縁層15は、配線層14の横方向に形成され、配線層14は絶縁層15により埋め込まれている。配線層16は、絶縁層11を厚さ方向に貫通するビア配線と、そのビア配線を介して配線層12と電気的に接続され、絶縁層11の下面に積層された配線パターンとを有している。
絶縁層13,15の材料としては、例えば、エポキシ樹脂やポリイミド樹脂などの絶縁性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。配線層12,14,16の材料としては、例えば銅(Cu)や銅合金を用いることができる。
保護絶縁層17は、配線層14の一部と絶縁層15を被覆するように積層されている。保護絶縁層17には、配線層14の上面の一部を部品用パッドP1として露出する開口部17aと、配線層14の上面の一部を接続用パッドP2として露出する開口部17bとが形成されている。つまり、配線基板10は、上面に形成された部品用パッドP1と接続用パッドP2とを有している。ソルダレジスト層18は、配線層16の一部と絶縁層11を被覆するように積層されている。ソルダレジスト層18には、配線層16の下面の一部を外部接続パッドP3として露出する開口部18aが形成されている。
保護絶縁層17の材料としては、例えば、エポキシ系樹脂やアクリル系樹脂などの絶縁性樹脂を用いることができる。保護絶縁層17の開口部17a,17bの開口径は、それぞれのパッドに接続される部材に応じて設定される。ソルダレジスト層18の材料としては、例えば、エポキシ系樹脂やアクリル系樹脂などの絶縁性樹脂を用いることができる。ソルダレジスト層18の開口部18aの開口径は、パッドに接続される部材に応じて設定される。
なお、必要に応じて、開口部17a,17bから露出する配線層14の表面に表面処理層を形成してもよい。表面処理層の例としては、金(Au)層、ニッケル(Ni)層/Au層(Ni層とAu層をこの順番で積層した金属層)、Ni層/パラジウム(Pd)層/Au層(Ni層とPd層とAu層をこの順番で積層した金属層)などを挙げることができる。これらAu層、Ni層、Pd層としては、例えば、無電解めっき法により形成された金属層(無電解めっき金属層)を用いることができる。また、Au層はAu又はAu合金からなる金属層、Ni層はNi又はNi合金からなる金属層、Pd層はPd又はPd合金からなる金属層である。また、配線層14の上面に、OSP(Organic Solderability Preservative)処理などの酸化防止処理を施して表面処理層を形成するようにしてもよい。例えば、OSP処理を施した場合には、配線層14(部品用パッドP1、接続用パッドP2)の表面に、アゾール化合物やイミダゾール化合物等の有機被膜による表面処理層が形成される。なお、開口部17a,17bから露出する配線層14(又は、配線層14上に表面処理層が形成されている場合には、その表面処理層)自体を、外部接続端子としてもよい。開口部18aから露出する配線層16についても同様に表面処理層を形成してもよい。
外部接続パッドP3の下面には、バンプ70が形成されている。バンプ70は、たとえばはんだバンプであり、半導体装置1、つまり配線基板10を他の基板(例えばマザーボード等の実装基板)に実装する際に使用される外部接続端子である。なお、外部接続端子として、はんだボール、リードピン、スタッドバンプ、等を用いることもできる。
部品用パッドP1には半導体チップ20が実装されている。半導体チップ20は、フェイスダウン状態で(回路形成面を配線基板10の上面に向けて)フリップチップ実装されている。半導体チップ20は、半導体集積回路を備えたチップ本体21と、接続端子である突起電極(バンプ)22とを有している。突起電極22は、接合部材23によって部品用パッドP1と電気的に接続されている。突起電極22としては、例えば、金バンプや銅ポスト等を用いることができる。接合部材23としては、例えば、鉛(Pb)を含む合金、スズ(Sn)と銅(Cu)の合金、SnとSbの合金、Snと銀(Ag)の合金、SnとAgとCuの合金等のはんだ材料を用いることができる。
半導体チップ20としては、例えば、CPU(Central Processing Unit)チップやGPU(Graphics Processing Unit)チップなどのロジックチップを用いることができる。また、半導体チップ20としては、例えば、DRAM(Dynamic Random Access Memory)チップ、SRAM(Static Random Access Memory)チップやフラッシュメモリチップなどのメモリチップを用いることができる。なお、配線基板10に複数の半導体チップを搭載する場合には、ロジックチップとメモリチップとが組み合わせられてもよい。
なお、半導体チップ20は、配線基板に実装される電子部品の一例である。電子部品としては、キャパシタ、インダクタ、抵抗等の受動素子を用いることができる。また、電子部品として、半導体チップを含む半導体パッケージ(例えば、CSP:chip size package)を用いてもよい。また、これらが組み合わされて配線基板10に実装されてもよい。
半導体チップ20と配線基板10との間にはアンダーフィル樹脂24が充填されている。このアンダーフィル樹脂24は、半導体チップ20の各側面にも延在している。つまり、半導体チップ20の回路形成面及び側面はアンダーフィル樹脂24により連続的に被覆され、半導体チップ20の上面(回路形成面の反対側の面)は、アンダーフィル樹脂24から露出している。アンダーフィル樹脂24の材料としては、例えば、エポキシ系樹脂やアクリル系樹脂などの絶縁性樹脂を用いることができる。
接続用パッドP2には接続部材30が接続されている。接続部材30としては、例えば、コア付きのはんだボールが用いられる。接続部材30は、略球状のコア31と、コア31の外周面を被覆する導電材料32を有している。接続部材30は、コア31が接続用パッドP2と接するように配置されている。
コア31としては、例えば、銅等の金属からなる金属コアを用いることができる。コア31の材料としては、例えば金(Au)、ニッケル(Ni)等を用いることができる。なお、コア31として樹脂からなる樹脂コア等を用いることができる。導電材料32としては、例えば、鉛(Pb)を含む合金、SnとCuの合金、SnとSbの合金、SnとAgの合金、SnとAgとCuの合金等のはんだ材料を用いることができる。コア31の直径は、半導体チップ20の高さ(厚さ)を考慮して決定することができる。
なお、図1では、接続部材30は簡略化して図示されているが、複数列の接続部材30が、例えば、ペリフェラル状に配置されている。配線基板10が平面視において矩形状である場合に、配線基板10の周縁に接続部材30が、例えば、ペリフェラル状に設けられる。
封止樹脂40は、半導体チップ20、アンダーフィル樹脂24、及び接続部材30を封止するように形成されている。封止樹脂40の材料としては、例えば、フィラーを含有した熱硬化性のエポキシ系樹脂等の絶縁性樹脂を用いることができる。
図1(b)に示すように、配線部50,60は、封止樹脂40の上面40aに配設されている。
配線部50は、下側パッド部51と、上側パッド部52とを有している。下側パッド部51と上側パッド部52とは、一体に形成されている。配線部50の材料としては、例えば、銅又は銅合金を用いることができる。
下側パッド部51は、封止樹脂40に埋設されている。下側パッド部51は、接続部材30に接続されている。下側パッド部51の下面には、接続部材30が接しており、下側パッド部51の下面51aは接続部材30に接続されている。したがって、配線部50は、接続部材30を介して、図1(a)に示す配線基板10の接続用パッドP2と電気的に接続されている。そして、下側パッド部51の側面51bは、封止樹脂40に接している。
上側パッド部52は、封止樹脂40の上面40aから突出するように形成されている。したがって、上側パッド部52の上面52aは、封止樹脂40の上面40aより上方の位置に形成されている。上側パッド部52の上面52aには、表面処理層55が形成されている。表面処理層55は、例えば金(Au)層である。なお、Au層は、Au又はAu合金からなる金属層である。なお、表面処理層55として、ニッケル(Ni)層/Au層(Ni層とAu層をこの順番で積層した金属層)、Ni層/パラジウム(Pd)層/Au層(Ni層とPd層とAu層をこの順番で積層した金属層)を用いることができる。なお、Ni層はNi又はNi合金からなる金属層、Pd層はPd又はPd合金からなる金属層である。
下側パッド部51の側面51bは、封止樹脂40の上面40aに向かって広がるように湾曲した曲面状に形成されている。詳述すると、下側パッド部51は、平面視における断面が、下側パッド部51の下面51aから封止樹脂40の上面40aに向かって広がるように形成されている。さらに、下側パッド部51の側面51bは、下端部から封止樹脂40の上面40aにかけて、封止樹脂40に対して下側パッド部51の内側に向かって凹状に湾曲して形成されている。
同様に、上側パッド部52の側面52bは、封止樹脂40の上面40aに向かって広がるように湾曲した曲面状に形成されている。詳述すると、上側パッド部52は、平面視における断面が、上側パッド部52の上面52aから封止樹脂40の上面40aに向かって広がるように形成されている。さらに、上側パッド部52の側面52bは、上端部から封止樹脂40の上面40aにかけて、封止樹脂40に対して上側パッド部52の内側に向かって凹状に湾曲して形成されている。
配線部60は、下側パッド部61と、上側パッド部62と、接続部63とを有している。下側パッド部61と上側パッド部62と接続部63とは一体に形成されている。配線部60の材料としては、例えば、銅又は銅合金を用いることができる。
下側パッド部61は、配線部50の下側パッド部51と同様に形成されている。つまり、下側パッド部61は、封止樹脂40に埋設されている。下側パッド部61は、接続部材30に接続され、その接続部材30を介して、図1(a)に示す配線基板10の接続用パッドP2と電気的に接続されている。
上側パッド部62は、配線部50の上側パッド部52と同様に形成されている。つまり、封止樹脂40の上面40aから突出するように形成されている。したがって、上側パッド部62の上面62aは、封止樹脂40の上面40aより上方の位置に形成されている。上側パッド部62の上面62aには、表面処理層65が形成されている。
この配線部60において、下側パッド部61と上側パッド部62は、平面視においてずれた位置に形成されている。下側パッド部61は、配線基板10の接続用パッドP2の位置に応じた位置に形成されている。そして、上側パッド部62は、この半導体装置1の上に実装される他の半導体装置のパッドに応じた位置に形成されている。接続部63は、このように形成された上側パッド部62と下側パッド部61とを電気的に接続する配線として形成される。本実施形態において、接続部63は、下側パッド部61と同様に、封止樹脂40に埋設されている。なお、接続部63は、上側パッド部62と下側パッド部61とを電気的に接続すればよく、その一部又は全てが封止樹脂40の上面40aから突出するように形成されてもよい。
なお、上記した配線部60は、配線基板10の接続用パッドP2の位置と他の半導体装置のパッドの位置とが一致している場合である。この場合、下側パッド部61と上側パッド部62の一部が接続部として機能している。
下側パッド部61の側面61bは、封止樹脂40の上面40aに向かって広がるように湾曲した曲面状に形成されている。詳述すると、下側パッド部61は、平面視における断面が、下側パッド部61の下面61aから封止樹脂40の上面40aに向かって広がるように形成されている。さらに、下側パッド部61の側面61bは、下端部から封止樹脂40の上面40aにかけて、封止樹脂40に対して下側パッド部61の内側に向かって凹状に湾曲して形成されている。
同様に、上側パッド部62の側面62bは、封止樹脂40の上面40aに向かって広がるように湾曲した曲面状に形成されている。詳述すると、上側パッド部62は、平面視における断面が、上側パッド部62の上面62aから封止樹脂40の上面40aに向かって広がるように形成されている。さらに、上側パッド部62の側面62bは、上端部から封止樹脂40の上面40aにかけて、封止樹脂40に対して上側パッド部62の内側に向かって凹状に湾曲して形成されている。
配線部50,60において、下側パッド部51,61の側面51b,61bには、酸化銅の膜が形成されている。酸化銅の膜は、はんだの濡れ性が良くない。つまり、配線部50,60の表面において、はんだの濡れ性を低下させる皮膜が形成されている。このような皮膜は、はんだの広がりを阻害する。なお、配線部60において、接続部63の側面及び下面も同様に酸化銅などの皮膜が形成されている。また、配線部60において、下側パッド部61の上面61cに同様の皮膜が形成されていてもよい。
なお、配線部50,60において、接続部材30と接触する部分には酸化皮膜が形成されていない。このため、配線部50,60の下側パッド部51,61の下面51a,61aははんだの濡れ性が良く、接続部材30が好適に接続される。なお、後述するフラックスの作用により、接続部材30と接触する部分の酸化皮膜を除去してもよい。また、下面51a,61aに表面処理層を形成してもよい。表面処理層として、上記の表面処理層55,65と同様のものを用いることができる。表面処理層は、はんだの濡れ性を向上する。このため、下側パッド部51,61と接続部材30とを容易に接続することができる。
次に、上記の半導体装置1の作用を説明する。
図2(a)に示すように、半導体装置1の配線部50,60は、この半導体装置1の上方に配置された他の半導体装置100に接続される。半導体装置100は、半導体装置1に接続される外部装置の一例である。
半導体装置100は、例えばメモリや周辺回路等の半導体チップを含む半導体パッケージであり、その下面には接続用パッド101,102が形成されている。接続用パッド101,102は、はんだ111,112を介して、半導体装置1の配線部50,60に接続されている。このはんだ111,112は、例えば、半導体装置100の接続用パッド101,102に形成されたはんだバンプである。はんだバンプは、例えば半導体装置100の接続用パッド101,102に対してマイクロボールやはんだペーストの塗布により形成することができる。なお、半導体装置1,100の少なくとも一方にバンプを形成すればよい。
図2(b)に示すように、配線部50,60は、封止樹脂40の上面40aに埋設された下側パッド部51,61と、封止樹脂40の上面40aから突出する上側パッド部52,62とを有している。そして、配線部50,60の上側パッド部52,62に、他の半導体装置100が接続される。したがって、配線部50,60の上面、詳しくは上側パッド部52,62の上面52a,62aは、外部装置を接続する外部装置接続面として機能する。なお、上側パッド部52,62の上面52a,62aに表面処理層55,65が形成されているため、表面処理層55,65の上面が外部装置接続面として機能する。このように、配線部50,60を用いて半導体装置1と半導体装置100を接続することで、複数の配線基板を積層した半導体装置と比べ、半導体装置1を薄型化することができる。そして、半導体装置1,100を積層した、所謂POP(Package On Package)構造において薄型化を図ることができる。
図2(b)に示すように、半導体装置1の配線部50,60において、上側パッド部52,62は封止樹脂40の上面40aから上方に向かって突出している。上側パッド部52,62の上面52a,62aには表面処理層55,65が形成されている。
はんだ111,112は、上側パッド部52,62及び表面処理層55,65を覆い、表面処理層55,65と上側パッド部52,62の側面52b,62bに接触している。このように、上側パッド部52,62を封止樹脂40の上面40aから突出させることで、はんだ111,112が上側パッド部52,62の側面52b,62bまで回り込み、形状が安定する。このため、上側パッド部52,62の上面52a,62a(表面処理層55,65)にのみはんだ111,112を接続する場合と比べ、接触面積が大きくなり、はんだ111,112の保持強度が増大する。
配線部50の下側パッド部51は、封止樹脂40に埋設されている。同様に、配線部60の下側パッド部61と接続部63は、封止樹脂40に埋設されている。したがって、配線部50,60は、封止樹脂40から剥離し難い。このため、半導体装置1と半導体装置100との間の接続強度を確保することができる。
また、下側パッド部51,61の側面51b、61bは、下側パッド部51,61の下面51a、61aから封止樹脂40の上面40aにかけて、下側パッド部51,61の内側に向かって凹状に湾曲した曲面に形成されている。したがって、下側パッド部51,61の側面51b,61bと封止樹脂40との接触面積が、下面から封止樹脂の上面にかけて側面を直線状に形成したものと比べ大きい。したがって、配線部50,60は、封止樹脂40から剥離し難く、半導体装置1と半導体装置100との間の接続強度を確保することができる。
次に、上記の半導体装置1の製造方法の一例を、添付図面を用いて説明する。
添付図面は、上記の半導体装置1の一部を示すものである。なお、説明の便宜上、最終的に半導体装置1の各構成要素となる部分には、最終的な構成要素の符号を付して説明する。また、各図の説明に必要な部材について符号を付し、説明しない部材については符号を省略する場合がある。
図3(a)に示すように、配線基板10を準備する。
この配線基板10は、公知の製造方法により形成されるため、その概略について図3(a)を参照しながら説明する。
先ず、前述したガラスエポキシ基板等を用いた絶縁層11を準備し、絶縁層11の上面に、例えばセミアディティブ法により配線層12を形成する。次に、例えばレーザ加工法によって絶縁層11に開口部を形成し、必要に応じてデスミア処理した後、例えばセミアディティブ法により配線層16を形成する。次に、絶縁層11の上面に配線層12を覆うように熱硬化性のエポキシ系樹脂等の絶縁性樹脂フィルムをラミネートし、絶縁層13を形成する。なお、液状又はペースト状の熱硬化性のエポキシ系樹脂などの絶縁性樹脂を塗布し、硬化させて絶縁層13を形成してもよい。
次に、例えばレーザ加工法によって絶縁層13に開口部を形成し、必要に応じてデスミア処理した後、例えばセミアディティブ法により配線層14を形成する。次に、絶縁層13の上面に配線層14を覆うように熱硬化性のエポキシ系樹脂等の絶縁性樹脂フィルムをラミネートし、硬化後にその絶縁性樹脂フィルムを配線層14の上面が露出するまで例えば化学的機械研磨(CMP:Chemical Mechanical Polishing)を行い、絶縁層15を形成する。
次いで、配線層14及び絶縁層15の上面に、開口部17a,17bを有する保護絶縁層17を形成し、絶縁層11の下面に、開口部18aを有するソルダレジスト層18を形成する。保護絶縁層17は、例えば、感光性の樹脂フィルムをラミネートし、又は液状やペースト状の樹脂を塗布し、当該樹脂をフォトリソグラフィ法により露光・現像して所要の形状にパターニングすることにより得られる。ソルダレジスト層18は、例えば、感光性の樹脂フィルムをラミネートし、又は液状やペースト状の樹脂を塗布し、当該樹脂をフォトリソグラフィ法により露光・現像して所要の形状にパターニングすることにより得られる。保護絶縁層17の開口部17a,17bにより、配線層14の一部が部品用パッドP1と接続用パッドP2として露出される。
図3(b)に示すように、配線基板10の接続用パッドP2にフラックス201を塗布するとともに、図1(a)に示す半導体チップ20を搭載する領域にフラックス202を塗布する。そして、図3(c)に示すように、接続用パッドP2に接続部材30(ここでは、はんだボール)を搭載し、所定の温度(例えば、240〜260℃)でリフローして接続部材30を接続用パッドP2に固定する。
図4(a)に示すように、表面を洗浄して図3(c)に示すフラックス202を除去する。
図4(b)に示すように、実装する半導体チップ20(図1(a)参照)に応じた領域に、半硬化状態(B−ステージ状態)のアンダーフィル樹脂24を形成する。このアンダーフィル樹脂24は、部品用パッドP1を被覆する。
図4(c)に示すように、半導体チップ20をフリップチップ実装する。このとき、半導体チップ20の突起電極22には接合部材23(はんだ)が付着されている。そして、この突起電極22が部品用パッドP1に接するように、アンダーフィル樹脂24に半導体チップ20を圧入する。そして、接合部材23により半導体チップ20の突起電極22を部品用パッドP1に接合した後、アンダーフィル樹脂24を硬化させる。なお、部品用パッドP1に接合部材としてのはんだペーストを塗布し、このはんだペーストにより半導体チップ20の突起電極22を部品用パッドP1に接合するようにしてもよい。
図5(a)に示すように、金属板210を用意する。金属板210の材料としては例えば銅又は銅合金を用いることができる。この金属板210の厚さは、例えば50〜150μm、好ましくは100μmである。この金属板210としては、例えば半導体パッケージのリードフレームを形成するための板材を用いることができる。
この金属板210の一方の面(図では上面)210aに、エッチングマスク211を形成する。エッチングマスク211は、図1(a)に示す半導体装置1において、封止樹脂40に埋め込まれる配線部50,60の部分に対応する位置に形成される。配線部50は、封止樹脂40に埋め込まれる下側パッド部51を有し、配線部60は、封止樹脂40に埋め込まれる下側パッド部61及び接続部63を有している。これらの下側パッド部51,61と接続部63の位置に応じて、図5(a)に示すように、金属板210の上面210aを覆うようにエッチングマスク211が形成される。
エッチングマスク211は、例えばレジスト層である。レジスト層の材料としては、次工程のエッチング処理に対して耐エッチング性がある材料を用いることができる。具体的には、レジスト層の材料としては、感光性のドライフィルムレジスト又は液状のフォトレジスト(例えばノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト)等を用いることができる。例えば感光性のドライフィルムレジストを用いる場合には、金属板210の上面210aにドライフィルムを熱圧着によりラミネートし、そのドライフィルムを露光・現像によりパターニングして上記レジスト層を形成する。なお、液状のフォトレジストを用いる場合にも、同様の工程を経て、レジスト層を形成することができる。なお、エッチングマスク211として、例えば金(Au)等の単一の金属からなるめっき層、Au,パラジウム(Pd),ニッケル(Ni)の少なくとも1つからなる表面処理層を用いることもできる。
図5(b)に示すように、エッチングマスク211によって、金属板210にハーフエッチングを施し、金属板210を所要の深さまで除去して薄化する。そして、この薄化した金属板210から突出する下側パッド部51,61及び接続部63を形成する。ハーフエッチングの深さは、金属板210の厚さの半分程度(25〜75μm)が好ましい。ハーフエッチング処理の後、エッチングマスク211を除去する。エッチングマスク211としてレジスト層を用いた場合、アッシング処理やアルカリ性の剥離液を用いてエッチングマスク211を除去する。
図5(c)に示すように、薄化した金属板210の他方の面210bに、所要の位置に開口部212Xを有するレジスト層212を形成する。図5(c)では、薄化した金属板210を、前述の図5(b)に示す金属板210に対して上下反転して示している。開口部212Xは、図1(a)に示す上側パッド部52,62に対応する領域を露出するように形成される。
レジスト層212の材料としては、例えば、次工程のめっき処理に対して耐めっき性を有する材料を用いることができる。例えば、レジスト層212の材料としては、感光性のドライフィルムレジスト(例えば、ノボラック系樹脂やアクリル系樹脂等のドライフィルムレジスト)等を用いることができる。薄化した金属板210の上面にドライフィルムを熱圧着によりラミネートし、そのドライフィルムをフォトリソグラフィ法によりパターニングして上記開口部212Xを有するレジスト層212を形成する。なお、液状のフォトレジスト(例えば、ノボラック系樹脂やアクリル系樹脂等の液状レジスト)を用いてレジスト層212を形成してもよい。
図5(d)に示すように、レジスト層212をめっきマスクとして、薄化した金属板210の上面210bに、金属板210をめっき給電層に利用した電解めっき法を施し、開口部212X内に表面処理層55,65を形成する。例えば、表面処理層55,65がNi層/Pd層/Au層である場合には、金属板210の上面210bに、Ni層とPd層とAu層とをこの順番で積層して表面処理層55,65を形成する。そして、レジスト層212を例えばアルカリ性の剥離液を用いて除去する。
なお、図5(d)では、上面210bに形成したレジスト層212を示したが、下面、つまり下側パッド部51,61及び接続部63側の面をレジスト層により被覆し、めっき液から保護してもよい。
上記の工程により、図5(e)に示す構造体220が得られる。この構造体220は、薄化した金属板210の一方(下方)に突出する下側パッド部51,61及び接続部63と、上面210bに形成された表面処理層55,65を有している。
図6(a)に示すように、構造体220の下側パッド部51,61の下面にフラックス214を塗布する。なお、この構造体220において、下側の表面には酸化銅の膜が形成されている。この被膜は、例えば、構造体220を形成する工程において、熱処理、または各種の処理における熱履歴により形成される。このような皮膜は、はんだの濡れ性を低下させる。フラックス214は、下側パッド部51,61の下面におけるはんだの濡れ性を向上させる。
この構造体220を、配線基板10の上に配置する。そして、配線基板10に実装した接続部材30に、構造体220の下側パッド部51,61を位置合せする。
図6(b)に示すように、下側パッド部51,61に接続部材30を接続する。例えば、配線基板10の上に構造体220を重ね合わせ、それらをリフロー炉で230〜250℃程度の温度で加熱する。これにより、接続部材30の導電材料32が溶融し、接続部材30が下側パッド部51,61に接続される。このとき、接続部材30のコア31は、配線基板10に対して構造体220を所要の間隔で保持するスペーサとして機能する。そして、接続部材30を介して配線基板10の接続用パッドP2と構造体220の下側パッド部51,61とが電気的に接続されるとともに、接続部材30を介して構造体220が配線基板10上に固定される。
図6(c)に示すように、配線基板10と構造体220との間の空間を充填するように封止樹脂40を形成する。この封止樹脂40によって、配線基板10に搭載された半導体チップ20と接続部材30が封止される。そして、封止樹脂40によって、構造体220が配線基板10に強固に固定される。
例えば、封止樹脂40の材料として熱硬化性を有するモールド樹脂を用いる場合、図6(b)に示す構造体を金型内に収容し、その金型内に流動化したモールド樹脂を導入する。その後、モールド樹脂を所定温度(例えば、180℃)に加熱して硬化させ、封止樹脂40を形成する。
構造体220の金属板210をエッチングし、図7(a)に示す配線部50,60を形成する。金属板210の上面210bには表面処理層55,65が形成されている。この表面処理層55,65をエッチングマスクとし、構造体220の金属板210をハーフエッチングする。このハーフエッチングにおいて、前述のハーフエッチング部分を除去する。このエッチング処理により、図7(a)に示す上側パッド部52,62が形成されるとともに、上側パッド部52,62を有する配線部50,60がそれぞれ分離される。
また、配線部60において、上側パッド部62に対応して形成された表面処理層65により覆われた部分以外がハーフエッチングされ、封止樹脂40に埋設された下側パッド部61が形成される。この下側パッド部61の上面61cは、封止樹脂40の上面40aと略面一となっている。つまり、封止樹脂40の上面40aを露出して各配線部50,60を互いに分離するようにエッチング処理が施される。
図7(b)に示すように、配線基板10の下面の外部接続パッドP3にバンプ70を形成する。バンプ70は、例えばはんだリフロー処理により形成する。
以上記述したように、本実施形態によれば、以下の効果を奏する。
(1−1)半導体装置1は、配線基板10と、半導体チップ20と、接続部材30と、封止樹脂40と、配線部50,60と、バンプ70とを有している。配線基板10は、上面に形成された部品用パッドP1と接続用パッドP2とを有している。部品用パッドP1には半導体チップ20が接続されている。接続用パッドP2には、接続部材30が接続されている。配線基板10の上面は封止樹脂40により覆われ、その封止樹脂40は半導体チップ20と接続部材30とを封止する。封止樹脂40の上面40aには配線部50,60が配設されている。配線部50,60は、封止樹脂40に埋設された下側パッド部51,61と、封止樹脂40の上面40aから突出する上側パッド部52,62を有している。そして、上側パッド部52,62は、この半導体装置1の上に配置された他の半導体装置100に接続される。
このように、半導体装置100を接続する上側パッド部52,62が、封止樹脂40の上面40aから突出している。したがって、複数の配線基板を積層し、配線基板の間に半導体チップを封止した半導体装置と比べ、半導体装置1を薄型化することができる。
(1−2)配線部50,60において、上側パッド部52,62は、封止樹脂40の上面40aから突出している。このような形状の配線部50,60では、半導体装置100を接続するはんだ111,112が上側パッド部52,62の側面52b,62bまで回り込んで形状が安定する。このため、隣接する配線部50,60の間隔が狭い場合でも、短絡を防止することができる。
(1−3)上側パッド部52,62の側面52b,62bは、上側パッド部52,62の内側に向かって凹状に湾曲して形成されている。したがって、上側パッド部52,62に対して半導体装置100を接続するはんだ111,112と上側パッド部52,62の接触面積が大きく、高い保持強度を得ることができる。
(1−4)下側パッド部51,61の側面51b、61bは、下側パッド部51,61の内側に向かって凹状に湾曲して形成されている。したがって、下側パッド部51,61に対する封止樹脂40の接触面積が大きく、高い接続強度を得ることができる。
(変形例)
・上記実施形態における配線部の形状やエッチングする領域は、適宜変更が可能である。また、配線部以外の部材を封止樹脂40に埋め込むようにしてもよい。
図8(a)〜図8(e)は、半導体装置の製造工程を示す部分斜視図である。なお、図8(a)〜図8(e)は、工程における処理を判り易くするために示した模式図であり、形状等が部分的に異なる場合がある。
図8(a)に示すように、金属板230を用意する。
次に、図8(b)に示すように、金属板230をハーフエッチングして配線231、下側パッド部232、ダミーパターン233を形成する。この例では、下側パッド部232は平面視四角形状に形成され、ダミーパターン233は平面視円状に形成されている。配線231の幅/間隔(L/S)は、例えば50μm/50μmである。なお、配線231の間隔は、隣接する2本の配線231の間の距離である。
次に、図8(c)に示すように、配線基板10を配置する。配線基板10には、接続部材30が接続されている。接続部材30は、下側パッド部232に接続される。なお、図8(d)では、金属板230の形状を判り易くするために、配線基板10及び接続部材30を二点鎖線にて示している。
次に、図8(d)に示すように、金属板230と配線基板10との間に封止樹脂40を形成する。
次に、図8(e)に示すように、金属板230をエッチングして上側パッド部234とダミーパターン233とを封止樹脂40の上面40aから突出させる。このとき、上記の配線231において封止樹脂40の上面40aから突出する部分がエッチングにより除去され、配線231が封止樹脂40に埋設される。このように、封止樹脂40に埋め込まれた微細な配線231を形成することができる。
・上記実施形態に対し、上側パッド部と下側パッド部の形状を適宜変更してもよい。
図9(a)に示すように、下側パッド部241の側面241bと上側パッド部242の側面242bとを、封止樹脂40の上面40aに垂直な方向に沿って形成してもよい。このような形状の配線部240においても、上記実施形態と同様に、半導体装置100を接続するはんだ111が上側パッド部242の側面242bまで回り込んで形状が安定し、隣接する配線部240の間隔が狭い場合でも、短絡を防止することができる。
図9(b)に示すように、封止樹脂40に埋め込まれた下側パッド部251の上面251c(図にて破線にて示す)は、封止樹脂40の上面40aより後退(上面40aよりも下側)に位置している。なお、下側パッド部251の上面とは、封止樹脂40に埋め込まれた部分において封止樹脂40から露出する面、または封止樹脂40に埋め込まれた部分における上端の断面をいう。この配線部250において下側パッド部251の側面251bは、封止樹脂40の上面40aに向かって広がるように湾曲した曲面である。このような配線部250は、上側パッド部252を形成する工程において、金属板210(図6(c)参照)をエッチングする処理時間を、封止樹脂40の上面40aまでエッチングするのに要する時間よりも長くすることにより得られる。つまり、封止樹脂40から露出する上側パッド部252の側面252bの面積が上記実施形態のよりも大きくなる。このため、配線部250に接続するはんだ111の保持強度を高くすることができる。
図9(c)に示すように、下側パッド部261の側面261bと、上側パッド部262の側面262bは、それぞれの厚さ方向における中央部分が最もパッド部の内側に向かって窪むように形成されている。つまり、下側パッド部261の側面261bは、下側パッド部261の下面261aの端部(図において左右方向の端部)より下側パッド部261の内方に向かって窪む湾曲状に形成されている。このように下側パッド部261の側面261bを形成することにより、封止樹脂40が側面261bの凹部に入り込むことで、封止樹脂40と配線部260の間の接続強度を高めることができる。同様に、上側パッド部262の側面262bは、上側パッド部262の上面262aの端部(図において左右方向の端部)より上側パッド部262の内方に向かって窪む湾曲状に形成されている。また、上側パッド部262の側面にはんだ111が入り込むことで、はんだ111の保持強度を高めることができる。
(第2実施形態)
以下、第2実施形態を説明する。
なお、この実施形態において、上記実施形態と同じ構成部材については同じ符号を付してその説明の一部又は全てを省略する。
図10に示すように、半導体装置1aは、配線基板10と、半導体チップ20と、接続部材30と、封止樹脂40と、配線部50,60と、バンプ70と、補強板80とを有している。
補強板80は、封止樹脂40の上面40aに配設されている。補強板80は、封止樹脂40の上面40aにあって、その封止樹脂40により封止された半導体チップ20の上方に配置されている。
図11に示すように、半導体装置1aは、平面視において矩形状に形成され、その周辺に沿って複数列の上側パッド部P4が配置されている。この上側パッド部P4は、図10に示す上側パッド部52又は上側パッド部62である。なお、図11では、上側パッド部の配列及び数が、図10と異なるため、別の符号P4にて示している。補強板80は、半導体装置1aにおいて、上側パッド部P4より内側に配置されている。本実施形態の補強板80は、平面視において矩形状に形成されている。
図10に示すように、補強板80は、ベース板81と、表面処理層82と、粗面めっき層83とを有している。ベース板81は、平面視において矩形状の板材である。ベース板81の材料としては、銅又は銅合金を用いることができる。補強板80は、例えば配線部50,60を形成する金属板により形成される。
表面処理層82は、ベース板81の上面81aに形成されている。表面処理層82は、例えば金(Au)層である。なお、Au層は、Au又はAu合金からなる金属層である。なお、表面処理層82として、ニッケル(Ni)層/Au層(Ni層とAu層をこの順番で積層した金属層)、Ni層/パラジウム(Pd)層/Au層(Ni層とPd層とAu層をこの順番で積層した金属層)を用いることができる。なお、Ni層はNi又はNi合金からなる金属層、Pd層はPd又はPd合金からなる金属層である。
粗面めっき層83は、ベース板81の下面81bに形成されている。粗面めっき層83は、表面(下面83a)が粗面化されている。粗面めっき層83は、例えばCu、Ni、クロム(Cr)、Fe又はそれらの合金のうちのいずれか一つ、又はこれらのうちの2つ以上からなる積層体から構成することができる。この粗面めっき層83の下面(粗化面)83aは、微細な凹凸形状に形成されている。下面83aの粗度は、粗面めっき層83を電解めっき法にて形成する際に使用するめっき液の組成や電流密度等の調整により設定されている。
図12に示すように、半導体装置1aの配線部50,60は、この半導体装置1aの上方に配置された他の半導体装置100に接続される。
上記の半導体装置1aにおいて、補強板80は、封止樹脂40の上面40aに配置されている。そして、補強板80は、銅又は銅合金によるベース板81を含む。このような補強板80は、封止樹脂40の反りを抑制する。したがって、補強板80は、半導体装置1aにおける反りの発生や、他の半導体装置100を実装する処理等により生じる反りを抑制することができる。
次に、上記の半導体装置1aの製造方法を説明する。
図13(a)に示す配線基板10は、前述した第1実施形態と同様に形成されている。つまり、配線基板10の部品用パッドP1には半導体チップ20が搭載されている。また、配線基板10の接続用パッドP2には接続部材30が接続されている。
また、図13(a)に示す構造体300は、前述した第1実施形態の構造体220(例えば図6(a)参照)と同様に形成されている。つまり、本実施形態の構造体300において、下側パッド部51,61及び接続部63は、前述した第1実施形態の製造工程(図5(a)〜図5(e))において形成される。さらに、金属板210の上面210bにおいて、図10に示す補強板80に対応する領域に、表面処理層82が形成される。例えば、表面処理層82は、図10に示す上側パッド部52,62に対応する表面処理層55,65と同時に形成される。また、金属板210において、表面処理層82が形成された面(上面210b)と対向する面(下面210c)には、粗面めっき層83が形成されている。
例えば、表面処理層55,65と同様に、金属板210の上面210bに、開口部を有するレジスト層を形成し、金属板210をめっき給電層に利用した電解めっき法を施し、開口部内に表面処理層82を形成する。また、金属板210の下面210cに、金属板210をめっき給電層に利用した電解めっき法により、粗面めっき層83を形成する。
そして、下側パッド部51,61の下面51a,61aにフラックス214を塗布する。この構造体300の下面において、粗面めっき層83により被覆されていない部分には、酸化銅の膜が形成されている。この構造体300を、配線基板10の上方に配置する。そして、配線基板10に実装した接続部材30に、構造体300の下側パッド部51,61を位置合せする。
図13(b)に示すように、下側パッド部51,61に接続部材30を接続する。たとえば、配線基板10の上に構造体300を重ね合わせ、それらをリフロー炉で230〜250℃程度の温度で加熱する。これにより、接続部材30の導電材料32が溶融し、接続部材30が下側パッド部51,61に接続される。このとき、接続部材30のコア31は、配線基板10に対して構造体300を所要の間隔で保持するスペーサとして機能する。そして、接続部材30を介して配線基板10の接続用パッドP2と構造体300の下側パッド部51,61とが電気的に接続されるとともに、接続部材30を介して構造体300が配線基板10上に固定される。
図13(c)に示すように、配線基板10と構造体300との間の空間を充填するように封止樹脂40を形成する。この封止樹脂40によって、配線基板10に搭載された半導体チップ20と接続部材30が封止される。そして、構造体300において、金属板210の下面には粗面めっき層83が形成されている。この粗面めっき層83の下面83aは、微細な凹凸形状に形成されている。このため、粗面めっき層83と封止樹脂40との接触面積が、金属板210の下面が平滑面である場合よりも増大する。したがって、封止樹脂40に構造体300が強固に固定される。
たとえば、封止樹脂40の材料として熱硬化性を有するモールド樹脂を用いる場合、図13(b)に示す構造体を金型内に収容し、その金型内に流動化したモールド樹脂を導入する。その後、モールド樹脂を所定温度(例えば、180℃)に加熱して硬化させ、封止樹脂40を形成する。
図14(a)に示すように、配線部50,60と補強板80とを形成する。図13(c)に示す構造体300の上面には表面処理層55,65,82が形成されている。この表面処理層55,65,82をエッチングマスクとし、構造体300の金属板210をハーフエッチングする。このエッチング処理により、上側パッド部52,62を有する配線部50,60と補強板80とが形成される。なお、図14(a)では、補強板80の側面(図において左端面)が封止樹脂40の上面40aに対して垂直な面として示されているが、エッチング処理によって、配線部50,60の側面と同様の曲面に形成される。
また、配線部60において、上側パッド部62に対応して形成された表面処理層65により覆われた部分以外がハーフエッチングされ、封止樹脂40に埋設された下側パッド部61が形成される。この下側パッド部61の上面61cは、封止樹脂40の上面40aと略面一となっている。つまり、封止樹脂40の上面40aを露出して各配線部50,60を互いに分離するようにエッチング処理が施される。
図14(b)に示すように、配線基板10の下面の外部接続パッドP3にバンプ70を形成する。バンプ70は、例えばはんだリフロー処理により形成する。
以上記述したように、本実施形態によれば、以下の効果を奏する。
(2−1)前述した第1実施形態と同じ効果を得ることができる。
(2−2)封止樹脂40の上面40aに補強板80が配設されている。補強板80は、銅又は銅合金によるベース板81を含む。このような補強板80は、封止樹脂40の反りを抑制する。したがって、補強板80は、半導体装置1aにおける反りの発生や、他の半導体装置100を実装する処理等により生じる反りを抑制することができる。
(2−3)補強板80は、ベース板81と、ベース板81の下面81bに形成された粗面めっき層83とを有している。この粗面めっき層83の下面83aは、微細な凹凸形状に形成されている。このため、粗面めっき層83と封止樹脂40との接触面積が、金属板210の下面が平滑面である場合よりも増大する。つまり、補強板80の下面(粗面めっき層83の下面83a)が粗面化されているため、その下面83aと封止樹脂40との間で良好な密着性を得ることができる。したがって、封止樹脂40に対して補強板80を強固に固定することができる。
(変形例)
・上記第2実施形態に対し、補強板の形状や配置状態を適宜変更してもよい。
図15(a)に示すように、補強板400は、封止樹脂40に埋め込まれている。つまり、補強板400の側面及び下面は封止樹脂40により覆われている。この補強板400は、ベース板81と、ベース板81の下面に形成された粗面めっき層83とを有している。この補強板400の厚さは、例えば第2実施形態の補強板80と同じである。
このように、封止樹脂40に埋設された補強板400は、前述した第2実施形態の補強板80(図10参照)と同様に、半導体装置の反りを抑制する。また、温度変化による半導体装置の反りを制御することができる。
図17(a)に示すように、封止樹脂40の上面40aに固定された補強板80において、温度変化により補強板80が伸縮する。たとえば、破線にて示すように、補強板80が伸張した場合、その補強板80の伸張による力(矢印にて示す)は、封止樹脂40に接した補強板80の下面から封止樹脂40に作用し、補強板80の側面から封止樹脂40に直接的には作用しない。一方、図17(b)に示すように、封止樹脂40に埋設された補強板400において、補強板400の伸張による力は、補強板400の側面から封止樹脂40に直接的に加わる。したがって、温度変化による補強板80,400の伸縮によって、補強板80,400の固定状態に応じて、封止樹脂40に加わる力に差が生じる。このため、封止樹脂40、ひいては半導体装置の変形の度合いが、補強板80,400の固定状態に応じて異なる。つまり、補強板80,400の状態によって、半導体装置の反りを制御することができる。
図15(b)に示すように、補強板410は、下面及び側面の一部が封止樹脂40に埋め込まれている。この補強板410は、金属板210(図5(a)参照)をハーフエッチングすることなく形成される。この補強板410は、ベース板81と、ベース板81の上面に形成された表面処理層82と、ベース板81の下面に形成された粗面めっき層83とを有している。この補強板410では、補強板410の厚さと、補強板410の一部が封止樹脂40に埋め込まれていることにより、半導体装置1における反りを制御することができる。
図15(c)に示すように、補強板420は、下面及び側面の一部が封止樹脂40に埋め込まれている。そして、補強板420において、封止樹脂40に埋め込まれている部分421の厚さは、配線部50,60の下側パッド部51,61の厚さと比べ薄くなっている。このような補強板420は、例えばハーフエッチングの時間を部分的に変えることで形成される。この補強板420は、半導体チップ20の上面までの間隔が、図15(b)に示す補強板410に比べ、大きい。したがって、封止樹脂40の充填が容易であり、充填不良を低減することが可能となる。
図15(d)に示すように、補強板430は封止樹脂40に埋め込まれている。また、この補強板430は接着材440により半導体チップ20の上面に固定されている。この接着材440により、補強板430の剥離を抑制することができる。この補強板430では、金属板をハーフエッチングして形成される。また、補強板430は、接着材440により半導体チップ20に固定されるため、図10に示す粗面めっき層83が省略されている。なお、このように接着材440にて固定する場合でも、粗面めっき層を形成してもよい。
図16(a)に示すように、補強板450の側面450bを、厚さ方向の中央部分が最も補強板450の内方に向かって窪む形状としてもよい。この場合、配線部50,60と同様に、窪んだ側面450bに封止樹脂40が入り込むことで補強板450の端部のめくり上がりを抑制することができる。
図16(b)に示すように、補強板460の上面460aは、封止樹脂40の上面40aより後退(上面40aよりも下側)に位置している。したがって、この補強板460の厚さは、例えば図15(a)に示すように補強板400の上面が封止樹脂40の上面40aと面一な場合と比べ薄い。そして、補強板460の上面460aの位置は、ハーフエッチングの処理時間等により制御することが可能である。補強板460の厚さは、半導体装置の反りに影響する。つまり、補強板460の厚さにより、半導体装置の反りを制御することが可能となる。
・図18に示すように、半導体装置1bにおいて、封止樹脂40の上面40aに複数の補強板470が配設されている。複数の補強板470は、上面の表面処理層470aによってハーフエッチング処理によって形成される。そして、複数の補強板470により、半導体装置1の反りの抑制またはその制御を行うことができる。
また、補強板の形状を適宜変更してもよい。
図19に示すように、半導体装置1cの中央に1つの補強板471が配設され、その補強板471の周囲に、その補強板471よりも小さな補強板472が配列されている。このように、大きさが異なる補強板471,472を配置することにより、半導体装置1の反りを制御することができる。また、2列以上の補強板を中央の補強板471の周囲に配列するようにしてもよい。
また、図20に示すように、半導体装置1dの上面(封止樹脂40の上面40a)には1つの補強板473が配置されている。半導体装置1dの上面には、複数の上側パッド部P4が配設されている。この補強板473は、上側パッド部P4が配設されていない部分を覆うように、突起部473aを有している。このように形成された補強板473においても、前述した補強板と同様に、半導体装置の反りを制御することができる。
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態において、配線基板10の上面に複数の電子部品を実装するようにしてもよい。また、配線基板10の下面に1つ又は複数の電子部品を実装するようにしてもよい。
・上記各実施形態において、図1(a)に示す絶縁層15を省略し、配線層14の間を保護絶縁層17で埋めるようにしてもよい。
・上記各実施形態において、保護絶縁層17をソルダレジスト層としてもよい。
・上記各実施形態において、配線基板10の構造(配線層、絶縁層の層数)を適宜変更してもよい。
10 配線基板
20 半導体チップ(電子部品)
30 接続部材
40 封止樹脂
40a 上面
50,60 配線部
51,61 下側パッド部(第1のパッド部)
52,62 上側パッド部(第2のパッド部)
63 接続部

Claims (13)

  1. 部品用パッドと接続用パッドとが上面に形成された配線基板と、
    前記部品用パッドに接続された電子部品と、
    前記接続用パッドに接続され導電性を有する接続部材と、
    前記配線基板の上面を覆い、前記電子部品と前記接続部材とを封止する封止樹脂と、
    前記封止樹脂に埋設されて前記接続部材と電気的に接続された第1のパッド部と、外部装置接続面を有し前記外部装置接続面が前記封止樹脂の上面より上方に位置するように形成された第2のパッド部と、を有する配線部と、
    を有し、
    前記第1のパッド部と前記第2のパッド部の少なくとも一方の側面は、前記封止樹脂の上面に向けて広がるように形成されるとともに、湾曲した曲面であることを特徴とする半導体装置。
  2. 配線部は、前記第1のパッド部と前記第2のパッド部とを電気的に接続する接続部を有することを特徴とする請求項1に記載の半導体装置。
  3. 前記接続部は、前記封止樹脂に埋設されていることを特徴とする請求項2に記載の半導体装置。
  4. 前記第2のパッド部の側面の下端は、前記封止樹脂の上面より下に位置していることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。
  5. 前記湾曲した曲面は、厚さ方向の中央が最も内方に位置するように凹状に括れていることを特徴とする請求項1〜4のいずれか一項に記載の半導体装置。
  6. 前記第1のパッド部は銅又は銅合金により形成され、
    前記第1のパッド部の側面は、酸化銅の膜により覆われていること、
    を特徴とする請求項1〜5のいずれか一項に記載の半導体装置。
  7. 前記電子部品の上方であって前記封止樹脂の上面に配設された補強板を有することを特徴とする請求項1〜6のいずれか一項に記載の半導体装置。
  8. 前記封止樹脂の上面には複数の補強板が配設されていることを特徴とする請求項7に記載の半導体装置。
  9. 前記補強板の下面には粗面めっき層が形成されていることを特徴とする請求項7又は8に記載の半導体装置。
  10. 前記外部装置接続面には外部装置が接続されていることを特徴とする請求項1〜9のいずれか一項に記載の半導体装置。
  11. 配線基板の上面の接続用パッドに接続部材を接続する工程と、
    前記配線基板の上面の部品用パッドに電子部品を実装する工程と、
    金属板をエッチングして薄化した金属板と前記薄化した金属板の一方の面に前記薄化した金属板から突出する第1のパッド部を形成する工程と、
    前記第1のパッド部を前記接続部材に対向させて前記金属板を前記配線基板の上方に配置し、前記第1のパッド部を前記接続部材に接続する工程と、
    前記配線基板と前記金属板との間に、前記電子部品と前記接続部材とを封止する封止樹脂を形成し、前記封止樹脂により前記第1のパッド部を埋設する工程と、
    前記薄化した金属板をエッチングして前記封止樹脂の上面の一部を露出するとともに前記封止樹脂の上面から突出する第2のパッド部を形成する工程と、
    を有する半導体装置の製造方法。
  12. 前記第1のパッド部を形成する工程において、前記薄化した金属板の一方の面に前記薄化した金属板から突出し前記第1のパッド部に接続された接続部を形成し、
    前記薄化した金属板をエッチングする工程において、前記接続部を介して前記第1のパッド部に接続された前記第2のパッド部を形成すること、
    を特徴とする請求項11に記載の半導体装置の製造方法。
  13. 前記第2のパッド部を形成する工程において、前記電子部品の上方であって、前記封止樹脂の上面に配設された補強板を形成することを特徴とする請求項11又は12に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020027820A (ja) * 2018-08-09 2020-02-20 新光電気工業株式会社 インダクタ及びインダクタの製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6764666B2 (ja) * 2016-03-18 2020-10-07 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
WO2019131379A1 (ja) * 2017-12-25 2019-07-04 住友ベークライト株式会社 電子装置の製造方法

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786484A (ja) * 1993-09-14 1995-03-31 Matsushita Electron Corp 樹脂封止型半導体装置
JPH10116937A (ja) * 1996-10-09 1998-05-06 Nec Corp 半導体装置及びその製造方法
JP2002366922A (ja) * 2001-06-07 2002-12-20 Sony Corp Icカード
JP2003197665A (ja) * 2001-12-25 2003-07-11 Nec Electronics Corp 半導体装置およびその製造方法
JP2003288576A (ja) * 2002-03-28 2003-10-10 Kyodo Printing Co Ltd 非接触型icカード用インレットの製造方法および非接触型icカード
JP2006073570A (ja) * 2004-08-31 2006-03-16 Renesas Technology Corp 半導体装置及びその製造方法
JP2007096196A (ja) * 2005-09-30 2007-04-12 Renesas Technology Corp 半導体装置の製造方法
JP2008181921A (ja) * 2007-01-23 2008-08-07 Matsushita Electric Ind Co Ltd 電子部品内蔵基板とこれを用いた電子機器、およびその製造方法
JP2010283055A (ja) * 2009-06-03 2010-12-16 Seiko Epson Corp 半導体装置の製造方法及び半導体装置を製造する際に用いる基板
US20120061814A1 (en) * 2010-09-14 2012-03-15 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Leadframe Interposer Over Semiconductor Die and TSV Substrate for Vertical Electrical Interconnect
CN102779813A (zh) * 2011-05-12 2012-11-14 株式会社东芝 半导体装置及其制造方法以及采用它的半导体模块
JP2013062549A (ja) * 2013-01-08 2013-04-04 Mitsui High Tec Inc 半導体装置の製造方法
JP2014029958A (ja) * 2012-07-31 2014-02-13 Ajinomoto Co Inc 半導体装置の製造方法
JP2014049476A (ja) * 2012-08-29 2014-03-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板及び電子部品内蔵基板の製造方法
JP2014053586A (ja) * 2012-09-04 2014-03-20 Samsung Electro-Mechanics Co Ltd 半導体チップパッケージ及びその製造方法
JP2015211106A (ja) * 2014-04-25 2015-11-24 株式会社デンソー 電子装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006210870A (ja) 2004-12-28 2006-08-10 Matsushita Electric Ind Co Ltd 部品内蔵モジュール及びその製造方法
EP1962342A4 (en) 2005-12-14 2010-09-01 Shinko Electric Ind Co SUBSTRATE WITH INTEGRATED CHIP AND METHOD FOR MANUFACTURING THE SAME
JP5340789B2 (ja) * 2009-04-06 2013-11-13 新光電気工業株式会社 電子装置及びその製造方法
US9653445B2 (en) * 2014-10-24 2017-05-16 STATS ChipPAC Pte. Ltd. Semiconductor device and method of fabricating 3D package with short cycle time and high yield

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786484A (ja) * 1993-09-14 1995-03-31 Matsushita Electron Corp 樹脂封止型半導体装置
JPH10116937A (ja) * 1996-10-09 1998-05-06 Nec Corp 半導体装置及びその製造方法
JP2002366922A (ja) * 2001-06-07 2002-12-20 Sony Corp Icカード
JP2003197665A (ja) * 2001-12-25 2003-07-11 Nec Electronics Corp 半導体装置およびその製造方法
JP2003288576A (ja) * 2002-03-28 2003-10-10 Kyodo Printing Co Ltd 非接触型icカード用インレットの製造方法および非接触型icカード
JP2006073570A (ja) * 2004-08-31 2006-03-16 Renesas Technology Corp 半導体装置及びその製造方法
JP2007096196A (ja) * 2005-09-30 2007-04-12 Renesas Technology Corp 半導体装置の製造方法
JP2008181921A (ja) * 2007-01-23 2008-08-07 Matsushita Electric Ind Co Ltd 電子部品内蔵基板とこれを用いた電子機器、およびその製造方法
JP2010283055A (ja) * 2009-06-03 2010-12-16 Seiko Epson Corp 半導体装置の製造方法及び半導体装置を製造する際に用いる基板
US20120061814A1 (en) * 2010-09-14 2012-03-15 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Leadframe Interposer Over Semiconductor Die and TSV Substrate for Vertical Electrical Interconnect
CN102779813A (zh) * 2011-05-12 2012-11-14 株式会社东芝 半导体装置及其制造方法以及采用它的半导体模块
JP2014029958A (ja) * 2012-07-31 2014-02-13 Ajinomoto Co Inc 半導体装置の製造方法
JP2014049476A (ja) * 2012-08-29 2014-03-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板及び電子部品内蔵基板の製造方法
US9137900B2 (en) * 2012-08-29 2015-09-15 Shinko Electric Industries Co., Ltd. Electronic component incorporated substrate and method for manufacturing electronic component incorporated substrate
JP2014053586A (ja) * 2012-09-04 2014-03-20 Samsung Electro-Mechanics Co Ltd 半導体チップパッケージ及びその製造方法
JP2013062549A (ja) * 2013-01-08 2013-04-04 Mitsui High Tec Inc 半導体装置の製造方法
JP2015211106A (ja) * 2014-04-25 2015-11-24 株式会社デンソー 電子装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020027820A (ja) * 2018-08-09 2020-02-20 新光電気工業株式会社 インダクタ及びインダクタの製造方法
JP7223525B2 (ja) 2018-08-09 2023-02-16 新光電気工業株式会社 インダクタ及びインダクタの製造方法

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