JP2014053586A - 半導体チップパッケージ及びその製造方法 - Google Patents

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Abstract

【課題】本発明は、半導体チップパッケージ及びその製造方法に関する。
【解決手段】本発明による半導体チップパッケージの製造方法は、ＰＣＢの上面に半導体チップを実装する段階と、前記半導体チップが実装されたＰＣＢをパッケージ化するために製作された金型の内部の天井に反り抑制用補強部材を挿入する段階と、前記反り抑制用補強部材が内部の天井に挿入された金型が前記半導体チップが実装されたＰＣＢを包むように、ＰＣＢの上面部に金型を結合させる段階と、前記金型の内部にモールディング材料を射出して充填し、熱を加えてモールディング材料を硬化させる段階と、前記モールディング材料の硬化後、前記金型を除去して半導体チップパッケージを完成する段階と、を含む。
【選択図】図３

Description

本発明は、半導体チップパッケージ及びその製造方法に関し、特に、半導体チップをモールドする過程でＰＣＢと、半導体チップと、モールディング材料（ｅｐｏｘｙ ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ；ＥＭＣ）との間の熱膨張係数の差によりパッケージに反りが発生することを抑制することができる半導体チップパッケージ及びその製造方法に関する。
電子携帯機器のメモリ容量が徐々に大容量化されることに伴い、電子携帯機器内に装着される半導体パッケージ内の半導体チップもまた徐々に高集積化しつつある。これにより、半導体チップの大きさは徐々に大型化している。一方、電子携帯機器の大きさが小型化されることに伴い、パッケージ基板に半導体チップを実装して製造される半導体チップパッケージは徐々に小型化、薄型化及び軽量化しつつある。
一方、以上のような半導体チップパッケージは、通常樹脂（ｒｅｓｉｎ）などでモールドされ、外部の環境から保護される。ＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）は半導体チップを外部環境から保護する材料であって、湿気、衝撃、熱など外部環境から半導体チップを保護するために用いられる。ＥＭＣ材料としてはほとんどがエポキシのような熱硬化性樹脂が用いられる。
図１ａから図１ｃは従来の半導体チップパッケージの製造過程を示す図面である。
図１ａに図示されたように、従来の半導体チップパッケージの製造方式は、先ず半導体チップ１０２をＰＣＢ１０１上に接合した後、ＰＣＢ１０１及び半導体チップ１０２全体をモールド（金型）１０３で包む。
その後、図１ｂに図示されたように、半導体チップ１０２を保護するためにモールディング材料（ＥＭＣ）１０４がモールド１０３内に射出され、熱を加えてモールディング材料１０４を硬化させる。
その後、図１ｃに図示されたように、モールド１０３を除去し、半導体チップパッケージを完成する。
しかし、以上のような従来の半導体チップパッケージの製造過程において、半導体チップ１０２を保護するためにモールディング材料１０４をモールド１０３内に射出し、熱を加えてモールディング材料１０４を硬化させる過程で、ＰＣＢ１０１と半導体チップ１０２とモールディング材料１０４との間の熱膨張係数の差によりパッケージに反りが発生する問題がある。
韓国公開特許公報第１０−２００２−００５５６８８号 韓国公開特許公報第１０−２００４−０００８０８０号 韓国公開特許公報第１０−２００７−００８３０２１号 韓国公開特許公報第１０−２００９−００３１３１５号
本発明は、前記のような従来半導体チップパッケージ製造方式における問題点を改善するために導き出されたものであって、半導体チップをモールドする過程でＰＣＢと、半導体チップと、モールディング材料（ｅｐｏｘｙ ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ；ＥＭＣ）との間の熱膨張係数の差により、パッケージに反りが発生することを抑制することができる手段を備えた半導体チップパッケージ及びその製造方法を提供することを目的とする。
前記の目的を果たすために本発明による半導体チップパッケージは、パッケージのベースとなるＰＣＢと、前記ＰＣＢ上に実装される半導体チップと、
前記半導体チップを含み、前記ＰＣＢの上面部全体をモールドして半導体チップを外部の環境から保護するモールディング部と、前記モールディング部の上端表面に接合され、前記モールディング部のモールディング材料の硬化時に前記ＰＣＢと、半導体チップと、モールディング材料との間の熱膨張係数の差によるパッケージの反りを抑制する反り抑制用補強部材と、を含む点にその特徴がある。
ここで、前記モールディング部のモールディング材料は熱硬化性樹脂が用いられることができる。
この際、前記熱硬化性樹脂は、エポキシ樹脂、フェノール樹脂、ウレア樹脂、メラミン樹脂、不飽和ポリエステル樹脂、ポリウレタン樹脂、ポリイミド樹脂などを含むことができる。
また、前記反り抑制用補強部材は高い剛性及び低い熱膨張係数を有する材質が用いられることができる。
この際、前記反り抑制用補強部材は炭素繊維複合材料、金属材料などが用いられることができる。
また、前記反り抑制用補強部材は、シート型、十字型、網（格子）型など様々な形態に構成されることができる。
また、前記の目的を果たすために本発明による半導体チップパッケージの製造方法は、ａ）ＰＣＢの上面に半導体チップを実装する段階と、ｂ）前記半導体チップが実装されたＰＣＢをパッケージ化するために製作された金型の内部の天井に反り抑制用補強部材を挿入する段階と、ｃ）前記反り抑制用補強部材が内部の天井に挿入された金型が前記半導体チップが実装されたＰＣＢを包むように、ＰＣＢの上面部に金型を結合させる段階と、ｄ）前記金型の内部にモールディング材料を射出して充填し、熱を加えてモールディング材料を硬化させる段階と、ｅ）前記モールディング材料の硬化後、前記金型を除去して半導体チップパッケージを完成する段階と、を含む点にその特徴がある。
ここで、前記段階ｂ）において、前記反り抑制用補強部材は高い剛性及び低い熱膨張係数を有する材質が用いられることができる。
この際、前記反り抑制用補強部材は炭素繊維複合材料、金属材料などが用いられることができる。
また、前記反り抑制用補強部材は、シート型、十字型、網（格子）型など様々な形態に構成されることができる。
また、前記段階ｃ）において、前記モールディング材料としては熱硬化性樹脂が用いられることができる。
この際、前記熱硬化性樹脂は、エポキシ樹脂、フェノール樹脂、ウレア樹脂、メラミン樹脂、不飽和ポリエステル樹脂、ポリウレタン樹脂、ポリイミド樹脂などを含むことができる。
本発明によると、半導体チップをモールドするための金型の内部に反り抑制用補強部材を挿入した状態で金型の内部にモールディング材料を射出して硬化させることで、反り抑制用補強部材がモールディング材料と一体に固着化し、硬化過程でＰＣＢと、半導体チップと、モールディング材料（ｅｐｏｘｙ ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ；ＥＭＣ）との間の熱膨張係数の差によりパッケージに反りが発生することを抑制することができる利点がある。
従来半導体チップパッケージの製造過程を示す図面である。 従来半導体チップパッケージの製造過程を示す図面である。 従来半導体チップパッケージの製造過程を示す図面である。 本発明の実施形態による半導体チップパッケージの構造を示す図面である。 本発明の実施形態による半導体チップパッケージの製造方法の実行過程を示すフローチャートである。 本発明の実施形態による半導体チップパッケージの製造方法に従って半導体チップパッケージを製造する過程を順に示す図面である。 本発明の実施形態による半導体チップパッケージの製造方法に従って半導体チップパッケージを製造する過程を順に示す図面である。 本発明の実施形態による半導体チップパッケージの製造方法に従って半導体チップパッケージを製造する過程を順に示す図面である。 本発明の実施形態による半導体チップパッケージの製造方法に従って半導体チップパッケージを製造する過程を順に示す図面である。 本発明の実施形態による半導体チップパッケージの製造方法に従って半導体チップパッケージを製造する過程を順に示す図面である。 本発明による半導体チップパッケージの反り抑制用補強部材の様々な形態を示す図面である。 従来方式に従って製造された半導体チップパッケージの反り測定結果を示す図面である。 本発明の方法に従って製造された半導体チップパッケージの反り測定結果を示す図面である。
本明細書及び請求範囲に用いられた用語や単語は通常的かつ辞書的な意味に限定して解釈されてはならず、発明者が自らの発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則にしたがって本発明の技術的思想にかなう意味と概念に解釈されなければならない。
明細書全体において、ある部分がある構成要素を「含む」場合、特にこれに反する記載がない限り、他の構成要素を除くものではなく、他の構成要素をさらに含むことができることを意味する。また、明細書に記載の「…部」、「…器」、「モジュール」、「装置」などの用語は少なくとも一つの機能や動作を処理する単位を意味し、これはハードウェアやソフトウェアまたはハードウェア及びソフトウェアの結合により具現されることができる。
以下、図面を参照して本発明の実施形態について詳細に説明する。
図２は本発明の実施形態による半導体チップパッケージの構造を示す図面である。
図２を参照すると、本発明による半導体チップパッケージは、ＰＣＢ２０１と、半導体チップ２０２と、モールディング部２０５と、反り抑制用補強部材２０４と、を含んで構成される。
前記ＰＣＢ２０１はパッケージのベースとなる。ここで、このようなＰＣＢ２０１は単一層で構成されてもよく、多層が積層されて構成されたマルチ層で構成されてもよい。
前記半導体チップ２０２は前記ＰＣＢ２０１上に実装される。この際、半導体チップ２０２がボンドワイヤ（不図示）によってリードフィンガ（不図示）に電気的に接続されるか、半導体チップ２０２のボンディングパッド（不図示）がワイヤによってＰＣＢ２０１のワイヤボンディング用伝導性パターン（不図示）にボンディングされる。
前記モールディング部２０５は前記半導体チップ２０２を含み、前記ＰＣＢ２０１の上面部全体をモールドして半導体チップ２０２を外部の環境から保護する。ここで、このようなモールディング部２０５のモールディング材料としては熱硬化性樹脂が用いられることができる。
この際、前記熱硬化性樹脂は、エポキシ樹脂、フェノール樹脂、ウレア樹脂、メラミン樹脂、不飽和ポリエステル樹脂、ポリウレタン樹脂、ポリイミド樹脂などを含むことができる。
前記反り抑制用補強部材２０４は前記モールディング部２０５の上端表面に接合され、そのモールディング部２０５のモールディング材料の硬化時に前記ＰＣＢ２０１と、半導体チップ２０２と、モールディング材料との間の熱膨張係数の差によるパッケージの反りを抑制する。ここで、このような反り抑制用補強部材２０４としては高い剛性及び低い熱膨張係数を有する材質が用いられることができる。
この際、前記反り抑制用補強部材２０４としては炭素繊維複合材料、金属材料などが用いられることができる。
また、前記反り抑制用補強部材２０４は、図５の（ａ）のようなシート型、 図５の（ｂ）のような十字型、図５の（ｃ）のような網（格子）型など様々な形態に構成されることができる。
以下、以上のような構成を有する本発明による半導体チップパッケージの製造方法について説明する。
図３は本発明の実施形態による半導体チップパッケージの製造方法の実行過程を示すフローチャートであり、図４ａから図４ｅは本発明の実施形態による半導体チップパッケージの製造方法に従って半導体チップパッケージを製造する過程を順に示す図面である。
図３、及び図４ａから図４ｅを参照すると、本発明による半導体チップパッケージの製造方法に従って、先ずＰＣＢ２０１の上面に半導体チップ２０２を実装する（段階Ｓ３０１）。この際、前記のように、前記半導体チップ２０２がボンドワイヤ（不図示）によってリードフィンガ（不図示）に電気的に接続されるか、半導体チップ２０２のボンディングパッド（不図示）がワイヤによってＰＣＢ２０１のワイヤボンディング用伝導性パターン（不図示）にボンディングされる。
また、前記半導体チップ２０２が実装されたＰＣＢ２０１をパッケージ化するために製作された金型２０３の内部の天井に反り抑制用補強部材２０４を挿入する（段階Ｓ３０２）。
ここで、前記段階Ｓ３０１と段階Ｓ３０２は必ずこのような順序で行われることに限定されるものではなく、場合によっては段階Ｓ３０２が段階Ｓ３０１より先に行われてもよく、段階Ｓ３０１と段階Ｓ３０２が同時に行われてもよい。
また、ここで、前記反り抑制用補強部材２０４としては、前記のように、高い剛性及び低い熱膨張係数を有する材質が用いられることができる。これは後述するモールディング材料２０５の硬化時に、ＰＣＢ２０１と、半導体チップ２０２と、モールディング材料２０５との間の熱膨張係数の差によるパッケージの反りを抑制するためである。
この際、前記反り抑制用補強部材２０４としては炭素繊維複合材料、金属材料などが用いられることができる。
また、前記反り抑制用補強部材２０４は、前記のように、シート型（図５の（ａ）参照）、十字型（図５の（ｂ）参照）、網（格子）型（図５の（c）参照）など様々な形態に構成されることができる。
一方、以上によりＰＣＢ２０１上面に対する半導体チップ２０２の実装及び金型２０３の内部に対する反り抑制用補強部材２０４の挿入が完了すると、前記反り抑制用補強部材２０４が内部の天井に挿入された金型２０３が前記半導体チップ２０２が実装されたＰＣＢ２０１を包むように、ＰＣＢ２０１の上面部に金型を結合させる（段階Ｓ３０３）（図４ｃ参照）。
その後、前記金型２０３の内部にモールディング材料２０５を射出して充填し、熱を加えてモールディング材料２０５を硬化させる（段階Ｓ３０４）。ここで、このようなモールディング材料２０５としては熱硬化性樹脂が用いられることができる。
この際、前記熱硬化性樹脂は、エポキシ樹脂、フェノール樹脂、ウレア樹脂、メラミン樹脂、不飽和ポリエステル樹脂、ポリウレタン樹脂、ポリイミド樹脂などを含むことができる。
このようにしてモールディング材料２０５の硬化が完了すると、前記金型２０３を除去し、最終的に図４ｅに図示されたような半導体チップパッケージを完成する（段階Ｓ３０５）。
一方、図６ａ及び図６ｂは従来方式及び本発明の方法に従ってそれぞれ製造された半導体チップパッケージの反り測定結果を示す図面である。
図６ａは従来方式に従って製造された半導体チップパッケージの反り測定結果を示すものであり、この場合、反り程度（半導体チップパッケージの角部分が底面から反り上がった高さ）が１２２μｍに測定された。
図６ｂを参照は本発明の方法に従って製造された半導体チップパッケージ（反り抑制用補強部材２０４として炭素繊維複合材料シートを使用した場合）の反り測定結果を示すものであり、この場合、反り程度（半導体チップパッケージの角部分が底面から反り上がった高さ）が５５μｍに測定された。
以上の結果から分かるように、本発明の方法に従って反り抑制用補強部材を用いて製造された半導体チップパッケージが、従来方式に従って製造された半導体チップパッケージよりその反り程度が大幅に減少されたことが分かる。
上述したように、本発明による半導体チップパッケージ及びその製造方法によると、半導体チップをモールドするための金型の内部に反り抑制用補強部材を挿入した状態で金型の内部にモールディング材料を射出して硬化させることで、反り抑制用補強部材がモールディング材料と一体に固着化し、硬化過程でＰＣＢと、半導体チップと、モールディング材料（ｅｐｏｘｙ ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ；ＥＭＣ）との間の熱膨張係数の差によりパッケージに反りが発生することを大幅に抑制することができる利点がある。
以上、好ましい実施形態により本発明について詳細に説明したが、本発明はこれに限定されず、本発明の技術的思想から外れない範囲内で多様に変更、応用することができることは当業者にとって自明である。従って、本発明の本当の保護範囲は請求範囲によって解釈しなければならず、それと同等な範囲内にある全ての技術的思想は本発明の権利範囲に含まれると解釈しなければならない。
１０１、２０１ ＰＣＢ
１０２、２０２ 半導体チップ
１０３、２０３ 金型（モールド）
１０４、２０５ モールディング材料（モールディング部）
２０４ 反り抑制用補強部材

Claims (12)

  1. パッケージのベースとなるＰＣＢと、
    前記ＰＣＢ上に実装される半導体チップと、
    前記半導体チップを含み、前記ＰＣＢの上面部全体をモールドして半導体チップを外部の環境から保護するモールディング部と、
    前記モールディング部の上端表面に接合され、前記モールディング部のモールディング材料の硬化時に前記ＰＣＢと、半導体チップと、モールディング材料との間の熱膨張係数の差によるパッケージの反りを抑制する反り抑制用補強部材と、
    を含む、半導体チップパッケージ。
  2. 前記モールディング部のモールディング材料は熱硬化性樹脂である、請求項１に記載の半導体チップパッケージ。
  3. 前記熱硬化性樹脂は、エポキシ樹脂、フェノール樹脂、ウレア樹脂、メラミン樹脂、不飽和ポリエステル樹脂、ポリウレタン樹脂、及びポリイミド樹脂のうち何れか一つである、請求項２に記載の半導体チップパッケージ。
  4. 前記反り抑制用補強部材は、前記モールディング材料より高い剛性、及び前記モールディング材料より低い熱膨張係数を有する材質である、請求項１から３の何れか１項に記載の半導体チップパッケージ。
  5. 前記反り抑制用補強部材は炭素繊維複合材料または金属材料で構成される、請求項４に記載の半導体チップパッケージ。
  6. 前記反り抑制用補強部材は、シート型、十字型、及び網（格子）型のうち何れか一つの形態に構成される、請求項１から５の何れか１項に記載の半導体チップパッケージ。
  7. ａ）ＰＣＢの上面に半導体チップを実装する段階と、
    ｂ）前記半導体チップが実装されたＰＣＢをパッケージ化するために製作された金型の内部の天井に反り抑制用補強部材を挿入する段階と、
    ｃ）前記反り抑制用補強部材が内部の天井に挿入された金型が前記半導体チップが実装されたＰＣＢを包むように、ＰＣＢの上面部に金型を結合させる段階と、
    ｄ）前記金型の内部にモールディング材料を射出して充填し、熱を加えてモールディング材料を硬化させる段階と、
    ｅ）前記モールディング材料の硬化後、前記金型を除去して半導体チップパッケージを完成する段階と、
    を含む、半導体チップパッケージの製造方法。
  8. 前記段階ｂ）において、前記反り抑制用補強部材は、前記モールディング材料より高い剛性、及び前記モールディング材料より低い熱膨張係数を有する材質である、請求項７に記載の半導体チップパッケージの製造方法。
  9. 前記反り抑制用補強部材は炭素繊維複合材料または金属材料で構成される、請求項８に記載の半導体チップパッケージの製造方法。
  10. 前記反り抑制用補強部材は、シート型、十字型、及び網（格子）型のうち何れか一つの形態に構成される、請求項７から９の何れか１項に記載の半導体チップパッケージの製造方法。
  11. 前記段階ｄ）において、前記モールディング材料は熱硬化性樹脂である、請求項７から１０の何れか１項に記載の半導体チップパッケージの製造方法。
  12. 前記熱硬化性樹脂は、エポキシ樹脂、フェノール樹脂、ウレア樹脂、メラミン樹脂、不飽和ポリエステル樹脂、ポリウレタン樹脂、及びポリイミド樹脂のうち何れか一つである、請求項１１に記載の半導体チップパッケージの製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017135286A (ja) * 2016-01-28 2017-08-03 新光電気工業株式会社 半導体装置及び半導体装置の製造方法

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