JP2007096196A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2007096196A
JP2007096196A JP2005286471A JP2005286471A JP2007096196A JP 2007096196 A JP2007096196 A JP 2007096196A JP 2005286471 A JP2005286471 A JP 2005286471A JP 2005286471 A JP2005286471 A JP 2005286471A JP 2007096196 A JP2007096196 A JP 2007096196A
Authority
JP
Japan
Prior art keywords
sealing body
semiconductor device
manufacturing
lead
blade
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005286471A
Other languages
English (en)
Inventor
Fujio Ito
富士夫 伊藤
Hiromichi Suzuki
博通 鈴木
Masahito Numazaki
雅人 沼崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2005286471A priority Critical patent/JP2007096196A/ja
Priority to US11/520,666 priority patent/US20070077732A1/en
Publication of JP2007096196A publication Critical patent/JP2007096196A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

【課題】半導体装置の組み立ての処理効率を高める。
【解決手段】スルーゲート方式で樹脂モールディングを行った後、複数の封止体３の表面にダイシングテープ１７を貼り付けた状態でリード５及び封止体３の傾斜部３ａをブレード１９によって切断してパッケージダイシングを行う。その後、複数の封止体３がダイシングテープ１７に固定された状態で外部端子５ａにプローブを接触させて選別テストを行うことにより、パッケージダイシング後、トレイに収納せずにダイシングテープ１７に保持されたそのままの状態でテストを行うことができる。その結果、ＱＦＮ（半導体装置）の組み立ての処理効率を高めることができる。
【選択図】図１２

Description

本発明は、半導体装置の製造方法に関し、特に、スルーゲート方式の樹脂モールディングを行う半導体装置の製造方法に適用して有効な技術に関する。
複数の搭載部を有する基板の該搭載部の各々に半導体チップを固着し、前記各搭載部に固着した前記半導体チップの各々を共通の樹脂層で被覆した後に、前記基板を前記樹脂層を当接させて粘着シートに貼り付け、ダイシングおよび測定を前記粘着シートに貼り付けられた状態で行うことにより、個別の半導体装置に分離することなく粘着シートで一体に支持された状態で測定を行う技術がある（例えば、特許文献１参照）。
リリースフィルムの弛みを引き延ばすように、フローティングブロックの下面に、一括樹脂モールドされる各半導体チップを仕切るように格子状に配置された凸状突起によって、モールド樹脂表面積を増やすことによりリリースフィルムの弛みを吸収し、金型クランプ時に発生する半導体チップの周囲のシワの発生を防止するようにした技術がある（例えば、特許文献２参照）。
半導体チップを封止する樹脂封止体を成形した後、樹脂封止体の外縁に沿ったラインよりも内側に位置するカットラインに沿って樹脂封止体の周辺部およびリードフレームを共に切断する技術がある（例えば、特許文献３参照）。
特開２００２−２６１８２号公報（図６） 特開２００２−２５４４８１号公報（図１） 特開２００４−２１４２３３号公報（図２７）
ＱＦＮ（Quad Flat Non-leaded Package) やＳＯＮ（Small Outline Non-leaded package) などの半導体装置の組み立てにおける樹脂封止工程では、樹脂モールディング方法の一例として、ＭＡＰ（Mold Array Package）方式が採用されている。
ＭＡＰ方式は、複数のデバイス領域を一括して１つのキャビティで覆って樹脂モールディングを行うものであるが、多数個取り基板の裏面に接着層を有するシートを予め密着させてリードにレジンバリが付着しないようにしてモールドを行っている。
つまり、ＭＡＰ方式では多数個取り基板の外縁部しかクランプされない。そのため、多数個取り基板の反りの影響で、樹脂成形金型のクランプ箇所から離れている基板の中央付近のデバイス領域においてリードとシートとの間に隙間ができ易く、この隙間に樹脂が入り込むとレジンバリが形成される。そこで、レジンバリの対策として接着層を有したシートが多数個取り基板の裏面全体を覆うように予め貼り付けてある。その結果、シートのコストが高くなる。
一方、ＭＡＰ方式の他にスルーゲート方式と呼ばれる樹脂モールディング方法も知られている。
スルーゲート方式は、相互に連通ゲートを介して繋がる複数のキャビティが形成された樹脂成形金型を用いて、それぞれのデバイス領域を１対１の対応で個々のキャビティで覆って樹脂モールディングを行うものである。したがって、個々の封止体の周囲を金型でクランプするため、クランプ力が強くレジンバリの形成を抑制できる。これにより、接着層を有していないシートの採用が可能になり、シートのコストを抑えることができる。
ただし、スルーゲート方式を採用した場合、封止体の側面の傾斜部の領域と、リードを連結するタイバーの領域とが形成されるため、隣り合った封止体の間隔が広くなる（隣り合うデバイス領域の間隔がＭＡＰ方式を採用した場合よりも広くなる）。また、個片化の切断時に樹脂とリードとを一緒に切断してドレス作用によるブレードの目詰まり対策を行うため、ブレードを用いた個片化の切断時に、封止体の側面の傾斜部を切断する。すなわち、図３１の比較例に示すように、通常のダイシング領域の両側の２箇所を切断している。
さらに、樹脂封止後のダイシング時に用いられるダイシングテープ１７は、封止体３１の裏面（外部端子が配置される面）側に貼り付けられている。図３２の比較例に示すように、ダイシングテープ１７を封止体３１の表面側に貼り付け、この状態で個片化時にブレード３３によってダイシング領域の両側（２箇所）を切断すると、裏面側がフリーになっているためその両切断箇所の間の切断残留部３２が飛散する。したがって、切断残留部３２が飛散することを防止するために、図３１の比較例に示すように、ダイシングテープ１７を封止体３１の裏面側に貼り付け、切断残留部３２がダイシングテープ１７に付着して飛散しないようにし、かつ裏面側を下方に向けた状態（封止体３１の裏面側にダイシングテープ１７を貼りつけた状態）でダイシングによる個片化を行っている。
また、ダイシング後は、個々のパッケージがばらけないようにダイシングテープ１７によって保持された個片化状態の半導体装置を、半導体装置の裏面側を下方に向けた状態のまま一旦トレイに収容する。その後、トレイから個々の半導体装置を１つずつピックアップし、上下を反転させて封止体３１の裏面側（外部端子側）を上方に向けて選別用のハンドラにセットして選別を行っている。ハンドラを用いた選別工程では、封止体３１の裏面の端子部３０にプローブを接触させて選別を行う。
したがって、ダイシング後、個片化状態の半導体装置を一旦トレイに収容し、その後、ハンドラ上のソケットにそれぞれ移し換えて選別を行うため、個片化された半導体装置をハンドラにセットするまでが非常に手間がかかることが問題である。
また、上記した切断残留部３２が飛散することを防止するために、ダイシングによる切断時に、図３３の比較例に示すように、幅広のブレード３３を採用して１回のみの切断とすると、ブレード３３の摩耗の進行により封止体３１の表面の外縁部に切り残し部３４が発生し、外観不良に至ることが問題である。
なお、前記特許文献１（特開２００２−２６１８２号公報）には、スルーゲート方式の樹脂モールディングについての記載は無い。そのためダイシング前には、各デバイス領域間において封止体の側面の傾斜部が存在しないため、上記した切断残留部３２が飛散する問題には至らない。更には、ＭＡＰ方式を採用しているため、シートによるコスト高は回避できない。また、特許文献２（特開２００２−２５４４８１号公報）には、前記特許文献１と同様に、スルーゲート方式の樹脂モールディングについての記載は無く、ＭＡＰ方式を採用しているため、シートによるコスト高は回避できない。更には、ダイシング後のプローブ検査について、一切記載されていないため、ハンドラにセットするまでの効率の良い手順が不明である。また、特許文献３（特開２００４−２１４２３３号公報）には、幅広ブレードを用いて、封止体の外縁に沿ったラインよりも内側に位置するカットラインに沿って切断する技術についての記載があるが、この場合、前記したように、幅広ブレードの摩耗の進行により封止体の表面の外縁に切り残し部が発生し、外観不良に至るという問題が起こる。
本発明の目的は、半導体装置の組み立ての処理効率を高めることができる技術を提供することにある。
また、本発明の他の目的は、半導体装置の外観不良の発生を防止することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、連通ゲートを介して相互に繋がる複数のキャビティ内に封止用樹脂を供給して複数の封止体を形成する工程と、複数の封止体の表面にダイシングテープを貼り付け、この状態でブレードを封止体の裏面側から侵入させてリード及び封止体の一部を切断する工程と、複数の封止体の表面がダイシングテープに固定された状態で、封止体の裏面の外部端子にプローブを接触させてテストを行う工程とを有するものである。
また、本発明は、複数のリード各々の一端上に半導体チップを搭載し、連通ゲートを介して相互に繋がる複数のキャビティ内に封止用樹脂を供給して複数の封止体を形成し、複数の封止体の表面にダイシングテープを貼り付けこの状態でブレードを封止体の裏面側から侵入させてリード及び封止体の一部を切断し、複数の封止体がダイシングテープに固定
された状態で封止体の裏面の外部端子にプローブを接触させてテストを行うものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
連通ゲートを介して相互に繋がる複数のキャビティ内に封止用樹脂を供給して複数の封止体を形成し、複数の封止体の表面にダイシングテープを貼り付けた状態でリード及び封止体の一部を切断した後、複数の封止体がダイシングテープに固定された状態で外部端子にプローブを接触させてテスト（選別）を行うことにより、ダイシング後、トレイに収納せずにダイシングテープに保持されたそのままの状態でテストを行うことができる。その結果、半導体装置の組み立ての処理効率を高めることができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を示す斜視図、図２は図１に示す半導体装置の構造を示す裏面図、図３は図１に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図及び拡大部分断面図、図４は図１に示すＢ−Ｂ線に沿って切断した断面の構造を示す断面図及び拡大部分断面図である。さらに、図５は図１に示す半導体装置の組み立て手順の一例を示すフロー図、図６は図５に示す組み立て手順のダイボンディングまでの構造の一例を示す断面図、図７は図５に示す組み立て手順の樹脂モールディングまでの構造の一例を示す断面図、図８は図５に示す組み立て手順のダイシングテープ貼り付けまでの構造の一例を示す断面図、図９は図５に示す組み立て手順の選別までの構造の一例を示す断面図である。
また、図１０は図７に示す樹脂モールディングで用いられる成形金型のスルーゲート構造の一例を示す部分平面図、図１１は図９に示すダイシングによる個片化時のブレードの切断領域の一例を示す側面図、図１２及び図１３はそれぞれ図９に示す個片化時のダイシング手順の一例を示す部分断面図、図１４は図９に示す選別時の変形例の構造を示す構成図である。
図１〜図４に示す本実施の形態１の半導体装置は、樹脂封止型で、かつ表面実装型の小型の半導体パッケージであり、図２に示すように封止体３の裏面の周縁部に複数の外部端子（第１の部分）５ａが露出して並べて配置されたノンリード型のものである。本実施の形態１では、前記半導体装置の一例として、ＱＦＮ１を取り上げて説明する。
ＱＦＮ１に組み込まれる半導体チップ２は、金属製のチップ搭載部であるタブ４の上面に搭載された状態で封止体３の中央部に配置されている。タブ４は、複数種類の大きさの半導体チップ２を搭載可能とするために、その径を半導体チップ２の径よりも小さくした、いわゆる小タブ構造で構成されている。
図４に示すように、タブ４は、これと一体に形成され、封止体３のコーナー部方向に延在する４本の吊りリード８によって支持されている。
図３に示すように、半導体チップ２が搭載されたタブ４の周囲には、複数本（例えば、１１６本）のリード５がほぼ等間隔で配置されている。これらのリード５は、それぞれの一端部側（半導体チップ２に近い側）が、導電性ワイヤであるＡｕワイヤ６を介して半導体チップ２の主面のボンディングパッド７と電気的に接続されており、それとは反対側の他端部側が、封止体３の側面で終端している。
リード５のそれぞれは、半導体チップ２との距離を短くするために、一端部側（半導体チップ２に近い側）がタブ４の近傍まで引き回されている。リード５は、タブ４及び吊りリード８と同一の金属からなり、その厚さは、例えば６５μｍ〜７５μｍ程度である。
また、各リード５は、図３の拡大図に示すように、封止体３の裏面に露出する第１の部分である外部端子５ａと、ハーフエッチング加工によって外部端子５ａより薄く形成された第２の部分である薄肉部５ｂとを有しており、薄肉部５ｂは封止体３の内部に埋め込まれてその全周が樹脂によって覆われている。
図１に示すように、封止体３の側面には、リード５の他端部と吊りリード８の先端部とが露出している。封止体３の側面に露出したリード５の他端部及び吊りリード８の先端部は、それぞれの全周（上面、下面および両側面）が封止体３を構成する樹脂によって覆われている。また、図１及び図３に示すように、封止体３の側面にはその全周に亘って傾斜部３ａが形成されている。
なお、後述するように、本実施の形態１のＱＦＮ１は、半導体チップ２、タブ４、リード５及び吊りリード８を樹脂モールドして封止体３を成形した後、封止体３の外部に露出したリード５及び吊りリード８をダイサーで切断することによって製造されるものである。そこで、リード５及び吊りリード８をダイサーで切断する際、樹脂で覆われた薄肉部５ｂの領域で切断することにより、リード５の他端部および吊りリード８の先端部のそれぞれの全周が樹脂で覆われるように切断され、これによって、リード５および吊りリード８のそれぞれの切断面に金属バリが発生する不良を防ぐことができる。
すなわち、樹脂でくるまれた状態のリード５の薄肉部５ｂを切断することにより、ドレス作用によってダイシングのブレード（図９参照）１９の目詰まりを防止することができ、その結果、各リード５の切断面に金属バリが発生する不良を防ぐことができる。
さらに、後述するように、リード５及び吊りリード８をダイサーで切断する際、封止体３の表面の外縁部の外側の傾斜部３ａの領域で切断することにより、ブレード１９の摩耗が進行しても封止体３の表面の外縁部に、図３３の比較例に示すような切り残し部３４を発生させることなく切断することができ、ＱＦＮ１の外観不良の発生を防止することができる。
なお、封止体３の表面の外縁部の外側の傾斜部３ａの領域で切断するため、封止体３の側面にはその全周に亘って傾斜部３ａが形成される。
また、図２に示すように、封止体３の裏面（基板実装面）は、四角形に形成されており、前記裏面の周縁部の４辺それぞれに沿って複数のリード５の一部である外部端子５ａが露出している。例えば、１１６個の外部端子５ａが封止体３の各辺に沿って千鳥状に２列ずつで配置されており、その表面は、封止体３の裏面から外側に突出している。これらの外部端子５ａは、リード５と一体に形成されたものであるが、その厚さはリード５の薄肉部５ｂの２倍程度（１２５μｍ〜１５０μｍ程度）である。
また、封止体３の裏面には、さらに４個の突起８ａが設けられている。これらの突起８ａは、封止体３のコーナー部近傍に配置され、その表面は、封止体３の裏面から外側に突出している。これらの突起８ａは、図４の拡大図に示すように、吊りリード８と一体に形成されたもので、その厚さは吊りリード８の薄肉部８ｂの２倍程度（１２５μｍ〜１５０μｍ程度）、すなわち外部端子５ａの厚さと同じである。
また、封止体３の外側に突出した外部端子５ａ及び突起８ａのそれぞれの表面には、メッキあるいは印刷などによって半田層９が被着されている。ＱＦＮ１は、この半田層９を介して外部端子５ａの表面を配線基板の電極（フットプリント）に電気的に接続することによって実装される。この時、半田層９を介して突起８ａの表面を配線基板に接合することにより、ＱＦＮ１と配線基板との接続信頼性を高めることができる。
次に、本実施の形態１のＱＦＮ１の組み立てを、図５〜図９に示すフロー図に沿って説明する。
まず、図６に示すように、チップ搭載部であるタブ４と、タブ４の周囲に配置された複数のリード５とを有するリードフレーム１０を準備する。なお、各リード５は、外部端子５ａとこれより薄い薄肉部５ｂとを有している。薄肉部５ｂは、ハーフエッチング加工で形成されたものであり、したがって、外部端子５ａの厚さは、薄肉部５ｂの約２倍である。
その後、図５に示すステップＳ１のダイボンディングを行う。ここでは、図６に示すように、タブ４上にＡｇペースト１４を介して半導体チップ２を搭載する。
その後、ステップＳ２のワイヤボンディングを行う。すなわち、半導体チップ２のボンディングパッド７（図３参照）とこれに対応するリード５とを導電性ワイヤであるＡｕワイヤ６によって電気的に接続する。
その際、図７に示すように、まず、ヒートブロック１２の凸状のチップ支持部１２ａ内の凹部１２ｂにタブ４が配置されるようにチップ支持部１２ａ上に半導体チップ２を配置するとともに、チップ支持部１２ａの外側周囲に設けられたリード受け部１２ｄ上にリード５が配置されるように、リードフレーム１０をヒートブロック１２上に配置する。さらに、ワイヤボンディング時には、リード５の上方からリード押さえ１１によってリード５をヒートブロック１２のリード受け部１２ｄに対して押圧してワイヤボンディングを行う。これにより、リード受け部１２ｄの突起状の段差部１２ｃがリード５の端部のハーフエッチング加工によって薄く形成された部分を支持するため、ワイヤボンディング時の荷重を確実に受けることが可能になる。
このようにヒートブロック１２のリード受け部１２ｄとリード５とを確実に接触させてワイヤボンディングを行うことにより、ヒートブロック１２からの熱をリード５に十分に伝えた状態でワイヤボンディングを行うことができ、ワイヤ接続強度を向上させることができる。
なお、ヒートブロック１２のリード受け部１２ｄの突起状の段差部１２ｃは、必ずしも設けられていなくてもよく、リード受け部１２ｄが平坦な面のみで形成されているヒートブロック１２を用いてもよい。この場合、ワイヤボンディング工程でリード５に接続されるＡｕワイヤ６の端部（２ｎｄボンディング部）は、リード５の突出部である外部端子５ａが形成されている領域に固定されていることが好ましい。これは、ヒートブロック１２のリード受け部１２ｄが平坦な面のみで形成されていても、ハーフエッチング加工が施されていない外部端子５ａはヒートブロック１２に接触することができる。すなわち、外部端子５ａはヒートブロック１２からの熱が伝わりやすいためである。
すなわち、ワイヤボンディング工程では、ヒートブロック１２上にリードフレーム１０を配置し、リードフレーム１０を加熱した状態でワイヤボンディングを行うことにより、ワイヤ接続強度を高めることができる。本実施の形態１のＱＦＮ１のリード５は、後の切断工程における切断性低下を抑制するために、外部端子５ａの領域以外はハーフエッチング加工によって薄肉部５ｂとなっている。したがって、リード５の外部端子５ａが形成されている領域にＡｕワイヤ６の端部（２ｎｄボンディング部）を接続することにより、ヒートブロック１２の熱がワイヤ接続部（２ｎｄボンディング部）に伝わるため、ワイヤ接続強度を向上させることができる。
なお、ヒートブロック１２のリード受け部１２ｄに突起状の段差部１２ｃが設けられていない場合においても、Ａｕワイヤ６の端部（２ｎｄボンディング部）をリード５のハーフエッチング加工によって形成された薄肉部５ｂに接続してもよく、その場合においてもヒートブロック１２の熱をリード５の２ｎｄボンディング部に伝えることができる。
ワイヤボンディング終了後、図５のステップＳ３に示す樹脂モールディングを行う。本実施の形態１のＱＦＮ１のモールド工程では、図１０に示すようなスルーゲート方式の上金型１３ａを用いて樹脂モールディングを行う。
スルーゲート方式は、スルーゲート（連通ゲート）１３ｅを介して相互に繋がる複数のキャビティ１３ｃが格子状配列で形成された上金型１３ａを用いて、図７に示すように、それぞれのデバイス領域を１対１の対応で個々のキャビティ１３ｃで覆って樹脂モールディングを行うものである。
ここでは、まず、下金型１３ｂ上にシート１５を配置した状態でリードフレーム１０を樹脂成形金型１３の上金型１３ａと下金型１３ｂとで挟み込み、その後、上金型１３ａと下金型１３ｂとの間に形成され、かつスルーゲート１３ｅを介して相互に繋がる複数のキャビティ１３ｃ内に、ゲート１３ｄから封止用樹脂を供給して複数の封止体３を一体形成する。
スルーゲート方式では、樹脂注入時に、キャビティ１３ｃの周囲直近を上金型１３ａと下金型１３ｂとでクランプするため、クランプ力を強くすることができ、これによって、レジンバリの形成を抑制できる。さらに、接着層を有していないシート１５の採用が可能になるため、シート１５のコストを抑えることができる。
これにより、図７に示すように、半導体チップ２とＡｕワイヤ６とリード５の薄肉部５ｂを封止体３内に封止することができる。
なお、スルーゲート方式を採用した場合、隣り合った封止体同士の間には、図８に示すように封止体３の側面の傾斜部３ａの領域と、リード５を連結するタイバー１０ａの領域とが形成されるため、隣り合った封止体３の間隔が広く形成される。
樹脂モールディング終了後、図５のステップＳ４に示す外部端子めっき形成を行う。ここでは、図８のめっき塗布に示すように、封止体３の裏面に露出するリード５の各外部端子５ａに半田めっきを塗布して半田層９を形成する。
その後、ステップＳ５に示すマーキングを行って封止体３の表面に製品番号等のマークを付す。
その後、ステップＳ６に示すダイシングテープ貼り付けを行う。ここでは、図８のテープ貼り付けに示すように、封止体３の表裏を反転させ、封止体３の裏面を上方に向けた状態で封止体３の表面側に、テープ固定治具１８に保持されたダイシングテープ１７を貼り付ける。
その後、ステップＳ７に示すパッケージダイシングを行う。ここでは、図９のパッケージダイシングに示すように、複数の封止体３の表面にダイシングテープ１７を貼り付けた状態で、ダイシング用のブレード１９を封止体３の裏面側（上方）から侵入させてリードフレーム１０のリード５と封止体３の一部とをいっしょに切断する。
パッケージダイシングでは、図１１及び図１２に示すように、１回のダイシングで、かつ封止体３の側面の傾斜部３ａ、及びリード５のハーフエッチング加工によって形成された薄肉部５ｂ（封止体３内に埋め込まれた第２の部分）で切断することが好ましい。すなわち、幅広のブレード１９を用いて１回（１箇所）のダイシングによって切断を行うことにより、図３２の比較例に示すような２回（２箇所）で切断することにより発生する切断残留部３２を形成せずに済み、切断残留部３２の発生を防ぐことができる。
さらに、封止体３の表面の外縁部より外側の位置で、かつ側面の傾斜部３ａで切断することにより、ブレード１９の摩耗が進行しても、図３３の比較例に示すような封止体３の表面の端部の樹脂の切り残し部３４（樹脂バリ）の発生を防ぐことができる。
また、リード５のハーフエッチング加工によって形成された薄肉部５ｂ（封止体３内に埋め込まれた第２の部分）で切断することにより、樹脂とリード５とを一緒に切断するため、ドレス作用が起こり、ブレード１９の目詰まりを防止することができる。すなわち、リード５の薄肉部５ｂはその全周が樹脂で覆われているため、樹脂にくるまれた金属を切断することにより、金属バリの発生を防止してブレード１９の目詰まりを防ぐことができる。単にリード５の薄肉部５ｂで切断した場合、ブレード１９の目詰まりは抑制できるが、図３３の比較例に示すように、ブレード３３の磨耗が進行することにより封止体３１の表面の外縁部に切り残し部３４が形成されてしまう。
このように、１回のダイシングで、かつ封止体３の側面の傾斜部３ａ、及びリード５の薄肉部５ｂで切断するためには幅広のブレード１９を用いることになるが、ブレード１９は、その厚さ（Ｔ）が、切断時に、エッジ部１９ａが封止体３の側面の傾斜部３ａと、リード５の第２の部分である薄肉部５ｂとに配置されるような厚さに形成されていることが条件となる。
つまり、ブレード１９のエッジ部１９ａが、リード５の薄肉部５ｂの領域で、かつタイバー１０ａの端部（Ｐ）と封止体３の表面の外縁部（Ｑ）との間の領域に配置されるような厚さ（Ｔ）のブレード１９を用い、その範囲内の位置で切断する。図１１に示すように、例えば、タイバー１０ａの端部間の距離（Ｐ−Ｐ間の距離）をＬとし、隣り合ったＱＦＮ同士の封止体３の表面の外縁部間の距離（Ｑ−Ｑ間の距離）をＭとすると、ブレード１９の厚さ（Ｔ）は、Ｌ＜Ｔ＜Ｍである。
これにより、切断残留部３２の発生、切り残し部３４の形成及びブレード１９の目詰まりを防止することができる。
例えば、厚さ（Ｔ）が１ｍｍの幅広のブレード１９を用いて切断を行う。
また、切断時は、図１３のＲ部に示すように、ダイシングテープ１７からブレード１９を離した状態で切断することが好ましい。これにより、切断時にブレード１９に供給する水が、ダイシングテープ１７と、隣り合った封止体３との間の隙間（Ｒ部）に浸入し易くなり、前記隙間に入ったレジン屑を除去して切断効率の低下を阻止することができる。さらに、ブレード１９の摩擦熱を低下させることができ、ブレード１９の目詰まりを防止することができる。
パッケージダイシング終了後、図５のステップＳ８に示すパッケージプロービングを行い、続いて、ステップＳ９に示す選別を行う。ここでは、図９の選別に示すように、切断された複数の封止体３がダイシングテープ１７に固定された状態を維持し、その状態で、上方を向いた封止体３の裏面に配置された外部端子５ａにプローブ２０を接触させて選別のためのテストを行う。
すなわち、プローブ２０を外部端子５ａに接触させてテストを行い、良品のＱＦＮ１を選別する。
なお、図１４の変形例に示すように、複数のプローブ２０が設けられたテスタ２１を用いることにより、選別工程で、ダイシングテープ１７上で複数のＱＦＮ１の外部端子５ａにプローブ２０を接触させて複数のＱＦＮ１のテストを同時に行うことも可能である。
選別終了後、図５のステップＳ１０に示すトレイ収納を行う。ここでは、選別工程で良品と判定されたＱＦＮ１をトレイに収納する。これにより、ＱＦＮ１の組み立て完了となる。
本実施の形態１の半導体装置の製造方法によれば、スルーゲート方式で樹脂モールディングを行った後、複数の封止体３の表面にダイシングテープ１７を貼り付けた状態でパッケージダイシングを行い、その後、複数の封止体３がダイシングテープ１７に固定された状態で選別テストを行うことにより、パッケージダイシング後、トレイに収納せずにダイシングテープ１７に保持されたそのままの状態でテストを行うことができる。
すなわち、スルーゲート１３ｅを介して相互に繋がる複数のキャビティ１３ｃ内に封止用樹脂を供給して複数の封止体３を形成し、複数の封止体３の表面にダイシングテープ１７を貼り付けた状態でリード５及び封止体３の傾斜部３ａを切断する。その後、複数の封止体３がダイシングテープ１７に固定された状態で外部端子５ａにプローブ２０を接触させて選別テストを行うことにより、パッケージダイシング後、トレイに収納せずにダイシングテープ１７に保持されたそのままの状態で選別テストを行うことができる。
その結果、ＱＦＮ１の組み立てにおいてその処理効率を高めることができる。
また、ダイシングによって個片化を行う際に、複数の封止体３それぞれの側面の傾斜部３ａにおいて、ブレード１９によってリード５の薄肉部５ｂ及び封止体３の傾斜部３ａを切断することにより、封止体３の表面の外縁部の外側の傾斜部３ａの領域で切断するため、ブレード１９の摩耗が進行しても封止体３の表面の外縁部に切り残し部３４を発生させることなく切断することができる。
これにより、パッケージダイシングによって外観不良に至ることはないため、ＱＦＮ１の外観不良の発生を防止することができる。
（実施の形態２）
図１５は本発明の実施の形態２の半導体装置の内部構造の一例を封止体を透過して示す平面図、図１６は図１５に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図、図１７は図１５に示す半導体装置の構造を示す平面図、図１８は図１５に示す半導体装置の構造を示す裏面図、図１９は図１５に示す半導体装置のチップ裏面側の内部構造を示す裏面図である。さらに、図２０は図１５に示す半導体装置の組み立てにおけるダイシングテープ貼り付け時の構造の一例を示す平面図、図２１は図１５に示す半導体装置の組み立てにおける個片化後の構造の一例を示す平面図、図２２は図１５に示す半導体装置の組み立てにおける選別時の構造の一例を示す平面図、図２３は図２２に示すＡ部の構造の一例を示す部分平面図である。
また、図２４は本発明の実施の形態２の変形例の半導体装置の内部構造を封止体を透過して示す平面図、図２５は図２４に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図、図２６は図２４に示す半導体装置の構造を示す平面図、図２７は図２４に示す半導体装置の構造を示す裏面図である。さらに、図２８は図２４に示す半導体装置のチップ裏面側の内部構造を示す裏面図、図２９は図２４に示す変形例の半導体装置の組み立て手順のワイヤボンディングまでの構造を示す部分断面図、図３０は図２４に示す変形例の半導体装置の組み立て手順の樹脂モールディング以降の構造を示す部分断面図である。
図１５〜図１９に示す本実施の形態２の半導体装置は、実施の形態１のＱＦＮ１と同様に、樹脂封止型で、かつ表面実装型の小型の半導体パッケージであるが、前記半導体装置は、図１８に示すように、四角形に形成された封止体３の裏面において、この裏面の周縁部の４辺のうちの対向する何れか２辺に沿って複数のリード５の外部端子（一部）５ａが露出しているものである。
本実施の形態２では、前記半導体装置の一例としてＳＯＮ２２を取り上げて説明する。ＳＯＮ２２では、封止体３の裏面において対向するそれぞれの辺に沿って配列された複数の外部端子５ａが千鳥状に２列で配置されており、多ピン化が図られている。また、半導体チップ２は、これより面積の小さなタブ４上にＡｇペースト１４等を介して搭載されており、半導体チップ２のボンディングパッド７とこれに対応するリード５の端部とがＡｕワイヤ６で電気的に接続されている。ＳＯＮ２２に搭載される半導体チップ２は、主にメモリ回路を備えたものであるが、これに限定されるものではない。
ＳＯＮ２２の組み立てにおいても、樹脂モールディング後、図２０に示すように、複数の封止体３の裏面を上方に向けて封止体３の表面側にテープ固定治具１８によって保持されたダイシングテープ１７を貼り付ける。
その後、図２１に示すようにパッケージダイシングを行う。すなわち、実施の形態１のＱＦＮ１のパッケージダイシングと同様に、複数の封止体３の表面にダイシングテープ１７を貼り付けた状態で、ダイシング用のブレード１９（図１３参照）を封止体３の裏面側（上方）から侵入させて図２０に示すダイシングライン２３に沿ってリード５と封止体３の傾斜部３ａとをいっしょに切断する。
その際、実施の形態１のパッケージダイシングと同様に、幅広のブレード１９を用いて、１回のダイシングで、かつ封止体３の側面の傾斜部３ａ、及びリード５の薄肉部５ｂを切断してパッケージダイシングを行う。
パッケージダイシング終了後、図２２及び図２３に示すように、切断された複数の封止体３がダイシングテープ１７に固定された状態を維持し、その状態で、上方を向いた封止体３の裏面に配置された外部端子５ａにプローブ２０を接触させて選別のためのテストを行う。
すなわち、プローブ２０を外部端子５ａに接触させてテストを行い、良品のＳＯＮ２２を選別する。
したがって、本実施の形態２の半導体装置の製造方法においても、実施の形態１と同様に、複数の封止体３の表面にダイシングテープ１７を貼り付けた状態でパッケージダイシングを行い、その後、複数の封止体３がダイシングテープ１７に固定された状態で選別テストを行うことにより、パッケージダイシング後、トレイに収納せずにダイシングテープ１７に保持されたそのままの状態でテストを行うことができる。
これにより、ＳＯＮ２２の組み立てにおいてその処理効率を高めることができる。
なお、本実施の形態２の半導体装置の製造方法によって得られるその他の効果については、実施の形態１と同様であるため、その重複説明については省略する。
図２４〜図２８に示す半導体装置は、本実施の形態２の変形例のＳＯＮ２４の構造を示すものであり、ＳＯＮ２２と基本的な構造は同じであるが、半導体チップ２を各リード５それぞれのチップ側端部（一端）上に搭載する構造となっている。
したがって、半導体チップ２は、複数のリード５それぞれのチップ側端部（一端）上に絶縁性テープ材（絶縁性接着材）２５を介して搭載されている。
ＳＯＮ２４の組み立てにおいても、図２９及び図３０に示すように、ダイボンディング、ワイヤボンディング、樹脂モールディングを行った後、実施の形態１のＱＦＮ１と同様に、幅広のブレード１９（図１３参照）を用いて、１回のダイシングで、かつ封止体３の側面の傾斜部３ａ、及びリード５の薄肉部５ｂを切断してパッケージダイシングを行う。さらに、パッケージダイシング終了後、複数の封止体３がダイシングテープ１７（図２０参照）に固定された状態を維持し、その状態で、上方を向いた封止体３の裏面に配置された外部端子５ａにプローブ２０を接触させて選別のためのテストを行う。
これにより、変形例のＳＯＮ２４においても、パッケージダイシング後、トレイに収納せずにダイシングテープ１７に保持されたそのままの状態でテストを行うことができ、その結果、ＳＯＮ２４の組み立てにおいてその処理効率を高めることができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１では、幅広のブレード１９は、その厚さ（幅）が１ｍｍの場合を例として取り上げたが、ブレード１９は、１回のダイシングで、かつ封止体３の側面の傾斜部３ａ、及びリード５の薄肉部５ｂで切断することが可能なものであれば、１ｍｍ以外の厚さのものであってもよい。
本発明は、スルーゲート方式で樹脂モールディングを行う半導体装置の組み立てに好適である。
本発明の実施の形態１の半導体装置の構造の一例を示す斜視図である。 図１に示す半導体装置の構造を示す裏面図である。 図１に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図及び拡大部分断面図である。 図１に示すＢ−Ｂ線に沿って切断した断面の構造を示す断面図及び拡大部分断面図である。 図１に示す半導体装置の組み立て手順の一例を示すフロー図である。 図５に示す組み立て手順のダイボンディングまでの構造の一例を示す断面図である。 図５に示す組み立て手順の樹脂モールディングまでの構造の一例を示す断面図である。 図５に示す組み立て手順のダイシングテープ貼り付けまでの構造の一例を示す断面図である。 図５に示す組み立て手順の選別までの構造の一例を示す断面図である。 図７に示す樹脂モールディングで用いられる成形金型のスルーゲート構造の一例を示す部分平面図である。 図９に示すダイシングによる個片化時のブレードの切断領域の一例を示す側面図である。 図９に示す個片化時のダイシング手順の一例を示す部分断面図である。 図９に示す個片化時のダイシング手順の一例を示す部分断面図である。 図９に示す選別時の変形例の構造を示す構成図である。 本発明の実施の形態２の半導体装置の内部構造の一例を封止体を透過して示す平面図である。 図１５に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図である。 図１５に示す半導体装置の構造を示す平面図である。 図１５に示す半導体装置の構造を示す裏面図である。 図１５に示す半導体装置のチップ裏面側の内部構造を示す裏面図である。 図１５に示す半導体装置の組み立てにおけるダイシングテープ貼り付け時の構造の一例を示す平面図である。 図１５に示す半導体装置の組み立てにおける個片化後の構造の一例を示す平面図である。 図１５に示す半導体装置の組み立てにおける選別時の構造の一例を示す平面図である。 図２２に示すＡ部の構造の一例を示す部分平面図である。 本発明の実施の形態２の変形例の半導体装置の内部構造を封止体を透過して示す平面図である。 図２４に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図である。 図２４に示す半導体装置の構造を示す平面図である。 図２４に示す半導体装置の構造を示す裏面図である。 図２４に示す半導体装置のチップ裏面側の内部構造を示す裏面図である。 図２４に示す変形例の半導体装置の組み立て手順のワイヤボンディングまでの構造を示す部分断面図である。 図２４に示す変形例の半導体装置の組み立て手順の樹脂モールディング以降の構造を示す部分断面図である。 比較例の半導体装置の組み立てにおけるダイシング方法を示す断面図である。 他の比較例の半導体装置の組み立てにおけるダイシング方法を示す断面図である。 他の比較例の半導体装置の組み立てにおけるダイシング方法を示す断面図である。
符号の説明
１ ＱＦＮ（半導体装置）
２ 半導体チップ
３ 封止体
３ａ 傾斜部
４ タブ
５ リード
５ａ 外部端子（第１の部分）
５ｂ 薄肉部（第２の部分）
６ Ａｕワイヤ（導電性ワイヤ）
７ ボンディングパッド
８ 吊りリード
８ａ 突起
８ｂ 薄肉部
９ 半田層
１０ リードフレーム
１０ａ タイバー
１１ リード押さえ
１２ ヒートブロック
１２ａ チップ支持部
１２ｂ 凹部
１２ｃ 段差部
１２ｄ リード受け部
１３ 樹脂成形金型
１３ａ 上金型
１３ｂ 下金型
１３ｃ キャビティ
１３ｄ ゲート
１３ｅ スルーゲート（連通ゲート）
１４ Ａｇペースト
１５ シート
１７ ダイシングテープ
１８ テープ固定治具
１９ ブレード
１９ａ エッジ部
２０ プローブ
２１ テスタ
２２ ＳＯＮ（半導体装置）
２３ ダイシングライン
２４ ＳＯＮ（半導体装置）
２５ 絶縁性テープ材（絶縁性接着材）
３０ 端子部
３１ 封止体
３２ 切断残留部
３３ ブレード
３４ 切り残し部

Claims (17)

  1. （ａ）チップ搭載部であるタブと、前記タブの周囲に配置された複数のリードとを有するリードフレームを準備する工程と、
    （ｂ）前記タブ上に半導体チップを搭載する工程と、
    （ｃ）前記半導体チップと前記複数のリードとを導電性ワイヤで電気的に接続する工程と、
    （ｄ）前記リードフレームを樹脂成形金型の上金型と下金型とで挟み込み、前記上金型と下金型との間に形成され、かつ連通ゲートを介して相互に繋がる複数のキャビティ内に封止用樹脂を供給して複数の封止体を形成する工程と、
    （ｅ）前記（ｄ）工程の後、前記複数の封止体の表面にダイシングテープを貼り付け、この状態でダイシング用のブレードを前記封止体の裏面側から侵入させて前記リードフレームの前記リード及び前記封止体の一部を切断する工程と、
    （ｆ）前記（ｅ）工程の後、切断された前記複数の封止体の表面が前記ダイシングテープに固定された状態で、前記封止体の裏面に配置された外部端子にプローブを接触させてテストを行う工程とを有することを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、前記（ｅ）工程で、前記複数の封止体それぞれの側面の傾斜部において、前記ブレードにより前記リード及び前記封止体の一部を切断することを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、前記リードは前記封止体の裏面に露出する第１の部分と、前記封止体内に埋め込まれる第２の部分とを有しており、前記（ｅ）工程において、前記複数のリードそれぞれの前記第２の部分で、前記ブレードにより前記リード及び前記封止体の一部を切断することを特徴とする半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、前記リードの前記第２の部分は、ハーフエッチング加工によって前記第１の部分より薄く形成されていることを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、前記リードは前記封止体の裏面に露出する第１の部分と、前記封止体内に埋め込まれる第２の部分とを有しており、前記（ｅ）工程で使用される前記ブレードは、切断時に、そのエッジ部が前記封止体の側面の傾斜部と、前記リードの前記第２の部分とに配置されるような厚さに形成されていることを特徴とする半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、前記リードは前記封止体の裏面に露出する第１の部分と、前記第１の部分より薄く形成された第２の部分とを有しており、前記（ｅ）工程において、前記複数のリードそれぞれの前記第２の部分で、前記ブレードによ
    り前記リード及び前記封止体の一部を切断することを特徴とする半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、前記（ｅ）工程で、幅が１ｍｍの前記ブレードにより前記リード及び前記封止体の一部を切断することを特徴とする半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、前記（ｅ）工程で、前記ダイシングテープから前記ブレードを離した状態で前記ブレードにより前記リード及び前記封止体の一部を切断することを特徴とする半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、前記（ｆ）工程で、前記ダイシングテープ上で複数の前記半導体装置の外部端子に前記プローブを接触させて複数の前記半導体装置のテストを同時に行うことを特徴とする半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、前記封止体の裏面は四角形に形成されており、前記裏面の周縁部の４辺それぞれに沿って前記複数のリードの一部が露出していることを特徴とする半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、前記封止体の裏面は四角形に形成されており、前記裏面の周縁部の４辺のうちの対向する何れか２辺に沿って前記複数のリードの一部が露出していることを特徴とする半導体装置の製造方法。
  12. 複数のリードと、前記複数のリードそれぞれの一端に搭載された半導体チップと、前記半導体チップと前記複数のリードとを電気的に接続する複数の導電性ワイヤと、前記複数のリード、前記半導体チップ及び前記複数の導電性ワイヤを樹脂で封止する封止体とを有し、前記複数のリードそれぞれの一部が前記封止体の裏面に露出する半導体装置の製造方法であって、
    （ａ）前記複数のリードを有するリードフレームを準備する工程と、
    （ｂ）前記複数のリードそれぞれの一端上に絶縁性接着材を介して前記半導体チップを搭載する工程と、
    （ｃ）前記半導体チップと前記複数のリードとを前記導電性ワイヤで電気的に接続する工程と、
    （ｄ）前記リードフレームを樹脂成形金型の上金型と下金型とで挟み込み、前記上金型と下金型との間に形成され、かつ連通ゲートを介して相互に繋がる複数のキャビティ内に封止用樹脂を供給して複数の封止体を形成する工程と、
    （ｅ）前記（ｄ）工程の後、前記複数の封止体の表面にダイシングテープを貼り付け、この状態でダイシング用のブレードを前記封止体の裏面側から侵入させて前記リードフレームの前記リード及び前記封止体の一部を切断する工程と、
    （ｆ）前記（ｅ）工程の後、切断された前記複数の封止体が前記ダイシングテープに固定された状態で、前記封止体の裏面に配置された外部端子にプローブを接触させてテストを行う工程とを有することを特徴とする半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、前記（ｅ）工程で、前記複数の封止体それぞれの側面の傾斜部において、前記ブレードにより前記リード及び前記封止体の一部を切断することを特徴とする半導体装置の製造方法。
  14. 請求項１２記載の半導体装置の製造方法において、前記リードは前記封止体の裏面に露出する第１の部分と、前記封止体内に埋め込まれる第２の部分とを有しており、前記（ｅ）工程において、前記複数のリードそれぞれの前記第２の部分で、前記ブレードにより前記リード及び前記封止体の一部を切断することを特徴とする半導体装置の製造方法。
  15. 請求項１２記載の半導体装置の製造方法において、前記リードは前記封止体の裏面に露出する第１の部分と、前記封止体内に埋め込まれる第２の部分とを有しており、前記（ｅ）工程で使用される前記ブレードは、切断時に、そのエッジ部が前記封止体の側面の傾斜部と、前記リードの前記第２の部分とに配置されるような厚さに形成されていることを特徴とする半導体装置の製造方法。
  16. 請求項１２記載の半導体装置の製造方法において、前記（ｅ）工程で、前記ダイシングテープから前記ブレードを離した状態で前記ブレードにより前記リード及び前記封止体の一部を切断することを特徴とする半導体装置の製造方法。
  17. 請求項１２記載の半導体装置の製造方法において、前記（ｆ）工程で、前記ダイシングテープ上で複数の前記半導体装置の外部端子に前記プローブを接触させて複数の前記半導体装置のテストを同時に行うことを特徴とする半導体装置の製造方法。
JP2005286471A 2005-09-30 2005-09-30 半導体装置の製造方法 Pending JP2007096196A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005286471A JP2007096196A (ja) 2005-09-30 2005-09-30 半導体装置の製造方法
US11/520,666 US20070077732A1 (en) 2005-09-30 2006-09-14 Semiconductor device and a manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005286471A JP2007096196A (ja) 2005-09-30 2005-09-30 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2007096196A true JP2007096196A (ja) 2007-04-12

Family

ID=37902435

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005286471A Pending JP2007096196A (ja) 2005-09-30 2005-09-30 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20070077732A1 (ja)
JP (1) JP2007096196A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014132688A (ja) * 2014-03-25 2014-07-17 Apic Yamada Corp Ｌｅｄパッケージ用基板、ｌｅｄパッケージ用基板の製造方法、及び、ｌｅｄパッケージの製造方法
WO2014167693A1 (ja) * 2013-04-11 2014-10-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2017135286A (ja) * 2016-01-28 2017-08-03 新光電気工業株式会社 半導体装置及び半導体装置の製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL1019613C2 (nl) * 2001-12-19 2003-06-20 Micronit Microfluidics Bv Werkwijze voor het verdelen van een substraat in een aantal individuele chipdelen.
US8587297B2 (en) * 2007-12-04 2013-11-19 Infineon Technologies Ag Integrated circuit including sensor having injection molded magnetic material
US8610430B2 (en) * 2008-05-30 2013-12-17 Infineon Technologies Ag Bias field generation for a magneto sensor
US20110187359A1 (en) * 2008-05-30 2011-08-04 Tobias Werth Bias field generation for a magneto sensor
JP6087153B2 (ja) * 2013-01-10 2017-03-01 株式会社三井ハイテック リードフレーム

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3169919B2 (ja) * 1998-12-21 2001-05-28 九州日本電気株式会社 ボールグリッドアレイ型半導体装置及びその製造方法
JP2002026182A (ja) * 2000-07-07 2002-01-25 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3738176B2 (ja) * 2000-08-03 2006-01-25 三洋電機株式会社 半導体装置の製造方法
JP2004214233A (ja) * 2002-12-26 2004-07-29 Renesas Technology Corp 半導体装置およびその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014167693A1 (ja) * 2013-04-11 2014-10-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JPWO2014167693A1 (ja) * 2013-04-11 2017-02-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9761501B2 (en) 2013-04-11 2017-09-12 Renesas Electronics Corporation Method of manufacturing a semiconductor device and inspecting an electrical characteristic thereof using socket terminals
US9905482B2 (en) 2013-04-11 2018-02-27 Renesas Electronics Corporation Method of manufacturing a semiconductor device and inspecting an electrical characteristic thereof using test socket terminals
JP2014132688A (ja) * 2014-03-25 2014-07-17 Apic Yamada Corp Ｌｅｄパッケージ用基板、ｌｅｄパッケージ用基板の製造方法、及び、ｌｅｄパッケージの製造方法
JP2017135286A (ja) * 2016-01-28 2017-08-03 新光電気工業株式会社 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
US20070077732A1 (en) 2007-04-05

Similar Documents

Publication Publication Date Title
US6452255B1 (en) Low inductance leadless package
US8115299B2 (en) Semiconductor device, lead frame and method of manufacturing semiconductor device
JP2007096196A (ja) 半導体装置の製造方法
US7888179B2 (en) Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof
JP2001267482A (ja) リードフレームパターン及びこれを用いた半導体装置並びに半導体装置の製造方法
JP3837215B2 (ja) 個別半導体装置およびその製造方法
KR100355795B1 (ko) 반도체패키지 및 그 제조 방법
US6590279B1 (en) Dual-chip integrated circuit package and method of manufacturing the same
JP5278037B2 (ja) 樹脂封止型半導体装置
JP2007294715A (ja) 半導体装置の製造方法
JPS6151933A (ja) 半導体装置の製法
US20150054145A1 (en) Integrated circuit package with die attach paddle having at least one recessed portion
CN101814461A (zh) 封装基板结构与芯片封装结构及其制作方法
JP2006344827A (ja) 半導体装置の製造方法
JP2000082759A (ja) Ｂｇａ型半導体装置の製造方法、ｂｇａ型半導体装置用ｔａｂテ―プおよびｂｇａ型半導体装置
JP2000183218A (ja) Ｉｃパッケージの製造方法
JP5062086B2 (ja) 半導体装置
US9728492B1 (en) Strip testing of semiconductor devices
JP4033969B2 (ja) 半導体パッケージ、その製造方法及びウェハキャリア
KR100258876B1 (ko) 반도체 시험용 패키지의 제조방법
JPH11251510A (ja) リードフレームおよびこれを用いた半導体装置
JP2001185567A (ja) 半導体装置およびその製造方法
JP4477976B2 (ja) 半導体装置の製造方法
JP2009158978A (ja) 半導体装置の製造方法
KR100244254B1 (ko) 리드 프레임 및 이를 이용한 반도체 패키지