JP2014504013A - 背面アイソレーションを有する半導体デバイス - Google Patents

背面アイソレーションを有する半導体デバイス Download PDF

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Abstract

半導体デバイスの一部内の周囲材料をそのそれぞれのデバイスのコンタクトに独立に接続する回路、構造及び技術を提供する。これを達成するため、少なくとも一方のバイアス極性において電気的にアイソレートされる１つ以上の導電ウェルの組合せが設けられる。

Description

本発明は、背面アイソレーションを有する半導体デバイスに関する。
半導体デバイスは、半導体材料の導電特性を使用している。そのような半導体材料は、例えば、シリコン（Ｓｉ）若しくはシリコン含有材料、ゲルマニウム（Ｇｅ）、又は窒化ガリウム（ＧａＮ）を含む材料、を含み得る。
特に、ＧａＮ半導体デバイスは、大電流を担持し且つ高電圧に対応することができることにより、パワー半導体デバイスにとってますます望ましいものとなっている。これらのデバイスの開発は、概して、大電力／高周波用途に狙いを定めてきた。このような用途のために製造されるデバイスは、高電子移動度を示す一般的なデバイス構造に基づいており、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、又は変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）のように様々に呼ばれている。これらの種類のデバイスは典型的に、高周波数で動作しながら高電圧に耐えることができる。
ＧａＮ ＨＥＭＴデバイスの一例は、少なくとも２つの内部層を備えた半導体基板（例えば、Ｓｉ基板）を含んでいる。それら異なる内部層は異なるバンドギャップを有し、それにより分極が生じ、これが、２つの層のジャンクション（接合）付近の、具体的には、狭い方のバンドギャップを有する層内の、導電性の２次元電子ガス（２ＤＥＧ）領域に寄与する。ＧａＮ半導体デバイスにおいて、分極を生じさせる層は典型的に、ＧａＮからなる電流導通層に隣接して形成されたＡｌＧａＮのバリア層を含む。分極により、電流導通層内に２ＤＥＧ領域が生成され、電荷がデバイス中を流れることが可能になる。このバリア層は、ドープされることもあるし、ドープされないこともある。
２ＤＥＧ領域は典型的に、ゲートがゼロゲートバイアスであるときにもＧａＮトランジスタデバイスのゲート下に存在するので、大抵のＧａＮデバイスはノーマリーオンデバイスすなわちデプレッションモードデバイスである。ゲートがゼロの印加ゲートバイアスであるときに２ＤＥＧ領域を空乏化すなわち除去することができると、ＧａＮデバイスはエンハンスメントモードデバイスとして動作することができる。エンハンスメントモードデバイスは、ノーマリーオフであり、それにより安全性が付加されるため、望ましいものである。エンハンスメントモードデバイスは、電流を導通するために、ゲートに正バイアスが印加されることを必要とする。
図１は、従来のＧａＮトランジスタデバイス１００を例示している。デバイス１００は、例えばシリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、サファイア又はその他の材料からなり得る基板１１と、基板１１上に形成された各々約０．１μｍから約１．０μｍの厚さの窒化アルミニウム（ＡｌＮ）層及び窒化アルミニウムガリウム（ＡｌＧａＮ）層で構成され得る１つ以上の遷移層１２と、該１つ以上の遷移層１２の上に形成された典型的に約０．５μｍから約３μｍの厚さのＧａＮからなるバッファ層１３と、バッファ層１３上に形成されて電流導通チャネルを提供する典型的に約０．０１μｍから約０．１μｍの厚さのＧａＮ又は窒化インジウムガリウム（ＩｎＧａＮ）からなり得る電流導通領域１４と、電流導通領域１４の上又は横に形成された、典型的に約０．０１μｍから約０．０３μｍの厚さとし得る典型的にＡｌＧａＮ、Ａｌ、チタン（Ｔｉ）及びＳｉからなるコンタクト領域１５と、電流導通領域１４上且つコンタクト領域１５間に形成された典型的にＧａに対するＡｌの比が約０．１から約１までで厚さが約０．０１μｍから約０．０３μｍまでのＡｌＧａＮからなるバリア層１６と、バリア層１６上に形成された、ニッケル（Ｎｉ）及び金（Ａｕ）のメタルコンタクトを有するｐ型ＧａＮからなるゲート構造１７と、それぞれソースコンタクト領域及びドレインコンタクト領域にてコンタクト領域１５上に形成された、例えばＮｉ及びＡｕなどのキャッピングメタルを備えたＴｉ及びＡｌからなり得るオーミックコンタクトメタル１８及び１９と、を含んでいる。電流導通領域１４、コンタクト領域１５及びバリア層１６は合わさって、デバイス１００への電気接続及びデバイス１００の制御に供されるデバイス層を形成する。
図２は、従来の別のＧａＮトランジスタデバイス２００を例示している。デバイス２００は、基板２１と、遷移層２２と、バッファ層２４と、チャネル層２５と、コンタクト領域２６と、バリア層２７と、ゲート構造２８と、ソース及びドレインのコンタクト２９及び３０と、を含んでいる。これらの層は、図１に関して記載したのと同様のパラメータを有し得る。さらに、デバイス２００は、頂面側のコンタクトから（すなわち、図２に示すようにソースコンタクト３０から、あるいはドレインコンタクト２９から）基板２１の底面側の金属層３１まで基板を含む全ての材料層を貫いて延在するウェハ貫通ビア２０を有している。金属層３１は例えばヒートシンクとし得る。
図３は、別のＧａＮトランジスタデバイス３００を例示している。デバイス３００は、基板４１と、遷移層４２と、バッファ層４３と、チャネル層を含む電流導通領域４４と、コンタクト領域４５と、バリア層４７と、ゲート構造４８と、ソース及びドレインのコンタクト４６及び４９と、を含んでいる。これらの層は、図１及び２に関して記載したのと同様のパラメータを有し得る。デバイス３００は、基板４１をソースコンタクト４９に接続する基板接続ビア４０を含んでいる。半導体デバイス２００（図２）のビア２０と異なり、半導体デバイス３００のビア４０は、基板４１の裏面に至るまで延在することなく、基板４１内で終端している。
例えば図２及び３に関して記載したものなどのビア接続は、半導体デバイスの背面側（例えば、基板の裏面）からデバイスの正面側の接続（例えば、ソース若しくはドレインのコンタクト、ゲート構造、又はその他の要素）への非常に低インダクタンスで低抵抗の経路を提供する。これは、これらのデバイスが意図する高周波動作のために重要である。従来のＧａＮトランジスタデバイス１００、２００及び３００は欠点を有する。デバイス１００（図１）は、例えばＳｉなどの導電性の基板１１が使用されるとき、フローティングの基板電位を有する。これは、基板電圧が過度に正になる場合に不慮のデバイスターンオンをもたらし得る。さらに、負の基板電圧は、デバイス１００の抵抗上昇をもたらし得る。デバイス２００及び３００（図２、３）は、それぞれの基板２１、４１をそれぞれのコンタクト３０、４９に電気的に結合することによって、この問題を解決する。しかしながら、集積デバイスでは、望ましい基板電位がデバイスごとに異なり得る。基板をコンタクトに電気的に接続することは、一部の集積デバイスが最適でない基板電位を有する結果となり得る。
また、しばしば、例えばデバイス２００（図２）のヒートシンク３１にて示されるように、デバイスの裏面側にヒートシンクを接続することが望ましい。基板２１をコンタクト３０に電気的に接続することは、ヒートシンク３１と基板２１との間に介在絶縁材料が含められない限り、ヒートシンク３１に望ましくない電圧が存在する結果となり得る。しかしながら、ヒートシンク３１と基板２１との間に絶縁材料を含めることは、ヒートシンク３１の有効性を害することになり得る。絶縁材料は熱抵抗を付加し、ヒートシンク３１と基板２１との間の絶縁材料は熱をデバイス内に留めてしまう。そうはいうものの、しばしば、例えば複数のデバイスを使用して回路を形成し且つ同じヒートシンクを利用するときなど、この材料を含めることが必要となる。
ヒートシンク３１と基板２１との間に絶縁材料を含めることが望ましくはないが必要なことが多い場合の一例は、バック（buck）コンバータを形成するように２つのＧａＮ電界効果トランジスタ（“ＦＥＴ”）を直列接続するときである。バックコンバータ内の第１のＦＥＴは、ソースをグランドに接続し、ドレインをスイッチノードに接続する。第２のデバイスは、ソースをスイッチノードに接続し、ドレインを高電圧に接続する。故に、これら２つのＦＥＴデバイスは、スイッチノード電圧がグランド電位と高電位との間で交番するように、スイッチノードで同一電位に接続されて交番的にターンオンされる。基板全体がグランド（すなわち、第１のＦＥＴデバイスのソース電位）に接続されると、第２のデバイスのソースが基板に対して電位的に高くなり、この第２のＦＥＴデバイスでの非常に大きい抵抗上昇をもたらす。基板電位がスイッチノード電圧に設定される場合には、第１のデバイスがソースの下で基板に対して高い負電位を有することになり、その抵抗が高くなる。
故に、半導体デバイスの背面側を独立した電位に設定する柔軟性をも有しながら、集積半導体デバイスの各コンタクトの下の電位を独立して制御できることが望ましい。
ＡｌＧａＮ、ＩｎＧａＮ及びＩｎＡｌＧａＮを含むＧａＮ系の材料は全て、直接バンドギャップ材料である。これは、例えば、電子が正孔と再結合するときの光生成、非常に短い少数キャリアライフタイム、及びアバランシェ事象中の迅速なキャリア生成など、特有のデバイス挙動をもたらす。この最後の特徴は、アバランシェ事象が起こるときにＧａＮデバイスを非常に制御困難なものにし、一般に、その部分の破壊につながる。一方、Ｓｉは間接バンドギャップを有し、なだらかで制御されたアバランシェと、アバランシェ条件での安全なデバイス動作とを可能にする。
故に、単一のデバイスで、Ｓｉに基づくデバイスの有利なアバランシェ能力を、ＧａＮの向上された速度・抵抗特性と結合することが望まれる。
以下に記載の実施形態は、半導体デバイスの一部内の基板領域をそのそれぞれのデバイスのコンタクトに独立に接続することを実現することによって、上述の問題及びその他の問題を解決する。
これを達成するため、１つ以上の注入されたウェル又は拡散された導電領域とビア接続との組合せにより、複数の他の要素を電気的に結合することを可能にしながら、基板とその他の要素とを相互にアイソレートすることが実現される。
従来のＧａＮトランジスタデバイスを例示する断面図である。 ウェハ貫通ビアを利用した従来のＧａＮトランジスタデバイスを例示する断面図である。 基板接続ビアを利用した従来のＧａＮトランジスタデバイスを例示する断面図である。 本発明の第１実施形態に従って形成されるトランジスタデバイスを例示する断面図である。 図４Ａのトランジスタデバイスを形成するプロセスを例示する図である。 図４Ａのトランジスタデバイスを形成するプロセスを例示する図である。 図４Ａのトランジスタデバイスを形成するプロセスを例示する図である。 図４Ａのトランジスタデバイスを形成するプロセスを例示する図である。 図４Ａのトランジスタデバイスを形成するプロセスを例示する図である。 図４Ａのトランジスタデバイスを形成するプロセスを例示する図である。 第２実施形態に従って形成されるトランジスタデバイスを例示する断面図である。 第３実施形態に従って形成されるトランジスタデバイスを例示する断面図である。 本発明の第４実施形態に従って形成されるトランジスタデバイスを例示する断面図である。 図７Ａのトランジスタデバイスを形成するプロセスを例示する図である。 図７Ａのトランジスタデバイスを形成するプロセスを例示する図である。 図７Ａのトランジスタデバイスを形成するプロセスを例示する図である。 図７Ａのトランジスタデバイスを形成するプロセスを例示する図である。 図７Ａのトランジスタデバイスを形成するプロセスを例示する図である。 図７Ａのトランジスタデバイスを形成するプロセスを例示する図である。 第５実施形態に従って形成されるトランジスタデバイスを例示する断面図である。 第６実施形態に従って形成されるトランジスタデバイスを例示する断面図である。 第６実施形態に従って形成されるトランジスタデバイスを例示する断面図である。 第６実施形態に従って形成されるトランジスタデバイスを例示する断面図である。 ここに記載の実施形態に係る集積半導体デバイスを例示する断面図である。 ここに記載の実施形態に係る集積半導体デバイスを例示する断面図である。 ここに記載の実施形態に係る集積半導体デバイスを例示する断面図である。 ここに記載の実施形態に係る集積半導体デバイスを例示する断面図である。 ここに記載の実施形態に係る集積半導体デバイスを例示する断面図である。 ここに記載の実施形態に係る集積半導体デバイスを例示する上面図である。 ここに記載の実施形態に係る集積半導体デバイスを例示する上面図である。 ここに記載の実施形態に係る集積半導体デバイスを例示する回路図である。 ここに記載の実施形態に係る集積半導体デバイスを例示する断面図である。 ここに記載の実施形態に係る集積半導体デバイスを例示する断面図である。 ここに記載の実施形態に係る集積半導体デバイスを例示する断面図である。 ここに記載の実施形態に係る集積半導体デバイスを例示する断面図である。 ここに記載の実施形態に係る集積半導体デバイスを例示する断面図である。 ここに記載の実施形態に係る集積半導体デバイスを例示する断面図である。 ここに記載の実施形態に係る集積半導体デバイスを例示する断面図である。 ここに記載の実施形態に係る集積半導体デバイスを例示する断面図である。 ここに記載の実施形態に係る集積半導体デバイスを例示する断面図である。 ここに記載の実施形態に係る集積半導体デバイスを例示する断面図である。 ここに記載の実施形態に係る集積半導体デバイスを例示する断面図である。 ここに記載の実施形態に係る集積半導体デバイスを例示する断面図である。
以下の詳細な説明においては、特定の実施形態を参照する。これらの実施形態は、当業者がこれらの実施形態を実施することができるよう、十分に詳細に説明される。理解されるように、その他の実施形態も用いられることができ、また、様々な構造的、論理的及び電気的な変更が為され得る。また、複数のステップを各々が含む様々な方法及びプロセスが説明される。理解されるように、それらのステップは、特に断らない限り、記載の順序で実行されてもよいし、異なる順序で実行されてもよい。
ここに記載される実施形態はＧａＮ半導体デバイスを含んでいるが、理解されるように、本発明はＧａＮ半導体デバイスに限定されるものではない。例えば、記載の実施形態は、例えば数例だけ挙げればＳｉ若しくはＳｉＣの半導体デバイス又はＧｅ材料の半導体デバイスなど、異なる導電材料を使用する半導体デバイス及びその他のデバイスにも適用可能であり得る。
また、注入あるいは拡散された導電領域又はウェルが説明されるが、理解されるように、これらは基板内に異なる極性の領域を設けるための単なる２つのプロセスに過ぎない。故に、記載の実施形態は注入あるいは拡散された領域又はウェルを参照することがあるが、理解されるように、その他の種類の反対極性領域及びその製造方法が使用されてもよい。
記載の実施形態は、少なくとも一方のバイアス極性において周囲の層又は基板から電気的にアイソレート（分離）される導電性のウェルを有した、例えばＧａＮトランジスタ又は複数のトランジスタを含む集積回路などの、トランジスタ又はその他の半導体デバイスを含む。一部の実施形態において、デバイスは導電性の基板を有し、該基板の複数の領域が基板に対して反対の極性の導電型にドープされる。反対極性の領域は、例えば、ｐ型基板内のｎ型材料とし得る。デバイスは、その正面側のコンタクトから反対極性領域への例えば貫通ビアなどの電気接続を有する。他の実施形態において、それらの領域は、基板と同じドーピング型を有していてもよく、また、１つ以上の絶縁層によって囲まれていてもよい。他の実施形態において、基板は実質的に非導電性であって、上記領域がｐ型又はｎ型の何れかのドーピングを有していてもよい。他の実施形態において、シリコン・オン・インシュレータ（ＳＯＩ）の実施形態、及び並列の複数の導電チャネルを含む実施形態も説明される。電気アイソレーションは、数ある利点の中でもとりわけ、各デバイスの下及び／又は単一のデバイス内の個々のコンタクトの下の基板又はその他の材料の独立した制御を可能にする。
図４Ａは、ＧａＮトランジスタデバイス４００の断面図を示している。デバイス４００は、Ｓｉ、ＳｉＣ、ＧａＮ、ＧａＡｓ、窒化アルミニウム（ＡｌＮ）、及び／又はサファイアベースの材料のうちの１つ以上からなり得る基板５２と、基板５２上に形成された、０．１−０．５μｍの範囲内の厚さを有する化合物半導体材料（例えば、ＡｌＮ材料）の１つ以上の層、０．１−２μｍの厚さを有するＡｌＧａＮの１つ以上の層、及び０．０１−５μｍの厚さを有するＧａＮの１つ以上の層からなり得るバッファ層５３と、バッファ層５３上に形成された、バリア層１６（図１）としての機能を果たす１５−１００％のＡｌ含有量の０．００５−０．０３μｍの厚さを有するＡｌＧａＮ層を含み得るデバイス層５４と、を含んでいる。ここでは実施形態のその他の観点を説明する際の明瞭性の目的で図示しないが、理解されるように、デバイス層５４内には典型的に、デバイス４００への電気接続及びデバイス４００の制御を提供する要素（主の電流導通チャネルを提供する電流導通領域１４（図１）やコンタクト５５及び５６の一方又は双方の下のコンタクト領域１５（図１）を含む）が形成され得る。電流導通領域は、好ましくは約０．０１μｍから約０．５μｍの範囲内の厚さのＧａＮ若しくは窒化インジウムガリウム（ＩｎＧａＮ）、又は技術的に知られたその他の好適材料からなり得る。コンタクト領域は、好ましくは約０．０１μｍから約０．０３μｍの範囲内の厚さのＳｉを含んでもよいＡｌＧａＮ、Ａｌ及びチタン（Ｔｉ）、又は技術的に知られたその他の好適材料からなり得る。デバイス層５４はまた、２つのバリア層の間にチャネル層を有するバリア／チャネル／バリア層構成を含んでいてもよい。
デバイス４００は、デバイス層５４上に形成された、コンタクト５５及び５６（例えば、ソース及びドレインのコンタクト）とゲート構造５７とを含んでいる。コンタクト５５、５６は、Ｔｉ及びＡｌの混合物からなることができ、ゲート構造５７は、Ｐ型ＧａＮとＴｉＮ又はＮｉ及びＡｕとからなり得る。
デバイス４００はまた、基板５２内に注入された導電ウェル５１と、導電ウェル５１内で終端する接続ビア５０とを含んでいる。一実施形態において、基板５２は、１ｅ１４電子／ｃｍ３と１ｅ１６電子／ｃｍ３との間でドープされたｎ型基板とすることができる。導電ウェル５１は、１ｅ１７原子／ｃｍ３と１ｅ２０原子／ｃｍ３との間のボロン濃度を有するボロン注入領域からなるｐ型ウェルとすることができる。このようなデバイスは、基板に関して負の電位で動作する。他の一実施形態において、基板５２をｐ型基板、ウェル５１をｎ型ウェルとして、基板に関して正の電位で動作するデバイスを提供することができる。他の一実施形態において、導電ウェル５１をｐ型又はｎ型とし、基板５２を実質的に非導電性（すなわち、真性）基板とすることができる。相異なる極性が導電ウェル５１と基板５２とを電気的にアイソレートする。接続ビア５０は、１μｍから５μｍの範囲内の厚さのＡｌ材料と、０．０１μｍから０．１μｍの範囲内の厚さの薄いＴｉＮ層とで構成され得る。ＳｉＯ２もビア５０の内部及び上方に使用され得る。他の例では、より小さい、高アスペクト比のビアの充填に、Ｓｉウェルにコンタクトする０．０１μｍから０．１μｍの範囲内の厚さの薄いＴｉＮ層を使用しながら、タングステン（Ｗ）又は銅（Ｃｕ）のプラグ技術を適用することができる。ビア５０にタングステン技術又はカッパー技術を使用できることは、ビア５０を形成するために、既存の電荷結合デバイス（“ＣＣＤ”）製造プロセス工程をインテグレート（統合）することを可能にする。
ビア５０は、半導体デバイス４００の背面側から該デバイスの正面側への（例えば、図示のように、正面側のコンタクト５６への）非常に低インダクタンスで低抵抗の経路を提供する。これは、デバイス４００の高周波動作に有利である。デバイス層５４及びバッファ層５３の下のデバイス４００の背面側のウェル５１の存在は、背面電位を基板電位からアイソレートする。基板電位をアイソレートすることの１つの利益は、基板５２の裏面に接続されるヒートシンク３１（図２）をデバイス４００とは異なる電位にすることが可能になることである。
続いて、デバイス４００の製造プロセスを、図４Ｂ−４Ｇに関連付けて説明する。図４Ｂにて、例えばウェハ基板などの基板５２が用意され、注入されたウェル領域５１が基板５２の表面内に形成される。注入ウェル領域５１は、基板５２上でＳｉ酸化を実行し、フォトリソグラフィを用いて基板５２上にフォトレジストパターンを現像し、イオン注入装置を用いて基板５２を例えば高エネルギーボロン原子などのドーパントに曝し、残存フォトレジストを剥離し、ウェハを適切な時間（例えば、３時間）にわたって高温（例えば、１１００℃）でアニールし、そして、フッ化水素を含有する酸への浸漬によって表面酸化膜を剥離することによって形成され得る。
基板５２上に、バッファ層５３、デバイス層５４及びゲート構造５７が成長され、材料処理により、ゲート構造５７とソース及びドレインのコンタクト５５、５６が形成され得る。例えば、図４Ｃに示すように、核形成及び成長プロセスを用いて、基板５２上に、好ましくは約０．１μｍから約１．０μｍの厚さのＡｌＮ材料及び／又はＡｌＧａＮ材料の１つ以上の層と、好ましくは約０．５μｍから約３．０μｍの厚さのＧａＮ材料の１つ以上の層とで構成されるバッファ層５３が形成され得る。
次いで、図４Ｄに示すように、バッファ層５３上にデバイス層５４が形成され得る。デバイス層５４は、主の電流チャネルとして機能する電流導通領域６４上に形成されたバリア層６６を含むことができる。デバイス層５４の形成は、典型的には約０．０１μｍから約０．５μｍの厚さのＧａＮ材料又はＩｎＧａＮ材料の層を堆積して電流導通領域６４を形成することと、Ａｌの割合（Ａｌの割合とＧａの割合との和が１に等しいとしたＡｌの含有率）が約０．１から約１．０の範囲内であり厚さが約０．０１μｍから約０．０３μｍの範囲内であるＡｌＧａＮからなる材料層を堆積してバリア層６６を形成することとを含み得る。デバイス層５４はまた、ＭｇドープされたＧａＮ材料の層を層６６の上に堆積して電子吸収領域６６ｂを形成することを含み得る。堆積されたバリア層６６の脇の領域にＳｉを注入することによって、コンタクト領域６５が形成され得る。
次いで、図４Ｅに示すように、ゲート構造５７並びにオーミックコンタクト５５及び５６がデバイス層５４（明瞭化の目的で図４Ｅでは単一層として示す）の上に形成される。ゲート構造５７は、例えば、デバイス層５４（例えば、図４Ｄの電子吸収領域の上）の表面にｐ型ＧａＮ材料を堆積し、ｐ型ＧａＮ材料からゲート構造５７をエッチングし、そして、例えばタンタル（Ｔａ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）又はタングステンシリサイド（ＷＳｉ２）などの高融点金属コンタクトをＧａＮ材料上に形成することによって形成され得る。理解されるように、ゲート構造５７を設けるためのその他の既知の方法及び材料も使用され得る。オーミックコンタクト５５、５６は、例えばＮｉ、Ａｕ、Ｔｉ又はＴｉＮなどのキャッピングメタルとともにされた、例えばＴｉ及び／又はＡｌなどの如何なる既知のオーミックコンタクトメタルから形成されてもよい。これらメタル層及びゲート層は各々、好ましくは、約０．０１μｍから約１．０μｍの厚さであり、例えば８００℃で６０秒など、高温でアニールされる。
図４Ｆに示すように、接続ビア５０（図４Ｇ）用の開口６７が、ビア５０の箇所を除く全ての箇所でデバイス層５４（明瞭化の目的で図４Ｆでは単一層として示す）をＳｉＯ２及びフォトレジストで覆い、覆われたデバイスをエッチングチャンバ内で高エネルギープラズマに晒すことによって製造され得る。高エネルギープラズマは典型的に、例えばＢＣｌ３又はＣｌ２などの塩素ベースのガスを含有し、エッチングチャンバ内に形成される高周波振動場によって生成される。デバイス層及びバッファ層を貫いてエッチングした後、化学的な剥離剤、酸素プラズマ、又はこれらの技術の組合せを用いてフォトレジストがデバイス層５４から剥離される。
次いで、図４Ｇに示すように、開口６７（図４Ｆ）内に導電ビア５０が形成される。ビア５０を形成するため、約１００−２００Åの範囲内の厚さを有するＴｉＮ材料が開口６７の壁に沿った外側層を形成し、約１−５μｍの範囲内の厚さを有するＡｌ材料がビア５０の内側を形成するよう、ＴｉＮ及びＡｌが開口６７内に堆積され得る。ＴｉＮの外側層はＡｌ材料の密着性を増進させる。そして、ビア５０と例えばＧａＮ ＦＥＴのソースコンタクトといったその他の接続部との間の接続を形成するよう、配線用のメタルが堆積されてエッチングされ得る。
図５を参照するに、別の半導体デバイス５００が示されている。半導体デバイス５００は、基板５２、バッファ層５３、デバイス層５４、ゲート構造５７、並びにソース及びドレインのコンタクト５５及び５６を含んでいる。デバイス５００はまた、接続ビア５０及びウェル５１を含んでいる。これらの要素は、図４のデバイス４００に関して説明したのと同様のパラメータを有することができ、且つ同様の製造プロセスによって形成されることができる。
デバイス５００はまた、ウェル５１と基板５２との間に複数のアイソレーション層５８、５９、６０を含んでいる。アイソレーション層５８、５９、６０は、基板５２及びウェル５１とともにダイオード構造を形成する。具体的には、ウェル５１と基板５２とは同じ極性（例えば、ｎ又はｐ）の材料であり、アイソレーション層５８、５９、６０は反対極性の層を形成する。ウェル５１、基板５２及びアイソレーション層５８、５９、６０によって形成されるダイオード構造は、何れかの極性の電圧に関して、ウェル５１内の電圧の基板５２からのアイソレーションを提供し、故に、基板５２に対して正又は負の何れかの電位にデバイス５００を設定することを可能にする。図５には３つのアイソレーション層が示されているが、単一のアイソレーション層を含め、より多く、あるいは、より少ないアイソレーション層がウェル５１と基板５２との間に存在してもよい。好適な一実施形態において、ウェル５１と基板５２との間の少なくとも１つのアイソレーション層５８、５９、６０は、ダイオード構造のラッチアップを防止するために、例えば白金（Ｐｔ）といった少数キャリア再結合ドーパントを含む。
図６を参照するに、別の半導体デバイス６００が示されている。半導体デバイス６００は、基板５２、バッファ層５３、デバイス層５４、ゲート構造５７、並びにソース及びドレインのコンタクト５５及び５６を含んでいる。デバイス６００はまた、接続ビア５０及びウェル５１を含んでいる。これらの要素は、図４のデバイス４００に関して説明したのと同様のパラメータを有することができ、且つ同様の製造プロセスによって形成されることができる。
デバイス６００は、ウェル５１及び基板５２とともにサイリスタを形成する反対極性にドープされたアイソレーション層６８及び６９を含んでいる。例えば、ウェル５１はｎドープされた材料であり、基板５２はｐドープされた材料であり、アイソレーション層６８はｎドープされた材料であり、そして、アイソレーション層６９はｐドープされた材料であり、ｎ−ｐ−ｎ−ｐ接合が形成される。サイリスタは、何れの方向にも阻止するｐ−ｎ接合を有することで特徴付けられる。好適な一実施形態において、アイソレーション層６８及び６９のうちの一方は、低濃度ドープされた領域であって、阻止領域を形成することになる（すなわち、６８又は６９の何れかは、典型的には１ｅ１４から１ｅ１６原子／ｃｍ３の範囲内である低ドープ領域である）。
デバイス６００は、基板５２の背面電位の制御を提供する。形成されたｎ−ｐ−ｎ−ｐ接合又はｐ−ｎ−ｐ−ｎ接合はまた、何れかの極性の電圧がアイソレートされることを可能にし、故に、コンタクト５５、５６及びゲート構造５７が基板５２に対して正又は負の何れかの電位に保持されることを可能にする。他の一実施形態において、例えば、同じドーピング型のウェル５１及び基板５２を有すること（すなわち、双方がｐ、又は双方がｎ、の何れか）が望ましい場合、第３のアイソレーション領域（図示せず）が基板５２とウェル５１との間に追加され得る。
図７Ａを参照するに、別の半導体デバイス７００が示されている。半導体デバイス７００は、バッファ層５３、デバイス層５４、ゲート構造５７、ソース及びドレインのコンタクト５５及び５６、並びに接続ビア５０を含んでいる。これらの要素は、図４のデバイス４００に関して説明したのと同様のパラメータを有することができ、且つ同様の製造プロセスによって形成されることができる。デバイス７００はまた、基板７２、アイソレーション層７８及び７９、並びにウェル７１を含んでいる。これらは、それぞれ、デバイス６００（図６）の基板５２、アイソレーション層６８及び６９、並びにウェル５１と同様の材料で構成され得るが、平坦な層として形成されている。デバイス７００はまた、デバイス７００のそれぞれの側部に形成されたアイソレーション領域７０を含んでいる。アイソレーション領域７０は、隣接し合う半導体デバイス間のアイソレーションを提供する。更に後述するように、デバイス７００の構成は、動作的にはデバイス６００と同様であるが、製造し易さをもたらす。一例において、デバイス７００はシリコン・オン・インシュレータ（“ＳＯＩ”）材料を用いて形成され得る。例えば、層７８はＳｉＯ２などの絶縁材料で形成されてもよく、層７９はＳＯＩ基板のＳｉとしてもよい。
続いて、デバイス７００を製造する方法を、図７Ｂ−７Ｇに関連付けて説明する。認識されるように、ここに記載される製造方法は、個々の半導体デバイス、又は単一のウェハ基板上の複数の集積された半導体デバイスに容易に適用され得る。
図７Ｂにて、基板７２が用意され、アイソレーション層７８及び７９が実質的に平坦な材料層として基板７２上に形成される。これは例えば、上述のようにＳｉ又はその他の適切な材料のエピタキシャル成長により、あるいは導電性基板７２上のＳｉＯ２層７８及びその上のＳｉ層７９で構成されるＳＯＩ基板により為される。
次いで、図７Ｃにて、例えばボロンドープされたＳｉ材料のエピタキシャル成長により、アイソレーション層７８、７９の上にウェル７１が形成される。他の例では、デバイス７００にＳＯＩ基板が使用される場合、基板７２をアイソレートするためのウェル７１の形成は必要とされない。
次いで、図７Ｄにて、バッファ層５３及びデバイス層５４が、それぞれ、図４Ｃ及び４Ｄのバッファ層５３及びデバイス層５４に関して上述したのと同様の形態で、ＧａＮ材料又はその他の適切な材料を用いてエピタキシャルに形成され得る。
次いで、図７Ｅに示すように、ゲート構造５７並びにオーミックコンタクト５５及び５６が、図４Ｅに関して上述したようにして、デバイス層５４及び接続ビア５０の上に形成される。
次いで、図７Ｆに示すように、接続ビア５０が、図４Ｆ及び４Ｇに関して上述したようにして、デバイス層５４及びバッファ層５３を貫いてウェル７１内まで延在するように形成される。他の例では、ＳＯＩ基板が使用され、デバイス７００に別個のウェル７１が形成されない場合、ビア５０はＳｉ層７９又はＳｉＯ２層７８の内部まで延在し得る。
次いで、図７Ｇに示すように、デバイス７００のウェル７１を隣接デバイスからアイソレートするために、アイソレーション領域７０が形成され得る。アイソレーション領域７０は、コンタクト５５及び５６（図７Ｅ）が形成される領域間のデバイス層５４の部分をフォトレジストで覆い、露出された層を少なくともウェル７１の下、好ましくはアイソレーション層７８までエッチングすることによって形成され得る。そして、エッチングされた領域が、酸化物又はその他の好適なアイソレーション材料で充填され得る。
図８を参照するに、シリコン・オン・インシュレータ（“ＳＯＩ”）構成を有する半導体デバイス８００が示されている。デバイス８００は、バッファ層５３、デバイス層５４、ソース及びドレインのコンタクト５５及び５６、並びにゲート構造５７を含んでいる。これらの要素は、図６のデバイス６００に関して説明したのと同様のパラメータを有することができ、且つ同様の製造プロセスによって形成されることができる。デバイス８００はまた、実質的に平坦な層として、あるいはその他の好適な形態で形成され得る基板７２を含んでいる。
デバイス８００はまた、ＳＯＩ層８９、及びＳＯＩ層８９と基板７２との間の埋込酸化物層８２を含んでいる。ＳＯＩ層８９は、例えば、およそ１ｅ１４から１ｅ１９原子／ｃｍ３の範囲内の濃度を有するドープトＳｉ材料からなり得る。ＳＯＩ層８９は、デバイス８００の所望構成に応じて、ｐ型又はｎ型の何れかのドーピングを有し得る。デバイス８００は、デバイスコンタクトのうちの１つ以上（例えば、図示のコンタクト５５）をＳＯＩ層８９に電気的に結合する接続ビア８０を含んでいる。埋込酸化物層８２は基板７２をＳＯＩ層８９から電気的にアイソレートする。
図８に示すように、隣接し合うデバイスのそれぞれのＳＯＩ領域８９をアイソレートするために、アイソレーション埋込（注入）８８が用いられ得る。アイソレーション埋込８８は、ＳＯＩ層８９を形成するのに使用されるのとは反対の極性にドープされた材料で形成され、故に、隣接し合う集積デバイスそれぞれのＳＯＩ領域８９を横切っての導通を防止する。アイソレーション埋込８８は、十分に厚い場合に、ＳＯＩ層８９に双方向での電気アイソレーションを提供することが可能であり得るが、ＳＯＩ層８９とは反対極性を有するものであるアイソレーション埋込８８がＳＯＩ層８９とともにｎ−ｐ−ｎダイオードを形成する可能性がある。これは、オープンベースを有するｎ−ｐ−ｎダイオードが、隣接し合うＳＯＩ領域間で導通することを生じさせ得る。従って、他の一実施形態において、例えばＰｔ又は技術的に知られたその他の好適なドーパントなどの少数キャリアライフタイム短縮化ドーパントがアイソレーション埋込８８に付加されてもよい。
図９Ａを参照するに、エピタキシャルベースの基板アイソレーションを含む別の半導体デバイス９００が示されている。デバイス９００は、デバイス７００（図７Ａ）の基板７２及びバッファ層５３と同様の材料で形成され得る基板７２及びバッファ層９４を含んでいる。例えば、バッファ層９４は、０．１−０．５μｍの範囲内の厚さを有するＡｌＧａＮ材料と、０．１μｍから２μｍの厚さを有するＡｌＧａＮの１つ以上の層と、０．０１μｍから５μｍの厚さを有するＧａＮとからなり得る。基板７２は１つ以上のＳｉ、ＳｉＣ、又はＧａＡｓベース材料からなり得る。
デバイス９００は、基板７２上に形成された１つ以上の基板アイソレーション層９２を含んでいる。基板アイソレーション層９２は、例えばＡｌＮ、高Ａｌ含有率のＡｌＧａＮ材料、又はその他の好適材料などの材料で形成され得る。基板アイソレーション層９２の好適厚さは、デバイス９００に望まれる定格電圧に依存し、好ましくは、阻止されることが望まれる１００Ｖごとに０．５μｍから１μｍの範囲内とし得る。
デバイス９００はまた、主の電流導通チャネルを提供する電流導通領域９５と、電流導通領域９５上のバリア層９６とを含んでいる。電流導通領域９５は、ＧａＮ、ＩｎＧａＮ、又は技術的に知られたその他の好適材料からなることができ、好ましくは、約０．０１μｍから０．１μｍの範囲内の厚さを有する。バリア層９６は、Ｇａに対するＡｌの比が好ましくは約０．１から約１の範囲内であり且つ好ましくは約０．０１−０．０３μｍの範囲内の厚さを有するＡｌＧａＮ、又は技術的に知られたその他の好適材料からなり得る。実施形態のその他の観点を説明する際の明瞭性のために図示しないが、理解されるように、デバイス９００はまた、コンタクト５５及び５６の一方又は双方の下に、好ましくは約０．０１μｍから約０．０３μｍの範囲内の厚さのＳｉを有し得るＡｌＧａＮ、Ａｌ及びチタン（Ｔｉ）、又は技術的に知られたその他の好適材料からなり得るコンタクト領域１５（図１）を含み得る。
デバイス９００はまた、基板アイソレーション層９２とバッファ層９４との間に並列チャネルを形成する並列電流導通領域として機能する導電ウェル９３を含んでいる。並列電流導通領域９３は、１ｅ１７から１ｅ１９Ｓｉ／ｃｍ３の範囲内のＳｉドーピングを有するｎ型ＧａＮ材料で形成され得る。他の一実施形態において、並列電流導通領域９３は、電流導通領域９５が形成されるのと同様に、ＧａＮ材料の頂部のＡｌＧａＮ材料を用いて形成されてもよい。窒化物材料におけるピエゾ効果により、各ＡｌＧａＮ層の底部に２ＤＥＧが形成される。このような一実施形態において、ＡｌＧａＮ材料は好ましくは、約０．０２−０．０３μｍの範囲内の厚さと、約２０％から３０％の範囲内のＡｌ濃度とを有する。ＧａＮ材料は好ましくは、およそ０．１μｍの厚さを有する。
デバイス９００はまた、バッファ層９４内に、電流導通領域９５と並列電流導通領域９３との間のチャネル接続９０を含んでいる。チャネル接続９０は、好ましくは約１ｅ１７から１ｅ１９原子／ｃｍ３の範囲内の密度で、バッファ層９４内にＳｉ原子を注入することによって形成され得る。他の実施形態において、チャネル接続９０は、窒化チタンを備えたタングステン又はアルミニウムからなり得る。デバイス９００はまた、必要に応じて、アイソレーション領域９７を含み得る。アイソレーション領域９７は、デバイス７００（図７）のアイソレーション領域７０と同様の材料及び同様の手法にて形成されてもよいし、その他の好適材料及びプロセスにより形成されてもよい。例えば、アイソレーション領域９７は、デバイス９００の外側部分を少なくとも並列電流導通領域９３より下の深さ、好ましくは基板アイソレーション層９２内までエッチングし、エッチングされた領域を酸化物で充填することによって形成されてもよい。
図９Ｂは、シミュレーション９２０に示す従来の半導体デバイス（例えば、図１のデバイス１００）と、シミュレーション９３０に示す半導体デバイス９００との間での、シミュレーションした導通経路の比較を示している。シミュレーション９２０は、バッファ層１３上に形成された単一のチャネルを提供する単一の電流導通領域１４のみを有する半導体デバイスの導通経路を示している。シミュレーション９３０は、主の電流導通領域９５、バッファ層９４、並列チャネルを形成する並列電流導通領域９３、及び基板アイソレーション層９２を有する半導体デバイス９００のような半導体デバイスの導通経路を示している。
図９Ｃは、シミュレーション９２０、９３０それぞれにおける電流導通経路９４０、９５０の比較を図形的に示している。図９Ｃの電流導通経路９４０は、電流導通領域１４内の単一の主チャネルを流れる電流をしめしており、電流導通経路９５０は、第１の主電流導通領域９５内の主チャネルからバッファ層９４を横切って並列電流導通領域９３内の並列チャネルへと流れる電流を示している。
図１０を参照するに、集積半導体デバイス１０００が示されている。集積デバイス１０００は、単一の基板１０２上に集積された２つの隣り合った半導体デバイスを含んでおり、第１のデバイスは、コンタクト１０５、１０７及びゲート１０６によって制御され、第２のデバイスは、コンタクト１０８、１１０及びゲート１０９によって制御される。第１及び第２の半導体デバイスは、例えば、図４Ａに関して上述した半導体デバイス４００と同様のＧａＮ半導体デバイスとし得る。例えば、デバイス１０００において、基板１０２は、Ｓｉ、ＳｉＣ、ＧａＡｓ、及び／又はサファイアベースの材料のうちの１つ以上からなり得る。バッファ層１０３は、０．１−０．５μｍの範囲内の厚さを有するＡｌＮ材料と、０．１−２μｍの範囲内の厚さを有するＡｌＧａＮの１つ以上の層と、０．０１−５μｍの範囲内の厚さを有するＧａＮとからなり得る。デバイス層１０４は、０．０１−０．０３μｍの範囲内の厚さを有し且つおよそ１５−３０％の範囲内のＡｌ濃度を有するＡｌＧａＮからなり得る。コンタクト１０５、１０７、１０８、１１０は、ＴｉとＡｌとの混合物からなり得る。ゲート構造１０６、１０９は、ｐ型ＧａＮとＴｉＮ又はＮｉ及びＡｕとからなり得る。理解されるように、集積デバイス１０００内の各半導体デバイスそれぞれの構成要素は同一あるいは同様の特性を有する必要はないが、同様の特性を有する半導体デバイスは製造し易さ及びその他の利益をもたらし得る。
集積デバイス１０００は、各半導体デバイスの下のそれぞれのウェル領域１０１と、各半導体デバイスのコンタクト１０７、１１０からそれぞれのウェル領域１０１へと通じるそれぞれの接続ビア１００とを含んでいる。上述のように、基板１０２をｎ型基板、注入ウェルをｐ型ウェルとして、基板１０２に関して負の電位で動作するデバイスを提供することができる。他の一実施形態において、基板１０２をｐ型基板、ウェル領域１０１をｎ型ウェルとして、基板１０２に関して正の電位で動作するデバイスを提供することができる。ビア１００は、１μｍから５μｍの範囲内の厚さを有するＡｌ材料と、０．０１μｍから０．１μｍの範囲内の厚さを有する薄いＴｉＮ層と、ビア１００を完全に充填するＳｉＯ２とで構成され得る。
集積デバイス１０００において、ビア１００は、半導体デバイスの背面側からデバイスの正面側の接続部（例えば、図示のようにコンタクト１０７、１１０）への非常に低インダクタンスで低抵抗の経路を提供する。これらの特性は高周波動作に有利となり得る。デバイス層１０４及びバッファ層１０３の下の、デバイス１０００の背面側のウェル１１０の存在は、これらの特性を提供するとともに、背面電位を基板電位からアイソレートする。故に、集積デバイス１０００内の各半導体デバイスは、基板電位並びにそれぞれのゲート、ソース及びドレインのコンタクト１０５−１１０の電位からアイソレートされた、独立に制御される背面電位を有し、完全に独立した複数の半導体デバイスが提供される。
集積デバイス１０００は有意な利益を提供するが、導電ウェル１０１に伴う１つの潜在的な問題として、隣り合うウェルが、ラッチアップとして知られる望ましくない回路短絡状態をウェル１０１同士の間に生じさせ得るｎ−ｐ−ｎ接合又はｐ−ｎ−ｐ接合を作り出し得る。図１１を参照するに、別の集積デバイス１１００は、デバイス１０００（図１０）に関して上述したのと同様の要素を含むとともに、集積デバイス１１００内の隣り合う半導体デバイスのそれぞれのウェル１０１間に抑制領域１１１を含んでいる。抑制領域１１１は、少数キャリア再結合領域として構成されることができ、Ｐｔ又はその他の適切な再結合中心材料を用いて形成され得る。抑制領域１１１は、隣り合ったそれぞれのウェル１０１間でのラッチアップ状態を抑制する。
図１２を参照するに、シリコン・オン・インシュレータ（“ＳＯＩ”）構成を有する集積半導体デバイス１２００が示されている。デバイス１２００はバッファ層１２３及びデバイス層１２４を含んでいる。これらの要素は、デバイス８００（図８）に関して上述したのと同様のパラメータを有することができ、且つ同様の製造プロセスによって形成されることができる。デバイス１２００はまた、基板１２２、並びにバッファ層１２３と基板１２２との間のＳＯＩ層１２１及び埋込酸化物層１３０を含んでいる。これらの要素は、デバイス８００（図８）に関して上述したのと同様のパラメータを有することができ、且つ同様の製造プロセスによって形成されることができる。デバイス１２００は、電気コンタクト（例えば、図示のようにソースコンタクト１２９、１２７）をＳＯＩ層１２１に接続する接続ビア１２０を含んでいる。埋込酸化物層１３０は、基板１２２をＳＯＩ層から電気的にアイソレートし、基板電圧をＳＯＩ層電圧から独立なものにする。
デバイス１２００は、ソース及びドレインのコンタクト１２５、１２７、１２９と、ゲート構造１２６、１２８とを含んでいる。この実施形態において、集積デバイス１２００内の２つの隣り合う半導体デバイスは、ハーフブリッジ回路デバイスを形成するよう、ソースコンタクト１２９に対するドレイン及びドレインコンタクト１２５に対するソースとして機能する共通のコンタクト１２７を共有している。
集積デバイス１２００内のそれぞれのトランジスタデバイスに対応するＳＯＩ層２１２の領域同士をアイソレートするために、アイソレーション埋込（注入）１３１が使用されている。アイソレーション埋込１３１は、ＳＯＩ層１２１を形成するのに使用されるのとは反対の極性にドープされた材料で形成され、故に、隣り合う集積デバイスのＳＯＩ領域を横切っての導通を防止する。デバイス８００に関して上述したように、他の実施形態において、例えばＰｔ又は技術的に知られたその他の好適なドーパントなどの少数キャリアライフタイム短縮化ドーパントがアイソレーション埋込１３１に付加されてもよい。
図１３を参照するに、並列チャネル構成の集積半導体デバイス１３００が示されている。デバイス１３００は、半導体デバイス９００（図９）のような半導体デバイスを複数含んでいる。集積デバイス１３００は、集積デバイス１３００内の各半導体デバイスそれぞれの主チャネルを提供する第１の電流導通領域１３５と、各主チャネル１３５の上且つコンタクト１３７、１３８、１４１、１４２の下のバリア層１３６とを含んでいる。これらの要素は、上述のデバイス９００（図９）の要素と同様の特性を有することができ、且つ同様のプロセスによって形成されることができる。
集積デバイス１３００はまた、基板アイソレーション層１３２とバッファ層１３４との間で各デバイスそれぞれの並列導通チャネルを形成する導電ウェル１３３を含んでいる。並列電流導通領域１３３は、デバイス９００（図９）に関して上述したように、Ｓｉドーピングを有するｎ型ＧａＮ材料で形成され、あるいはＧａＮ材料の頂部のＡｌＧａＮ材料を用いて形成され、あるいはその他の適切な半導体材料によって形成され得る。バッファ層１３４内のそれぞれのチャネル接続１４０が、電流導通領域１３５と並列電流導通領域１３３との間に形成されている。チャネル接続１４０は、好ましくは１ｅ１７から１ｅ１９原子／ｃｍ３の範囲内の密度、より好ましくはおよそ１ｅ１８原子／ｃｍ３の密度で、Ｓｉ原子をバッファ層１３４内に選択的に注入することによって形成され、１１５０℃で２時間アニールされ得る。好ましくは、電流導通領域１３５、並列電流導通領域１３３、及びチャネル接続１４０は全て、ｎ型材料である。それぞれの電流導通領域１３５と並列電流導通領域１３３とが、チャネル接続１４０を介して電気的に接続される。
集積デバイス１３００はまた、基板１３１上に形成された１つ以上の基板アイソレーション領域１３２を含んでいる。基板アイソレーション領域１３２は、例えばＡｌＮ、高Ａｌ含有率のＡｌＧａＮ材料、又はその他の好適材料などの材料で形成され得る。デバイス９００（図９）に関して上述したように、基板アイソレーション領域１３２の好適厚さは、集積デバイス１３００に所望される定格電圧に応じて変わり得る。
集積デバイス１３００はまた、必要に応じて、アイソレーション領域１４３を含み得る。アイソレーション領域１４３は、デバイス７００（図７）のアイソレーション領域７０と同様の材料及び同様の手法にて形成されてもよいし、その他の好適材料及びプロセスにより形成されてもよい。例えば、アイソレーション領域１４３は、デバイス１３００の図示の部分を少なくとも並列電流導通領域１３３より下の深さ、好ましくは基板アイソレーション層１３２内までエッチングし、エッチングされた領域を酸化物で充填することによって形成されてもよい。チャネル接続１４０は、半導体デバイスの背面側からデバイスの正面側の接続部（例えば、図示のようにコンタクト１４２、１３８）への非常に低インダクタンスで低抵抗の経路を提供し、隣り合うデバイス間のアイソレーション領域１４３及びデバイスの背面側の基板アイソレーション層１３２の存在は、各半導体デバイスが、基板電位及び隣接デバイスのチャネル電位からアイソレートされた、独立に制御される背面電位を有することを可能にする。
図１４を参照するに、図１３に関して上述した半導体デバイス１３００と同様の複数の半導体デバイスを含んだ、並列チャネル構成を有する別の集積半導体デバイス１４００が示されている。集積デバイス１４００はまた、並列電流導通層１３３とバッファ層１３４との間に背面バリア層１４４を含んでいる。背面バリア層は、高Ａｌ含有率のＡｌＧａＮ材料又はＡｌＮ材料からなり得る。並列電流導通層１３３とバッファ層１３４との間に背面バリア層１４４を設けることは、並列電流導通領域１３３からコンタクト１３７、１３８、１４１、１４２へと電子が移動することを防止することによって、集積デバイス１４００の破壊電圧を上昇させる。
集積半導体デバイス１４００はまた、並列電流導通領域１３３からコンタクト１３８、１４２まで延在した金属材料からなるメタルチャネル接続１４５を含んでいる。メタルチャネル接続１４５は、並列電流導通層１３３に高Ａｌ含有率の材料を用いるデバイスのその他の種類のチャネル接続（例えば、Ｓｉチャネル接続など）に対する利点を提示し得る。何故なら、高Ａｌ含有率のＡｌＧａＮ材料にＳｉを注入することは、非導電性の材料、ひいては、不完全な接続を生じさせ得るからである。メタルチャネル接続１４５は、集積デバイス１４００の表面から並列電流導通領域１３３まで、メタルチャネル接続１４５に選択された領域をエッチングし、エッチングされた領域を金属で充填することによって形成され得る。メタルチャネル接続１４５を充填するのに使用される金属は、例えばＴｉ、Ａｌ、ＴｉＮ、Ｗ若しくはその他の好適金属、又はこれらの組合せなど、コンタクト１３７、１３８、１４１、１４２に使用されるのと同じ金属とし得る。
図１５を参照するに、集積半導体デバイス１５００の上面図が示されている。集積半導体デバイス１５００は、単一の基板１５００上に集積された４つの個々の半導体デバイス１５５１、１５５２、１５５３、１５５４を含んでいる。集積半導体デバイス１５００内の各半導体デバイスは、各々内でそれぞれの注入ウェル５１（図４）が表面の下方に形成されるそれぞれの注入領域１５０２、１５０５、１５０８、１５１１と、デバイス層５４（図４）及び電気接続（例えば、図４のコンタクト５５、５７及びゲート５６）が各デバイスに関して形成されるアクティブデバイス領域１５０３、１５０６、１５０９、１５１２とを含んでいる。各注入領域１５０２、１５０５、１５０８、１５１１の内側であるが、それぞれのアクティブデバイス領域１５０３、１５０６、１５０９、１５１２の外側に、ビア１５０１、１５０４、１５０７、１５１０がある。これらのビアは、それぞれの注入ウェルからそれぞれの半導体デバイスの正面側の接続部（例えば、ソース及び／又はドレインのコンタクト）への非常に低インダクタンスで低抵抗の経路を提供するために使用され得る。半導体デバイス１５５１、１５５２、１５５３、１５５４は、図１−１４の何れかを参照して上述したような半導体デバイスを含むことができ、好ましくは、図４−１４の何れかを参照して上述したような少なくとも１つの半導体デバイスを含む。図４−１４に関して上述した特徴を用いて、それぞれの半導体デバイスに、基板電位からアイソレートされた独立制御される背面電位、及び／又は隣接デバイスの導通領域からアイソレートされた導通領域が提供され得る。
図１６を参照するに、別の集積半導体デバイス１６００の上面図が示されている。集積半導体デバイス１６００は、単一の基板上に集積された２つの個々の半導体デバイス１６５１、１６５２を含んでいる。各半導体デバイスは、複数（この例では４つ）のビア１６０１−１６０８を半導体デバイス１６５１、１６５２の接続部に備えたアクティブ領域１６１０、１６２０を含んでいる。半導体デバイス１６５１、１６５２は、図１−１４の何れかを参照して上述したような半導体デバイスを含むことができ、好ましくは、図４−１４の何れかを参照して上述したような少なくとも１つの半導体デバイスを含む。図４−１４に関して上述した特徴を用いて、それぞれの半導体デバイスに、基板電位からアイソレートされた独立制御される背面電位、及び／又は、隣接デバイスの導通領域又は同じデバイス内のその他の導通領域からアイソレートされた導通領域が提供され得る。
上述の半導体デバイスは、数多くの目的で使用されることができる。例えば、上述の構造及びプロセスを用いて、１つの基板内に集積回路の部分として動作する複数の能動デバイスを形成することができる。そのようなデバイスの一般的なカテゴリーは、ダイオード、バイポーラ接合トランジスタ（“ＢＪＴ”）、及び電界効果トランジスタ（“ＦＥＴ”）を含み得る。
図１７を参照するに、集積半導体デバイスの例の回路図が示されている。これらの回路図は、（ａ）単一のトランジスタ、（ｂ）ハーフブリッジを形成するように直列接続された一対のトランジスタ、（ｃ）フルブリッジ回路を形成するように接続された４個のトランジスタのグループ、（ｄ）３相ブリッジを形成するように接続された６個のトランジスタのグループを含んでいる。高速スイッチング回路を形成するために、並列に（すなわち、構成（ｃ）に示すように）形成されたトランジスタのグループを使用することができる。
図１８を参照するに、集積ＧａＮ半導体デバイス１８００が示されている。デバイス１８００は、上述の材料及びプロセスを用いて形成され得る基板２０２、バッファ層２０３及びデバイス層２０４を含んでいる。デバイス１８００はまた、デバイス層２０４の上に形成された、上述の材料及びプロセスを用いて形成され得るドレインコンタクト２０５、ソースコンタクト２０６及びゲート構造２０７を含んでいる。デバイス１８００はまた、デバイス１８００の背面側で基板２０２内に形成されたウェル２０１にソースコンタクト２０６を接続するビア２００を含んでいる。
デバイス１８００はまた、基板２０２内の第２の導電ウェル２１１（ゲートウェルとも称し得る）との間に形成されたゲート保護ダイオードを含んでいる。ゲート保護ダイオードは、ビア２１２、ゲートパッド２０８及びメタル配線２０９（又はその他の構造）を介してゲート構造２０７に接続されている。ゲート保護ダイオードは、ゲート酸化膜の絶縁破壊電圧を上回り得る高電圧からゲート構造２０７を保護する。ゲートパッド２０８は、アイソレーション領域２１０によってデバイス層２０４からアイソレートされたデバイス１８００の領域上に形成されている。アイソレーション領域２１０は、所望の領域のデバイス層２０４をエッチング除去することによって、且つ／或いはデバイス層２０４の該領域内に例えばＮｉ、Ｆｅ、Ｖ若しくはその他の好適材料などの高エネルギー原子を有する材料を注入して、導通を防止するようにデバイス層２０４を損傷させることによって形成され得る。ゲート構造２０７とゲートパッド２０８とを接続するメタル配線２０９は、例えば、Ｓｉ及び／又はＣｕをドープされたＡｌからなり得る。他の例では、メタル配線２０９は、上述のドレイン及びソースのコンタクト２０５、２０６を形成するのに使用されるのと同じ金属材料、又は後の製造プロセスで高温が印加される場合の使用に特に有益となり得るポリＳｉ材料からなっていてもよい。
ビア２１２は、ゲートパッド２０８からゲートウェル２１１まで延在している。ゲートウェル２１１は導電ウェル領域であり、好ましくは、基板２０２とは反対の極性にドープされた材料である。例えば、ゲートウェル２１１はｎ型材料からなり、基板２０２はｐ型材料からなり、それにより、ゲートウェル２１１と基板２０２との間にゲート保護ダイオードとしてｐ−ｎツェナーダイオードが形成される。好適な一実施形態において、ゲートウェル２１１は、ｐ型基板２０２の上に位置する高濃度ドープされたｐ型材料の上に形成された、高濃度ドープされたｎ型材料からなる。このようなダイオードを用いると、臨界電圧に達するまでゲートパッド２０８と基板２０２との間に電流が流れることを阻止し、臨界電圧に達した後にはゲートパッド２０８と基板２０２との間に電流が流れるようにすることができる。ゲート構造２０７上の負電圧は、順バイアスされたｐ−ｎダイオードから、小さいバイアスで電流を生じさせることになる。ゲート構造２０７をソースコンタクト２０６に接続させる従来のゲート保護ダイオードと異なり、デバイス１８００内に示された構成は、余分な電流が、ソースコンタクト２０６にではなく、ビア２００、２１２を介して基板２０２に流れることを可能にする。
図１８を参照して説明したデバイス１８００はデバイス１８００のゲート構造２０７及びその他の要素に保護を提供するが、ゲート保護ダイオードを電流が流れる電圧がゲート構造２０７と基板２０２との間の電圧に基づくために問題が生じ得る。故に、基板２０２のバイアス印加は幾らかの独立性を失わせる。
図１９を参照するに、ウェル２２１内に包含されたゲートウェル２１１によってゲート保護ダイオードが形成された、別の集積ＧａＮ半導体デバイス１９００が示されている。このゲート保護ダイオードのゲート保護電圧は、（図１８のデバイス１８００においてのように）ゲート−基板間バイアスではなく、デバイス１９００のゲート−ソース間バイアスによって設定され、故に、独立した基板バイアスが可能になる。図１９には示していないが、理解されるように、ウェル２２１を基板２０２及びバッファ層２０３から更にアイソレートするために、図１−１７に関して上述したアイソレーション技術及び構造を使用することができる。
図２０を参照するに、別の集積ＧａＮ半導体デバイス２０００が示されている。デバイス２０００は、ゲート保護回路を形成するように、ＳＯＩ層２２４内に直列に複数の順バイアスダイオードを含んでいる。デバイス２０００は、基板２０２、埋込酸化物層２２３及びＳＯＩ層２２４を含んだＳＯＩ基板上に形成されている。
ＳＯＩ層２２４はｎ型材料とし得る。（例えばｐ型の）注入された導電領域２２５及び高濃度ドープされた（例えばｎ型の）トンネル領域２２６から、ＳＯＩ層２２４内にダイオードが形成され、導電領域２２５とトンネル領域２２６との間の接合がトンネル型構成を形成するようにされている。トンネル型のコンタクトは、ｐ−ｎ接合におけるドーピングが非常に高い（例えば、およそ１ｅ２０原子／ｃｍ３）ために如何なる電圧も阻止されないものである。そのようなコンタクトは、ｎ領域内の電子がｐ領域の価電子帯に直接的に移動（すなわち、トンネル）することができるときに生じ得る。故に、ｐ−ｎ接合は存在するものの、それはオーミック性すなわち導電性の接続のように見える。好適な一実施形態において、各ダイオードがおよそ１ボルトの電圧降下を形成し、直列の５つのダイオードがおよそ５ボルトの電圧降下を生み出す。ＳＯＩ基板はデバイス２０００を製造するコストを上昇させ得るが、上述の構成は、他の構成より少ない注入工程のみを必要とし、また、基板２０２からのデバイス２０００の能動素子の当然のアイソレーションを提供する。
図２１を参照するに、別の集積ＧａＮ半導体デバイス２１００が示されている。デバイス２１００は、ｐ型基板とし得る基板２０２と、ｎ型注入された導電ウェルとし得る導電ウェル２０１及びゲートウェル２１１とを含んでいる。
デバイス２１００は、ゲート誘電体として使用される複数のＧａＮ層を含み、ゲートウェル２１１とウェル２０１との間にバック（背面）チャネル領域２２８が形成された埋込（リセス）ＦＥＴデバイスを形成している。デバイス２１００は、従来のＭＯＳＦＥＴデバイスと同様に動作するように構成されることができる。デバイス２１００において、ウェル領域２０１及びゲートウェル領域２１１はそれぞれ埋込ＦＥＴのドレイン及びソースとして機能し、ゲートパッド２０８は埋込ＦＥＴのゲートとして機能する。ビア２２２がゲートパッド２０８をゲートウェル２１１に短絡させ、ビア２２７がウェル２０１を基板２０２に短絡させている。この構成において、ウェル２０１は埋込ＦＥＴのソースとして機能する。ゲートパッド２０８に印加される電位が、バックチャネル領域２２８内に電子の蓄積を生じさせて埋込ＦＥＴを“オン”状態に切り換えることで、接続２０５又は基板２０２とゲートパッド２０８との間に電流が流れることを可能にし、ゲートパッド２０８に存在する電圧を制限する。
図２２Ａを参照するに、別の集積ＧａＮ半導体デバイス２２００が示されている。デバイス２２００は、導電ウェル２２１内まで延在する２つのビア２３０、２３１を有するＧａＮ ＦＥＴデバイスである。ソースコンタクト２０６に接続された第１のビア２３０は、導電ウェル２２１内に形成されたオーミック領域２３２内まで延在している。オーミック領域２３２は、導電ウェル２２１を形成するのに使用されるのと同じキャリア型を有する材料（すなわち、ｎ型又はｐ型の材料）の高ドーズ注入を用いて形成され得る。例えば、導電ウェル２２１は、およそ１ｅ１６原子／ｃｍ３の濃度を有するｎ型材料で形成され、オーミック領域２３２は５ｅ１８原子／ｃｍ３の濃度で形成され得る。ドレインコンタクト２０５に接続された第２のビア２３１は、導電ウェル２２１内まで延在して、導電ウェル２２１とショットキーコンタクトを作り出す。
デバイス２２００の逆バイアス位置において（例えば、ドレインコンタクト２０５がソースコンタクト２０６に対して正であり、且つゲート構造２０７がゼロバイアスを有するとき）、導電ウェル２２１と領域２３１とによって形成されるショットキーダイオードは、ビア２３１からウェル領域２２１への電流を阻止する。ドレインコンタクト２０５のバイアスがソースコンタクト２０６に対して負になると、ゲートバイアスがゼロのままでありながら（そして、ＦＥＴが“オフ”状態のままでありながら）、電流がオーミック領域２３２を通って、導電ウェル２２１内へ、そしてそれを横切って、ドレインコンタクト２０５まで流れる。
デバイス２２００は、ゲート２０７が“オフ”であるときに、より低い電力損失で、ソースコンタクト２０６とドレインコンタクト２０５との間の電流を提供する。例えば、ＧａＮ ＦＥＴの従来の閾値電圧は、およそ２．１ボルトであるとし得る。一方、ソースコンタクト２０６がビア２３０によって導電ウェル２２１に電気的に接続されているとき、領域２３１とウェル２２１とによって形成されるダイオードでの電圧降下は、ほんのおよそ０．７ボルトである。故に、一定の電流において、ゲートが“オフ”状態にあるデバイス２２００を横切る電流は、従来のＧａＮ ＦＥＴデバイスで被る電圧降下のおよそ３３％のみの電圧降下をもたらす。
図２２Ｂを参照するに、別の集積ＧａＮ半導体デバイス２２００Ｂが示されている。デバイス２２００Ｂは、デバイス２２００に関して説明したのと同様の特徴を含んでいるが、ビア２３１の下でウェル２２１内に形成された第２のオーミック領域２３２Ｂをも含んでいる。第２のオーミック領域２３２Ｂは、導電ウェル２２１及びオーミック領域２３２を形成するのに使用されるのとは反対のキャリア型を有する材料（すなわち、ｎ型又はｐ型の材料）の高ドーズ注入を用いて形成されることができ、それによりＰＩＮ接合を形成し得る。
図２３を参照するに、別の集積ＧａＮ／Ｓｉ半導体デバイス２３００が示されている。デバイス２３００は、バッファ層２０３をゲート絶縁体として用いる埋込Ｓｉ ＦＥＴを含んでいる。デバイス２３００は、基板２０２、バッファ層２０３、デバイス層２０４、コンタクト２０５、２０６、ゲート構造２０７、及び導電ウェル２０１を含んでいる。これらは、デバイス２１００（図２１）に関して上述した要素と同様の材料及びプロセスで形成され得る。デバイス２３００はまた、アイソレーション領域２１０、第１のビア２２２、第２のビア２２７、Ｓｉ ＦＥＴウェル２４１、及び導電ウェル２０１とＳｉ ＦＥＴウェル２４１との間のバックチャネル領域２２８を含んでいる。これらもまた、デバイス２１００（図２１）に関して上述した要素と同様の材料及びプロセスで形成され得る。デバイス２３００はまた、Ｓｉ ＦＥＴ用の独立したドレイン及びゲート構造を含んでいる。Ｓｉゲート構造２４３及びＳｉ ＦＥＴドレイン２４２は、デバイス１８００（図１８）に関して上述したゲートパッド２０８と同様の材料及びプロセスで形成されてもよいし、その他の知られた好適な材料及びプロセスによって形成されてもよい。
デバイス２３００は更に、例えば抑制領域１１１（図１１）、アイソレーション埋込（注入）１３１（図１２）又はアイソレーション領域１４３（図１３）など、図４−２２に関して上述したアイソレーション構造のうちの１つ以上を表すアイソレーション構造２４０を含んでいる。しかしながら、理解されるように、上述したその他のアイソレーション構成、及び技術的に知られた従来からのアイソレーション技術が、アイソレーション構造２４０によって表されてもよい。
図２４を参照するに、別の集積ＧａＮ／Ｓｉ半導体デバイス２４００が示されている。デバイス２４００は、基板２０２、バッファ層２０３、デバイス層２０４、コンタクト２０５、２０６、ＧａＮゲート構造２０７、及び導電ウェル２０１を含んでいる。これらは、上述の材料及びプロセスで形成され得る。デバイス２４００はまた、アイソレーション領域２１０、ビア２２２、ビア２２７、ＦＥＴウェル２４１、及び導電ウェル２５１とＦＥＴウェル２４１との間のバックチャネル領域２２８を含んでいる。これらもまた、上述の材料及びプロセスで形成され得る。
デバイス２４００は、独立したＦＥＴソースコンタクト２４４及びドレインコンタクト２４２と、デバイス層２０４及びバッファ層２０３内にリセス化された独立したＭＯＳゲート２４３とを含んでいる。ゲート２４３は、デバイス層２０４を貫通し、且つバッファ層２０３内のＡｌＮ核形成層に達するまでバッファ層２０３を部分的に貫くようにエッチングすることによって達成され得る。エッチング工程中のＯ２の付加によって、あるいは技術的に知られたその他の好適プロセスによって、ＧａＮの選択エッチングを達成することができる。
デバイス２４００はまた、ＦＥＴウェル２４１とバックチャネル領域２２８との間に、低濃度ドープされた空乏領域２５０を含んでいる。好ましくは、空乏領域２５０は、ＦＥＴウェル２４１及びＦＥＴソースウェル２５１（例えば、ウェル２４１及び２５１は１ｅ１７−１ｅ１９／ｃｍ３にドープされ得る）より低いドーパント濃度（例えば、約１ｅ１４−１ｅ１７／ｃｍ３の範囲内）を有する。これは、集積されたＳｉ ＦＥＴの破壊電圧を上昇させる。デバイス２４００は、ＣＭＯＳ（相補型金属酸化膜半導体）型回路を可能にするように、ＳｉのｐチャネルトランジスタをＧａＮのｎチャネルトランジスタと集積することを可能にする。例えば、ウェル２０２は、ｎ型ウェルを形成するように４−８ｅ１６／ｃｍ３のドーズ量でアンチモンを注入することによって形成され得る。領域２５０は、ｐ型ドリフトウェルを形成するように１ｅ１７／ｃｍ３のボロンを注入されることができ、それにより、正味２ｅ１６／ｃｍ３のｐ型ドーピングを有するドリフトウェルをもたらす。領域２４１及び２５１は、高濃度ドープされたオーミックコンタクト領域を形成するように１ｅ１８のボロンを注入され得る。ドリフトウェル２５０とウェル２０２との間に形成されるｐ−ｎ接合は、コンタクト２４２に印加されるＳｉ ＦＥＴドレイン電圧が負であり且つバックチャネル領域２２８が“オフ”状態にあるときに電圧を阻止することになる。ゲート２４３における負バイアスは、領域２２８内に正孔の蓄積をもたらし、デバイスを“オン”させる。すると、接続２４４からｐ型ウェル２５１及びバックチャネル領域２２８を通ってドリフトウェル２５０へ、そしてコンタクト領域２４１及び接続２４２を介して外へ、電流が流れることができる。
デバイス２４００は、導電ウェル２０１とウェル２４１、２５１とを分離するアイソレーション構造２４０を含んでいる。図２４のアイソレーション構造２４０は各々、例えば抑制領域１１１（図１１）、アイソレーション埋込（注入）１３１（図１２）又はアイソレーション領域１４３（図１３）など、図４−２２に関して上述したアイソレーション構造のうちの１つ以上を表す。しかしながら、理解されるように、上述したその他のアイソレーション構成、及び技術的に知られた従来からのアイソレーション技術が、アイソレーション構造２４０によって表されてもよい。
図２５Ａを参照するに、別の集積ＧａＮ／Ｓｉ半導体デバイス２５００が示されている。デバイス２５００は、デバイス２４００（図２４）に関して上述したのと同様の要素を含んでおり、ここではそれらの要素の説明は繰り返さないこととする。デバイス２５００はまた、Ｓｉゲート２４３の周りに高誘電率（“ｈｉｇｈ−ｋ”）誘電体材料２６０を含んでいる。ｈｉｇｈ−ｋ誘電体材料２６０は、ゲート構造を形成する際に典型的に使用される二酸化シリコン又は同様の材料より高い誘電率を有する材料を意味する。ｈｉｇｈ−ｋ誘電体材料２６０を追加することは、電流リークに対するポテンシャルを低減させながらゲートキャパシタンスを増大させる。ｈｉｇｈ−ｋ誘電体材料２６０は、既知の好適材料から形成されることができ、好ましくは、例えばケイ酸塩アルミニウムハフニウム、二酸化アルミニウムハフニウムなどのＡｌＨｆＳｉＯｘ材料の系列内の材料から形成される。ｈｉｇｈ−ｋ誘電体材料２６０における最も好適なＡｌ、ハフニウム（Ｈｆ）及びＳｉの組成は様々であり得る。ｈｉｇｈ−ｋ誘電体材料２６０は、ゲート構造２４３の形成に先立って、例えば原子層成長（“ＡＬＤ”）、プラズマ化学気相成長（“ＰＥＣＶＤ”）又はその他の好適な堆積法などの方法を用いて、低温手法で堆積され得る。デバイス２５００の他の一実施形態において、Ｓｉゲート構造２４３での同様の利益を実現するために、Ｓｉ酸化技術、又は誘電体の堆積と組み合わされた低温酸化技術が用いられてもよい。
図２５Ｂに示す他の一実施形態において、デバイス２５００Ｂは、バッファ層２０３を完全に貫くようにエッチングした、ｈｉｇｈ−ｋ絶縁体２６０Ｂを備えたゲート構造２４３Ｂを含んでいる。これは、ｈｉｇｈ−ｋゲート酸化膜とゲート構造との間にバッファ層材料を有さずに形成されるゲート構造をもたらす。その利点は、デバイスをターンオンさせるのに必要なゲート電圧が低いこと、及び、リセス工程がビア２２２のエッチング工程と結合されて、製造のコスト及び複雑さが低減されることを含む。
図２６を参照するに、別のＧａＮトランジスタデバイス２６００が示されている。デバイス２６００は、例えばＳｉ、ＳｉＣ又はその他の半導体材料とし得る基板３０２と、基板３０２内に形成され、第１のビア３００によってソースコンタクト３０８に接続された導電ウェル３０１とを含んでいる。導電ウェル３０１は、デバイス層３０４のアクティブ部の下方の領域を覆っている。デバイス２６００はまた、導電ウェル３０１を取り囲む領域へのオーミックコンタクトを形成する第２のビア３０７を含んでおり、隣接するオーミックウェル３０５が形成されている。導電ウェル３０１は、高濃度ドープされたｐ型Ｓｉ材料で形成されることができ、オーミックウェル３０５は、高濃度ドープされたｎ型Ｓｉ材料で形成されることができ、導電ウェル３０１とオーミックウェル３０５との間の基板３０２の非注入部分は、低濃度ドープされた材料にされている。
デバイス２６００は有利なことに、基板３０２の半導体特性を用いて、ドレインコンタクト３０６への高電圧スパイクからデバイス２６００を保護する。導電ウェル３０１、オーミックウェル３０５、及び導電ウェル３０１とオーミックウェル３０５との間の基板３０２の部分が、ｐｉｎダイオードを形成する。ドレインコンタクト３０６における高電圧スパイクの間、導電ウェル３０１とオーミックウェル３０５との間に形成されるｐｉｎダイオードはアバランシェ状態となり、基板３０２を横切って導電ウェル３０１に電荷を移動させることになる。高電圧スパイクのエネルギーが、デバイス２６００のダメージ又は破壊をもたらしうる臨界電圧に達する前に、ｐｉｎダイオードでのアバランシェ状態が引き起こされるように、導電ウェル３０１、オーミックウェル３０５及び基板３０２をドープすることができる。理解されるように、隣接する構造及びデバイスからデバイス２６００並びに導電ウェル３０１及びオーミックウェル３０５をアイソレートするため、図１−２５に関して上述したアイソレーション構造もデバイス２６００に組み込まれ得る。
図２７を参照するに、別の集積ＧａＮ半導体能動デバイス２７００が示されている。デバイス２７００は、ビア接続４００、４７３、４７４を用いてＧａＮデバイスと集積されたバイポーラトランジスタデバイスを含んでいる。集積デバイス２７００のＧａＮ部分は、ＧａＮドレイン４６６、ＧａＮソース４６８及びＧａＮゲート４６９によって形成されている。これらは、上述の実施形態に従って形成されて動作され得る。デバイス２７００において、ウェル４０１は、ＧａＮデバイスのデバイス層２０４のアクティブ領域の下の領域においてＳＯＩ層２２４内に位置し、ＧａＮデバイスの背面部分をアイソレートしている。
図２７に示すように、デバイス２７００は、デバイス２０００（図２０）に関して上述したようなＳＯＩ絶縁構造を含んでいる。一実施形態において、ウェル４０１はｐ型ウェルであり、ＳＯＩ層２２４はｎ型材料で形成される。しかしながら、理解されるように、これに代えて、あるいは加えて、図１−２６に関して上述した何れのアイソレーション構造が用いられてもよい。また、他の一実施形態において、デバイス２７００はウェル４０１を含んでいなくてもよく、その他の種類の背面側アイソレーションを含んでいてもよい。
集積デバイス２７００のバイポーラ部分は、バイポーラドレインコンタクト４７２及びバイポーラベースコンタクト４７１によって形成されている。図２７には示していないが、バイポーラベースコンタクト４７１及びバイポーラドレインコンタクト４７２は、例えば抑制領域１１１（図１１）、アイソレーション埋込（注入）１３１（図１２）又はアイソレーション領域１４３（図１３）など、図４−２６に関して上述した１つ以上のアイソレーション構成によって、デバイス層２０４のアクティブＧａＮ領域からアイソレートされることができる。
集積デバイス２７００のバイポーラ部分は、ビア４７３及び４７４を用いて“埋込”されている。デバイス４７００のバイポーラドレイン４７２は、１ｅ１６−１ｅ１９／ｃｍ３の範囲内のドーピングで注入されたウェル４７０を用いて作り出され、ビア４７４がバイポーラドレインコンタクト４７２からこの注入ウェル４７０内まで延在している。ウェル４７０は、ｎ型ＳＯＩ層２２４内のｐ型材料とし得る。他の一実施形態において、コンタクトを更に改善するために、バイポーラベースコンタクト４７１の下に別のウェル（図示せず）が注入されてもよく、あるいは、ウェル４０１は破壊電圧を高めるように高濃度ドープ領域と低濃度ドープ領域とで構成されてもよい。一例は、ＳＯＩ層を１ｅ１７／ｃｍ３でＡｓドープし、ウェル４０１及び４７０に密度１ｅ１８／ｃｍ３のボロンを注入するものである。接続ビア４７３はＳＯＩ層へのコンタクトを作り出し、ビア４００及び４７４はそれぞれコレクタ領域４０１及びエミッタ領域４７０に接続している。接続４７１に負バイアスが印加されるとき、ＳＯＩ層はエミッタ及びコレクタの領域４７０及び４０１に対して負バイアスされることになる。すると、ウェル４０１と４７０との間の領域のＳＯＩ層を通って正孔が導通することができる。
以上の説明及び図面は単に、ここに記載された特徴及び利点を達成する特定の実施形態の例示と見なされるべきものである。具体的なプロセス条件には変更及び代用が為され得る。従って、本発明の実施形態は、以上の説明及び図面によって限定されるものとして見なされるべきでなく、請求項の要素によってのみ限定されるものである。

Claims (45)

  1. 基板と、
    化合物半導体材料を有する少なくとも１つの内部層と、
    電流導通領域を含むデバイス層であり、窒化ガリウムを有するデバイス層と、
    前記デバイス層の上に形成された少なくとも１つのコンタクトと、
    前記内部層を介して前記コンタクトに電気的に接続された導電ウェルであり、少なくとも一方のバイアス極性において周囲材料から電気的にアイソレートされる導電ウェルと、
    を有するトランジスタデバイス。
  2. 前記導電ウェルは、前記周囲材料と反対の極性のドーピングを有する、請求項１に記載のトランジスタデバイス。
  3. 前記導電ウェルはドーピングを有し、前記周囲材料は実質的にアンドープである、請求項１に記載のトランジスタデバイス。
  4. 前記少なくとも１つの内部層の前記化合物半導体材料は、
    窒化アルミニウムと、
    窒化アルミニウムガリウムと、
    窒化ガリウムと
    を有する、請求項１に記載のトランジスタデバイス。
  5. 前記基板は、
    シリコンと、
    炭化シリコンと、
    サファイアと、
    窒化アルミニウムと、
    窒化ガリウムと、
    ガリウム砒素と
    のうちの少なくとも１つを有する、請求項１に記載のトランジスタデバイス。
  6. 前記基板の上に形成された絶縁層と、該絶縁層の上に形成されたドープされた導電性材料と、を更に有する請求項１に記載のトランジスタデバイス。
  7. 前記周囲材料はｐ型基板を有し、前記導電ウェルはｎ型材料を有する、請求項１に記載のトランジスタデバイス。
  8. 前記周囲材料はｎ型基板を有し、前記導電ウェルはｐ型材料を有する、請求項１に記載のトランジスタデバイス。
  9. 前記周囲材料は実質的に非導電性であり、前記導電ウェルは導電材料を有する、請求項１に記載のトランジスタデバイス。
  10. 前記導電ウェルは、前記基板内に注入された導電材料を有する、請求項１に記載のトランジスタデバイス。
  11. 前記導電ウェルは、前記基板の上方に形成された導電材料の層を有する、請求項１に記載のトランジスタデバイス。
  12. 前記デバイス層の頂面から前記導電ウェルまで延在して前記コンタクトを前記導電ウェルに電気的に接続する導電ビア、を更に有する請求項１に記載のトランジスタデバイス。
  13. 前記導電ビアはタングステン又は銅を有する、請求項１２に記載のトランジスタデバイス。
  14. 前記導電ビアはアルミニウム、シリコン又は金を有する、請求項１２に記載のトランジスタデバイス。
  15. 複数の導電ウェルを更に有する請求項１２に記載のトランジスタデバイス。
  16. 前記デバイス層の上に形成されたソースコンタクト及びドレインコンタクトと、
    前記デバイス層の上で前記ソースコンタクトと前記ドレインコンタクトとの間に形成されたゲート構造と
    を更に有し、
    前記複数の導電ウェルは１つのｐｉｎダイオードを形成し、それぞれの導電ウェルが前記ソースコンタクト及び前記ドレインコンタクトに電気的に接続されている、
    請求項１５に記載のトランジスタデバイス。
  17. 前記デバイス層の上に形成されたソースコンタクト及びドレインコンタクトと、
    前記デバイス層の上で前記ソースコンタクトと前記ドレインコンタクトとの間に形成されたゲート構造と
    を更に有し、
    前記複数の導電ウェルは、直列の複数のＰ−Ｎダイオードを形成し、それぞれの導電ウェルが前記ソースコンタクト、前記ドレインコンタクト及び前記ゲート構造のうちの１つに電気的に接続されている、
    請求項１５に記載のトランジスタデバイス。
  18. 前記直列の複数のＰ−Ｎダイオード内の１つおきのＰ−Ｎダイオードがトンネル接合を含む、請求項１７に記載のトランジスタデバイス。
  19. 前記複数の導電ウェルのうちの少なくとも１つは、導電ビアへのショットキー接続を有する、請求項１５に記載のトランジスタデバイス。
  20. 前記複数の導電ウェルのうちの少なくとも１つは、導電ビアへの接続にオーミック領域を有する、請求項１５に記載のトランジスタデバイス。
  21. 前記基板と前記導電ウェルとの間に形成された複数の導電層を更に有し、該複数の導電層は交互のドープ極性を有する、請求項１に記載のトランジスタデバイス。
  22. 前記デバイス層内の第１の電流導通領域と、
    前記導電ウェル内の第２の電流導通領域と、
    を更に有する請求項１に記載のトランジスタデバイス。
  23. 前記内部層を貫通して延在して前記第１の電流導通領域と前記第２の電流導通領域とを接続するチャネル接続、を更に有する請求項２２に記載のトランジスタデバイス。
  24. 前記チャネル接続は、タングステンと、窒化チタンを備えたアルミニウムと、シリコンと、のうちの少なくとも１つを有する、請求項２３に記載のトランジスタデバイス。
  25. 当該トランジスタデバイスは、複数のトランジスタデバイスを有する集積回路の一部である、請求項１に記載のトランジスタデバイス。
  26. 前記複数のトランジスタデバイスの下のそれぞれの基板が、少なくとも一方の極性において電気的にアイソレートされる、請求項２５に記載のトランジスタデバイス。
  27. 前記集積回路は、前記複数のトランジスタデバイスに対する複数のそれぞれの電流導通領域を有し、該複数のそれぞれの電流導通領域は、アイソレーション構造によって相互にアイソレートされている、請求項２５に記載のトランジスタデバイス。
  28. 前記複数のトランジスタデバイスは第２のトランジスタデバイスを含み、該第２のトランジスタデバイスは、
    前記デバイス層の上に形成され、別の電流導通領域に電気的に接続されたコンタクトと、
    該第２のトランジスタデバイスの前記コンタクトに前記内部層を介して電気的に接続された第２の導電ウェルと
    を有する、請求項２５に記載のトランジスタデバイス。
  29. 前記アイソレーション構造は、電流導通層内に形成されて前記複数のそれぞれの電流導通領域を分離するダイオードを有する、請求項２７に記載のトランジスタデバイス。
  30. 前記ダイオードは、第１のドーピング極性を有する注入された導電領域と、第２のドーピング極性を有するトンネル領域とを有する、請求項２９に記載のトランジスタデバイス。
  31. 前記複数のトランジスタデバイスのうちの少なくとも２つが、共通のコンタクトを共有している、請求項２５に記載のトランジスタデバイス。
  32. ソースコンタクト、ドレインコンタクト、及び金属酸化膜半導体ゲート構造を更に有し、前記金属酸化膜半導体ゲート構造は、電子を蓄積するバックチャネル領域の上方に位置する、請求項１に記載のトランジスタデバイス。
  33. 前記内部層を介して前記導電ウェルに電気的に接続されたソースコンタクトと、
    前記内部層を介して第２の導電ウェルに電気的に接続されたドレインコンタクトと、
    前記ソースコンタクトと前記ドレインコンタクトとの間で前記デバイス層内にエッチングされた開口部と、
    少なくとも部分的に前記エッチングされた開口部内に形成されたゲート構造と、
    前記導電ウェルと前記第２の導電ウェルとの間に形成された、電子を蓄積するバックチャネル領域と、
    を更に有する請求項１に記載のトランジスタデバイス。
  34. 当該トランジスタデバイスは更に、前記導電ウェル及び前記第２の導電ウェルのうちの一方と前記バックチャネル領域との間に形成された空乏領域を有し、該空乏領域は、前記導電ウェルより低いドーパント濃度を有する、請求項３３に記載のトランジスタデバイス。
  35. 当該トランジスタデバイスは更に、前記エッチングされた開口の内面を覆う誘電体材料を有し、該誘電体材料は、前記ゲート構造より高い誘電率を有する、請求項３４に記載のトランジスタデバイス。
  36. 基板を用意する工程と、
    少なくとも一方のバイアス極性において周囲材料から電気的にアイソレートされる導電ウェルを形成する工程と、
    前記基板及び前記導電ウェルの上に少なくとも１つの内部層を形成する工程と、
    前記内部層の上に、窒化ガリウムを有するデバイス層を形成する工程と、
    前記デバイス層の表面にコンタクトを形成する工程と、
    前記デバイス層及び前記内部層を貫通して前記導電ウェルまで延在し且つ前記コンタクトを前記導電ウェルに電気的に接続する導電ビアを形成する工程と、
    を有するトランジスタデバイスを製造する方法。
  37. 前記導電ウェルを形成する工程は、前記基板にドーパントを注入することを有する、請求項３６に記載の方法。
  38. 前記ドーパントはボロンを有する、請求項３７に記載の方法。
  39. 前記導電ウェルを形成する工程は更に、
    前記基板上でシリコン酸化を実行し、
    前記基板上にフォトレジストパターンを形成し、
    パターニングされた領域内から酸化シリコンを除去し、
    前記基板にドーパントを注入し、
    前記フォトレジストパターン及び残存している酸化物を剥離し、且つ
    ウェハを高温でアニールする
    ことを有する、請求項３６に記載の方法。
  40. 前記導電ウェル及び前記基板はシリコン・オン・インシュレータウェハの一部である、請求項３６に記載の方法。
  41. 前記導電ウェル内にアイソレーション構造を形成する工程を更に有する請求項４０に記載の方法。
  42. 前記アイソレーション構造を形成する工程は、
    前記導電ウェルの上に酸化バリア材料を堆積し、
    前記バリア材料の上にフォトレジストパターンを形成し、
    前記フォトレジストパターンから露出された領域の前記酸化バリア材料を除去し、
    前記フォトレジストパターンを除去し、且つ
    前記導電ウェルの露出部分を、該露出部分を高温蒸気に晒すことによって、下方に前記シリコン・オン・インシュレータウェハの埋込酸化物層まで酸化する
    ことを有する、請求項４１に記載の方法。
  43. 前記アイソレーション構造を形成する工程は、
    注入バリア材料を堆積し、
    前記バリア材料の上にフォトレジストパターンを形成し、
    前記フォトレジストパターンから露出された領域の前記注入バリア材料を除去し、
    前記フォトレジストパターン及び注入バリア材料を剥離し、且つ
    前記導電ウェルを高温でアニールする
    ことを有する、請求項４１に記載の方法。
  44. 前記基板上に、複数のトランジスタデバイスを有する集積デバイスを形成する工程と、
    それぞれのトランジスタデバイスに対応する複数の導電ウェルを形成する工程であり、各導電ウェルが、少なくとも一方のバイアス極性において周囲材料から電気的にアイソレートされる、工程と、
    を更に有する請求項３６に記載の方法。
  45. 前記それぞれのトランジスタデバイスを電気的にアイソレートすることを更に有する請求項４４に記載の方法。
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