TWI572037B - 電晶體裝置及其形成方法 - Google Patents

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羅伯特 畢曲
約翰 史泰登
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Description

電晶體裝置及其形成方法
本發明係有關於一種具有後表面隔離之半導體裝置。
 發明背景
多數半導體裝置使用半導體材料之導電性質。這些半導體材料可包括，例如，矽(Si)或含矽材料，鍺，或包括氮化鎵(GaN)之材料。
特別地，因為功率半導體裝置傳導大電流及支持高電壓之能力，所以氮化鎵半導體裝置越來越需要功率半導體裝置。這些裝置之發展已大致集中在高功率/高頻率應用。為這些種類之應用製造之裝置係以呈現高電子遷移率之一般裝置結構為基礎且多樣地被稱為異接面場效電晶體(HFET)，高電子遷移率電晶體(HEMT)，或調變摻雜場效電晶體(MODFET)。這些種類之裝置通常可耐受高電壓同時以高頻率操作。
一氮化鎵高電子遷移率電晶體裝置包括具有至少兩內層之一半導體基材(例如，一矽基材)。該等不同內層具有不同能帶間隙，這造成促成一靠近該等兩層之接面，特別是在具有較窄能帶間隙之層中的導電二維電子氣體(2DEG)區域。在一氮化鎵半導體裝置中，造成極化之該等層通常包括一氮化鎵鋁(AlGaN)之障壁層，且該障壁層靠近一氮化鎵之一電流傳導層地形成。該極化產生該二維電子氣體區域，使電荷可流經該裝置。這障壁層可摻雜或未摻雜。
因為一二維電子氣體區域通常在一氮化鎵電晶體裝置之閘極係在零閘極偏壓時在該閘極下方，大部份氮化鎵裝置通常是接通，或耗盡型裝置。如果該二維電子氣體區域可以耗盡，即，移除，當該閘極係在零施加閘極偏壓時，該氮化鎵裝置可操作為一增強模式裝置。因為多數增強模式裝置提供之增加安全性，它們通常是斷路的且是必要的。一增強模式裝置需要一施加在該閘極之正偏壓以便傳導電流。
第1圖顯示一習知氮化鎵電晶體裝置100。裝置100包括：一基材11，其可由，例如，矽(Si)，碳化矽(SiC)，藍寶石，或其他材料構成；一或多個過渡層12，其係形成在該基材11上方且可由厚度各大約0.1至大約1.0μm之氮化鋁(AlN)層及氮化鋁鎵(AlGaN)層構成；一緩衝層13，其形成在一或多個過渡層12上方且通常由氮化鎵構成並且通常厚度為大約0.5至大約3μm；一電流傳導區域14，其形成在該緩衝層13上方以提供一電流傳導通道，且可由厚度通常為大約0.01至大約0.1μm之氮化鎵或氮化銦鎵(InGaN)構成；多數接觸區域15，其形成在該電流傳導區域14之上方或外側，且通常由氮化鋁鎵，鋁，鈦(Ti)及矽構成，並且通常厚度可為大約0.01至0.03μm；一障壁層16，其形成在該電流傳導區域14上方且在該等接觸區域15之間，且通常由鋁對鎵比率為大約0.1至大約1且厚度大約為0.01至大約0.03μm之氮化鋁鎵構成；一閘極結構17，其形成在該障壁層16上方且由具有一鎳(Ni)及金(Au)金屬接頭之p型氮化鎵構成；及多數歐姆接觸金屬18、19，其形成在該等接觸區域15上方且分別在一源極及汲極接觸區域，且可由鈦及鋁構成並且具有一例如鎳及金之蓋金屬。電流傳導區域14、接觸區域15及障壁層16共同地形成一裝置層，且該裝置層係為電氣連接及控制裝置100而設置。
第2圖顯示另一習知氮化鎵電晶體裝置200。裝置200包括基材21，過渡層22，緩衝層24，通道層25，接觸區域26，障壁層27，閘極結構28，及源極與汲極接頭29與30。這些層可具有與第1圖所述者類似之參數。此外，裝置200具有一穿過晶圓通孔20，且該通孔20由一頂側接頭(即，由源極接頭30，如第2圖所示，或由源極接頭29)延伸穿過包括該基材之所有材料層到在該基材21之底側上的一金屬層31。
第3圖顯示另一習知氮化鎵電晶體裝置300。裝置300包括基材41，過渡層42，緩衝層43，包括一通道層之電流傳導區域44，接觸區域45，障壁層47，閘極結構48，及源極與汲極接頭46與49。這些層可具有與第1與2圖所述者類似之參數。裝置300包括一與該源極接頭49連接之基材連接通孔40。與半導體裝置200之通孔20(第2圖)不同，半導體裝置300之通孔40端接在基材41中且未一直延伸至基材41之背側。
例如依據第2與3圖所述之通孔連接提供由該半導體裝置之背側(例如，該基材之背側)至該裝置之一前側(例如，一源極或汲極接頭，閘極結構，其他元件)之一非常低電感及低電阻路徑。這對於這些裝置欲使用之高頻率操作而言是重要的。習知氮化鎵電晶體裝置100、200與300具有多個缺點。當使用例如矽之導電基材11時，裝置100(第1圖)具有一浮動基材電位。如果該基材電壓變成太正，這會導致不小心之裝置啟動。此外，負基材電壓可導致該裝置100之電阻增加。裝置200與300(第2、3圖)藉連結各個基材21、41與各個接頭30、49解決這個問題。但是，對積體裝置而言，各裝置所需之基材電位可以不同。電氣連接該基材與該接頭可產生具有非最佳基材電位之某些積體裝置。
此外，經常需要具有與一裝置之背側連接之一散熱器，如圖所示，例如，具有裝置200之散熱器31(第2圖)。除非在該散熱器31與該基材21包括中間絕緣材料，否則電氣連接該基材21與該接頭30會產生存在該散熱器31之一不需要電壓。但是，在該散熱器31與該基材21之間包括絕緣材料會不利於該散熱器31之有效性。絕緣材料增加熱阻，且在31與21之間的絕緣材料將熱留在該裝置內。但是包括這材料經常變成是不需要的，例如當使用多數裝置形成一電路且使用相同散熱器時。
不需要，但是經常必須在該散熱器31與該基材21之間包括絕緣材料的一例子是當兩氮化鎵場效電晶體(“FET”)串聯連接以形成一降壓轉換器。在一降壓轉換器中之一第一場效電晶體具有一接地之源極，及與一交換節點連接之一汲極。該第二裝置具有與該交換節點連接之一第二源極及與一高電壓連接之一汲極。因此，兩場效電晶體裝置在該交換節點與相同電位連接，且以一交替方式接通，使得該交換節點電壓在接地與高電位之間交替。如果整個基材接地(即，該第一場效電晶體裝置之源極電位)，則該第二裝置之源極之電位將相對該基材變高，在這第二場效電晶體裝置中產生一極大電阻。如果該基材電位係設定為一交換節點電壓，則該第一裝置將相對在該源極下方之基材具有一高負電位且它的電阻將變高。
因此需要可以獨立地控制在一積體半導體裝置之各接頭下方的電位，同時亦具有將該半導體裝置之背側設定在一獨立電位的彈性。
包括氮化鋁鎵、氮化銦鋁及氮化銦鋁鎵之氮化鎵系材料全部是直接能帶間隙材料。這產生獨特之裝置行為，例如當電子與電洞再組合時產生光，非常短少數載流子壽命，及在突崩現象時快速產生載流子。後者之特性使氮化鎵裝置在一突崩現象發生時非常難以控制，且通常導致該部件之毀壞。另一方面，矽具有一間接能帶間隙，可有平順及受控制之突崩，及在突崩情況下安全之裝置操作。
因此需要在一單一裝置中組合以矽為主之裝置之有利突崩能力與氮化鎵之改良速度及電阻特性。
 發明概要
藉由提供獨立地連接在一半導體裝置之一部份中之一基材區域與其各個裝置之一接頭，以下所述實施例解決上述問題及其他問題。為達到這目的，說明的是為互相隔離該基材及其他元件同時讓其他元件可被電氣連結而提供之一或多個植入井或擴散導電區域與多數通孔連接之一組合。
圖式簡單說明
第1圖顯示一習知氮化鎵電晶體裝置之橫截面圖。
第2圖顯示使用一穿過晶圓通孔之一習知氮化鎵電晶體裝置之橫截面圖。
第3圖顯示使用一基材連接通孔之一習知氮化鎵電晶體裝置之橫截面圖。
第4A圖顯示依據本發明之一第一實施例形成之一電晶體裝置之橫截面圖。
第4B-4G圖顯示用以形成第4A圖之電晶體裝置之一程序。
第5圖顯示依據一第二實施例形成之一電晶體裝置之橫截面圖。
第6圖顯示依據一第三實施例形成之一電晶體裝置之橫截面圖。
第7A圖顯示依據本發明之一第四實施例形成之一電晶體裝置之橫截面圖。
第7B-7G圖顯示用以形成第7A圖之電晶體裝置之一程序。
第8圖顯示依據一第五實施例形成之一電晶體裝置之橫截面圖。
第9A-C圖顯示依據一第六實施例形成之一電晶體裝置之橫截面圖。
第10圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第11圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第12圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第13圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第14圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第15圖顯示依據在此所述之實施例之一積體半導體裝置的上下圖。
第16圖顯示依據在此所述之實施例之一積體半導體裝置的上下圖。
第17圖顯示依據在此所述之實施例之多數積體半導體裝置的示意圖。
第18圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第19圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第20圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第21圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第22A圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第22B圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第23圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第24圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第25A圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第25B圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第26圖顯示依據在此所述之實施例之一電晶體裝置的橫截面圖。
第27圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
 較佳實施例之詳細說明
在以下詳細說明中，參考某些實施例。這些實施例係充分詳細地說明以使所屬技術領域中具有通常知識者可實施它們。可了解的是可使用其他實施例且可進行各種結構、邏輯及電氣變化。又，說明各包括數個步驟之各種方法及程序。應了解的是除非另外指明，該等步驟可依所述順序，或任何不同順序實施。
雖然在此所述之實施例包括多數氮化鎵半導體裝置，應了解的是本發明不限於氮化鎵半導體裝置。例如，該等所述實施例可應用於使用不同導電材料之多數半導體裝置及其他裝置，只舉例來說，例如，矽或碳化矽半導體裝置及鍺材料半導體裝置。
此外，雖然說明的是植入或擴散導電區域，但是應了解的是這些只是用以在一基材內提供多數不同極性之區域的兩程序。因此，雖然所述實施例可適用於植入或擴散導電區域，但是應了解的是可使用其他種類之相對極性區域及其製造方法。
所述實施例包括一電晶體或其他半導體裝置，例如一氮化鎵電晶體或包括多數電晶體之一積體電路，且該電晶體或其他半導體裝置具有一導電井，並且該導電井以至少一偏壓極性與周圍層或基材電氣隔離。在某些實施例中，一裝置具有一導電基材，其中該基材之多數區域摻雜有一與該基材相反極性之導電性。該等相反極性之區域可以是，例如，在一p型材料中之一n型材料。該裝置具有，例如通過一通孔，由一在前側之接頭至該等相反極性之區域的一電氣連接。在其他實施例中，該等區域可具有與該基材相同之摻雜類型，且可被一或多絕緣層包圍。在其他實施例中，該基材可是實質不導電的，而該等區域具有一p型或n型摻雜。在其他實施例中，亦說明絕緣體上覆矽(SOI)實施例，及包括並聯傳導通道之實施例。該電氣隔離允許獨立控制在各裝置下方及/或在一單一裝置內之多數獨立接頭下方的該基材或其他材料，以及其他好處。
第4A圖顯示一氮化鎵電晶體裝置400之橫截面圖。裝置400包括：一基材52，其可由一或多個矽、碳化矽、氮化鎵、氮化砷、氮化鋁(AlN)、及/或以藍寶石為主之材料構成；多數緩衝層53，其形成在基材52上方，且可由具有在一0.1-0.5μm之範圍內之厚度的一或多層化合物半導體材料(例如，氮化鋁材料)，具有0.1至2μm之厚度之一或多層氮化鋁鎵，及具有0.01至5μm之厚度之一或多層氮化鎵構成；及一裝置層54，其形成在緩衝層53上方，且可包括具有0.005至0.03μm之厚度及作為一障壁層16(第1圖)之15-100%鋁之一層氮化鋁鎵。雖然在此未顯示以便達到在解釋該等實施例之其他特性時清楚顯示之目的，但是應了解的是用以提供對裝置400之電氣連接及控制的多數元件將通常形成在裝置層54中，包括提供一主要電流傳導通道之一電流傳導區域14(第1圖)，及在接頭55與56中之一者或兩者下方的多數接觸區域15(第1圖)。該電流傳導區域可由較佳地在一大約0.01至大約0.5μm之範圍內之厚度之氮化鎵或氮化銦鎵，或在所屬技術領域中習知之其他適當材料構成。該等接觸區域可由較佳地在一大約0.01至大約0.03μm之範圍內之厚度的可具有矽之氮化鋁鎵，鋁，及鈦(Ti)，或在所屬技術領域中習知之其他適當材料構成。裝置層54亦可包括一障壁/通道/障壁層構態，且一通道層在兩障壁層之間。
裝置400包括形成在該裝置層54上之接頭55與56(例如，源極及汲極接頭)及一閘極結構57。接頭55、56可由一鈦與鋁之混合物構成，且閘極結構57可由p型氮化鎵及氮化鈦或鎳及金構成。
裝置400亦包括一植入基材52中之導電井51，及一端接在該導電井51內之連接通孔50。在一實施例中，基材52可以是具有在1e14與1e16電子/cm3之間之摻雜的一n型基材，且導電井51可以是由具有在1e17與1e20原子/cm3之間之硼濃度之一硼植入區域構成的一p型井。這種裝置以一相對該基材之負電位操作。在另一實施例中，基材52可以是一p型基材，且井51可以是一n型井，提供一以相對該基材之正電位操作的裝置。在另一實施例中，導電井51可以是p型或n型，且基材52可以是一實質不導電(即，本質的)基材。該等不同極性電氣隔離導電井51與基材52。連接通孔50可由厚度在1至5μm之範圍內的鋁材料及厚度在0.01至0.1μm之範圍內的一薄氮化鈦層構成。二氧化矽亦可在通孔50內或上方使用。或者，鎢(W)或銅(Cu)***技術可應用於填充較小、較高深寬比通孔，同時使用厚度在0.01至0.1μm之範圍內的多數薄氮化鈦層以便接觸該矽井。對通孔50使用鎢或銅技術之能力可將現有電荷耦合裝置(“CCD”)製造程序步驟整合以形成通孔50。
通孔50提供由該半導體裝置400之背側至該裝置之一前側(例如，如圖所示，至在該前側之一接頭56)之一非常低電感及低電阻路徑。在該裝置及緩衝層54、53下方且在該裝置400之背側存在井51隔離該背側電位與該基材電位。隔離該基材電位之一好處是它讓連接在該基材52之一背側之一散熱器31(第2圖)可以在一與該裝置400不同之電位。
以下將配合第4B-4G圖說明一用以製造裝置400之程序。在第4B圖中，例如，在一晶圓基材上，設置一基材52，且在基材52之一表面中之一植入井區域51。藉由在基材52上實施一矽氧化，使用光刻法在基材52上方顯影一光阻圖案定義，使用一植入機將基材52暴露於例如高能硼原子之一摻雜物，剝除剩餘光阻，以高溫(例如，1100℃)將該晶圓退火一適當時間(例如，3小時)，且接著藉由浸在含氫氟酸中剝除任何表面氧化物，可形成植入井區域51。
緩衝層53、裝置層54及閘極結構57可以成長在基材52上，且進行材料加工以形成閘極結構57及源極與汲極接頭55、56。例如，如第4C圖所示，由最好厚度為大約0.1至大約1.0μm之一或個氮化鋁及/或氮化鋁鎵材料層，及最好具有大約0.5至大約3.0μm之厚度之一或多個氮化鎵材料層構成的緩衝層53可使用成核及成長程序形成在基材52上。
如第4D圖所示，裝置層54可接著形成在該等緩衝層53上。裝置層54可包括形成在一電流傳導區域64上方之一障壁層66，且該電流傳導區域64作為一主要電流通道。形成裝置層54可包括通常沈積厚度為大約0.01至大約0.5μm之一氮化鎵或氮化銦鋁材料層以便形成電流傳導區域64，及導電一由氮化鋁鎵構成之材料層以形成障壁層66，其中鋁分率(其係鋁之含量使得鋁分率加鎵分率等於1)在大約0.1至大約1.0之範圍內且厚度在大約0.01與大約0.03μm之間的範圍內。裝置層54亦可包括在層66上沈積一鎂摻雜氮化鎵材料層以形成一電子吸收區域66b。多數接觸區域65可藉由將矽植入該經沈積障壁層66之側區域中而形成。
如第4E圖所示，閘極結構57及歐姆接頭55與56接著形成在該裝置層54上方(在第4E圖中顯示為一單層以更清楚顯示)。例如，藉由將p型氮化鎵材料沈積在裝置層54之一表面上(例如，在第4D圖之電子吸收區域66b上方)，由該p型氮化鎵材料蝕刻該閘極結構57,及在該氮化鎵材料上方形成例如鉭(Ta)、鈦(Ti)、氮化鈦(TiN)、鎢(W)、或二矽化鎢(WSi2)之一耐火金屬接頭，可形成閘極結構57。應了解的是亦可使用用以提供一閘極結構57之其他習知方法及材料。歐姆接頭55、56可由例如鈦及/或鋁之任何習知歐姆接頭金屬，連同例如鎳、金、鈦或氮化鈦之一蓋金屬形成。該金屬及閘極層最好厚度各為大約0.01至大約0.1μm,且接著在例如800℃之高溫退火60秒。
如第4F圖所示，一用於該連接通孔50之開口67(第4G圖)藉由以二氧化矽及一光阻在除了該通孔50之位置以外之每一個地方覆蓋裝置層54,及接著在一蝕刻室中將該經覆蓋裝置暴露於一高能電漿，可製造一用於該連接通孔50之開口67(第4G圖)。該高能電漿通常包含例如三氯化硼(BCl3)或氯(Cl2)以氯為主之氣體，且透過在該蝕刻室內產生之高頻震盪場產生。在蝕刻穿過該裝置及多數緩衝層後，使用化學剝離劑、氧電漿或這些技術之組合將該光阻剝離裝置層54。
如第4G圖所示，接著在開口67(第4F圖)中形成該導電通孔50。氮化鈦及鋁可沈積在該開口67中以形成該通孔50，且該氮化鈦材料沿開口67之壁形成具有在一大約100-200之範圍內之厚度的一外層並且該鋁材料形成具有在一大約1-5μm之範圍內之厚度的該通孔50內部。該氮化鈦外層增加一鋁材料之黏著力。接著可沈積及蝕刻線路金屬以便在該通孔50與例如一氮化鎵場效電晶體之源極接頭的其他連接部之間形成連接。
請參閱第5圖，顯示的是另一半導體裝置500，其包括基材52，緩衝層53，裝置層54，閘極結構57，及源極與汲極接頭55與56。裝置500亦包括連接通孔50及井51。這些元件可如第4圖中之裝置400所述者地具有多數類似參數且可透過類似製造程序形成。
裝置500亦包括在井51與基材52之間的多數隔離層58、59、60。隔離層58、59、60連同基材52及井51一起形成一二極體結構。特別地，井51及基材52可以是相同極性(例如，n或p)之材料，且隔離層58、59、60形成一相對極性層。由井51、基材52及隔離層58、59、60形成之二極體結構為任一電壓之極性提供井51與基材52之電壓的隔離，且因此讓裝置500可以組配成相對於該基材52具有一正或負電位。雖然在第5圖顯示的是三個隔離層，但是在井51與基材52之間可有更多或更少隔離層，包括一單一隔離層。在一較佳實施例中，在井51與基材52之間之至少一隔離層58、59、60包括一少數載流子組合摻雜物，例如，鉑(Pt)，以防止該二極體結構之鎖定(latch-up)。
請參閱第6圖，顯示的是另一半導體裝置600，其包括基材52，緩衝層53，裝置層54，閘極結構57，及源極與汲極接頭55與56。裝置500亦包括連接通孔50及井51。這些元件可如第4圖中之裝置400所述者地具有多數類似參數且可透過類似製造程序形成。
裝置600包括連同井51與基材52一起形成一閘流體之相反摻雜的隔離層68與69。例如，井51可以是一n摻雜材料，基材52可以是一p摻雜材料，隔離層68可以是一n摻雜材料，且隔離層69可以是一p摻雜材料，因此形成一n-p-n-p接面。該閘流體之特徵在於它在任一方向上具有一阻隔p-n接面。在一較佳實施例中，隔離層68與69中之一隔離層係一輕摻雜區域且將形成該阻隔區域(即，68或69係低摻雜區域，通常在一1e14至1e16原子/cm3之範圍內)。
裝置600係為控制基材52之背表面電位而設置。該形成之n-p-n-p或p-n-p-n接面亦讓任一電壓極性可以被隔離，因此讓該等接頭55、56及閘極結構57可以相對於該基材52被保持在正或負電位。在另一實施例中，例如如果需要使該井51與基材52具有相同摻雜類型(即，兩者均為p或兩者均為n)，則可在井51與基材52之間添加一第三隔離區域。
請參閱第7A圖，顯示的是另一半導體裝置700，其包括緩衝層53，裝置層54，閘極結構57，源極與汲極接頭55與56，及連接通孔50。這些元件可如第4圖中之裝置400所述者地具有多數類似參數且可透過類似製造程序形成。裝置700亦包括可由分別與在裝置600中之基材52，隔離層68與69，及井51類似之材料構成的一基材72，隔離層78與79，及井71，但是該基材72，隔離層78與79，及井71形成為多數平坦層。裝置700亦包括形成在裝置700之各側上的多數隔離區域70，且該等隔離區域70在相鄰半導體裝置之間提供隔離。如以下進一步所述，裝置700之構態係可操作地類似於裝置600，但是為了輕易製造而設置。在一例子中，裝置700可使用絕緣體上覆矽(“SOI”)材料形成。例如，層78可由例如二氧化矽之一絕緣材料形成，且層79可以是該絕緣體上覆矽基材之矽。
以下連同第7B-7G圖說明製造裝置700之一方法。應了解的是在此所述之方法可以輕易地應用於多數獨立半導體裝置，或在一單一晶圓基材上之多數積體半導體裝置。
在第7B圖中，設置基材72且隔離層78與79係例如，透過矽或如上所述之其他適當材料之磊晶沈積形成為在基材72上之實質平坦材料層，或由在一導電基材72上在一二氧化矽層78上之一矽層79構成的一絕緣體上覆矽基材。
在第7C圖中，例如，透過一硼摻雜矽材料之磊晶沈積，在隔離層78、79上接著形成井71。或者，如果在裝置700中使用絕緣體上覆矽基材，則不需要形成井71來隔離基材72。
在第7D圖中，緩衝層53及裝置層54可以類似如以上分別關於上述第4C與4D圖之緩衝層53及裝置層54所述之形式，使用氮化鎵材料或其他適當材料磊晶地形成。
如第7E圖所示，接著以關於第4E圖之上述方式，在該裝置層54及連接通孔50上方形成閘極結構57及歐姆接頭55與56。
如第7F圖所示，接著以關於第4F與4G圖之上述方式，穿過裝置層54及多數緩衝層53，延伸入井71而形成一連接通孔50。或者如果使用絕緣體上覆矽材料且一分開井71未形成在裝置700中，則通孔50可延伸入矽層79或二氧化矽層78。
如第7G圖所示，接著可形成多數隔離區域70以便隔離裝置700之井71與多數相鄰裝置。藉由覆蓋在接頭55與56(第7E圖)將形成有一光阻之區域之間之裝置層54的部份，且接著向下蝕刻至少在井71下方之該等暴露層，且最好至隔離層78，可形成多數隔離區域70。接著可以氧化物或其他適當隔離材料填充該等經蝕刻區域。
請參閱第8圖，顯示的是具有一絕緣體上覆矽(“SOI”)構態之一半導體裝置800。裝置800包括多數緩衝層53，裝置層54，源極與汲極接頭55與56，及閘極結構57。這些元件可如第6圖中之裝置600所述者地具有多數類似參數且可透過類似製造程序形成。裝置700亦包括可形成為一實質平坦層或以另一種適當形式形成的一基材72。
裝置800亦包括一絕緣體上覆矽層89及一在絕緣體上覆矽層89與基材72之間的埋氧化物層82。絕緣體上覆矽層89可以由，例如，具有在大約1e14至1e19原子/cm3之範圍內之一濃度的一摻雜矽材料。依據裝置800之所需構態，該絕緣體上覆矽層89可具有一p或n型摻雜。裝置800包括一連接通孔80，且該連接通孔80電氣連結一或多個該等裝置接頭(例如，如圖所示，接頭55)與該絕緣體上覆矽層89。埋氧化物層82電氣隔離基材72與絕緣體上覆矽層89。
如第8圖所示，多數隔離植入物88可被用來隔離相鄰裝置之各個絕緣體上覆矽。多數隔離植入物88形成有與用以形成絕緣體上覆矽層89者相反地摻雜之材料，因此防止傳導通過相鄰積體裝置之各個絕緣體上覆矽層89。雖然多數隔離植入物88，如果夠厚的話，可以在兩方向上對絕緣體上覆矽層89提供電氣隔離，但是將具有一與絕緣體上覆矽層89相反之極性的多數隔離植入物88可能會與該絕緣體上覆矽層89形成一n-p-n二極體。這會產生具有一開放基極，在相鄰絕緣體上覆矽區域之間傳導的n-p-n二極體。因此，在另一實施例中，例如鉑之一少數載流子壽命減少摻雜物，或在所屬技術領域中習知之任何其他適當摻雜物可添加於多數隔離植入物88中。
請參閱第9A圖，顯示的是包括以磊晶為主之基材隔離的另一半導體裝置900。裝置900包括可由類似裝置700中之基材72及緩衝層53之材料形成的一基材72及多數緩衝層94。例如，多數緩衝層94可由具有0.1-0.5μm之範圍內之厚度的一或多個氮化鋁鎵層，及具有0.01至5μm之厚度之氮化鎵層構成。基材72可由一或多個矽、碳化矽、以砷化鎵為主之材料構成。
裝置900包括形成在基材72上之一或多個基材隔離層92。基材隔離層92可由一例如氮化鋁之材料，或一高鋁含量氮化鋁鎵材料，或其他適當材料形成。基材隔離層92之較佳厚度決取於裝置900所需之電壓額定值，且可較佳地係每一欲阻隔之100V在一0.5至1μm之範圍內。
裝置900亦包括提供一主要主要電流傳導通道之一電流傳導區域95，及在該電流傳導區域95上方之一障壁層96。電流傳導區域95可由氮化鎵，氮化銦鋁，或在所屬技術領域中習知之其他適當材料構成，且較佳地具有在一大約0.01至大約0.1μm之範圍內的厚度。障壁層96可由鋁對鎵比例較佳地在一大約0.1至大約1之範圍內且厚度最好在大約0.01至0.03μm之氮化鋁鎵，或所屬技術領域中習知之其他適當材料構成。雖然未顯示以便清楚地說明該實施例之其他特性，但是應了解的是裝置900亦可包括在接頭55與56中之一者或兩者下方的接觸區域15(第1圖)，其可由較佳地在一大約0.01至大約0.03μm之範圍內之厚度的可具有矽之氮化鋁鎵，鋁，及鈦(Ti)，或在所屬技術領域中習知之其他適當材料構成。
裝置900亦包括一導電井93，且該導電井93作為一並聯電流傳導區域，並且形成在基材隔離層92與緩衝層94之間的一並聯電流傳導區域。並聯電流傳導區域93可由一n型氮化鎵材料且具有一1e17至1e19原子/cm3之範圍內之矽摻雜。在另一實施例中，並聯電流傳導區域93可以類似於電流傳導區域95形成之方式在一氮化鎵材料之頂面上形成有一氮化鋁鎵材料。由於在氮化物材料中之壓電效應，一二維電子氣體形成在各氮化鋁鎵層之底部。在這實施例中，該氮化鋁鎵材料較佳地具有在一大約0.02至0.03μm之範圍內的厚度，及在一大約20%至30%之範圍內之濃度。該氮化鎵材料最好具有一大約0.1μm之厚度。
裝置900亦包括在多數緩衝層94中且在電流傳導區域95與並聯電流傳導區域93之間的一通道連接90。通道連接90可藉由最好以一大約1e17與1e19原子/cm3之範圍內之密度將矽原子植入緩衝層94而形成。在其他實施例中，通道連接90可由具有氮化鈦之鎢或鋁構成。裝置900亦可選擇性地包括多數隔離區域97，且該等隔離區域97可由類似於裝置700之隔離區域97(第7圖)之材料構成或如裝置700之隔離區域97(第7圖)地以類似方式，或透過其他適當材料及程序形成。例如，藉由將裝置900之外部蝕刻到一至少在並聯電流傳導區域93下方之深度，且最好進入基材隔離層92，並且以氧化物填充該等經蝕刻區域，可形成多數隔離區域97。
第9B圖顯示在一模擬920中所示之一習知半導體裝置(例如，第1圖之裝置100)，及在模擬930中所示之一半導體裝置900之間的模擬傳導路徑的比較。模擬920顯示只有提供一單一通道之一單一電流傳導區域14，且形成在緩衝層13上方的一半導體裝置的一傳導路徑。模擬930顯示例如具有一主要電流傳導區域95，緩衝層94，形成一並聯通道之一並聯電流傳導區域93，及一基材隔離層92之半導體裝置900的一傳導路徑。
第9C圖以圖畫形式顯示分別在模擬920、930中之電流傳導路徑940、950。在第9C圖中之電流傳導路徑940顯示流經在電流傳導區域14中之一單一主通道的電流，而電流傳導路徑950顯示由在一第一主要電流傳導區域95中之一主要通道流過緩衝層94且到達在一並聯電流傳導區域93中之一並聯通道的電流。
請參閱第10圖，顯示的是一積體半導體裝置1000。積體裝置1000包括整合在一單一基材102上之兩相鄰半導體裝置：一由接頭105、107及閘極106控制之第一裝置；及一由接頭108、110及閘極109控制之第二裝置。該等第一與第二半導體裝置可以是，例如，類似於以上關於第4A圖所述之半導體裝置400的氮化鎵半導體裝置。例如，在裝置1000中，基材102可由一或多個矽，碳化矽，及/或藍寶石材料構成。多數緩衝層103可由具有在0.1至0.5μm之範圍內之厚度的氮化鋁材料，具有0.1至2μm之範圍內之厚度之一或多個氮化鋁鎵層，及具有0.01至5μm之範圍內之厚度之氮化鎵構成。裝置層104可由在0.01至0.03μm之範圍內之厚度且具有在大約15-30%之範圍內之鋁濃度的氮化鋁鎵材料構成。接頭105、107、108、110可由鈦及鋁之一混合物構成。閘極結構106、109可由p型氮化鎵及氮化鈦或鎳及金構成。應了解的是在積體裝置1000內之各半導體裝置的各個組件不必具有相等或甚至類似特性，但是可提供具有類似特性之半導體裝置以便容易製造及得到其他好處。
積體裝置1000包括在各半導體裝置正下方之各個井區域101，及由各半導體裝置之接頭110、107延伸至各個井區域101。如上所述，基材102可以是一n型基材，且經植入井101可以是一p型井，提供相對該基材102以一負電極操作之一裝置。在另一實施例中，基材102可以是一p型基材，且井區域101可以是一n型井，提供相對該基材102以一正電極操作之一裝置。通孔100可由具有在1至5μm之範圍內之厚度的鋁材料及具有在0.01至0.1μm之範圍內之厚度的一薄氮化鈦層，以及用以完全填充該通孔100之二氧化矽構成。
在積體裝置1000中，通孔100提供由該半導體裝置之背側至該裝置之一前側連接(例如，如圖所述，接頭107、110)的一非常低電感及低電阻路徑。這些性質可對於高頻操作是有利的。在該裝置及緩衝層104、103下方在該裝置1000之背側存在多數井101提供這些性質，同時亦隔離該背側電位與該基材電位。在積體裝置1000中之各個半導體裝置因此具有一獨立控制之背側電位，且該背側電位與該基材電位隔離，亦與在各個閘極、源極及汲極接頭105-110之電位隔離，提供多數完全獨立之半導體裝置。
雖然積體裝置1000提供明顯之好處，導電井101之一可能問題是相鄰井會產生一n-p-n或p-n-p接面，且該n-p-n或p-n-p接面在該等井101之間產生一被稱為鎖定(latch up)之不必要短路情況。請參閱第11圖，另一積體裝置1100包括類似於以上相對裝置1000(第10圖)所述者之多數元件，且亦包括在該積體裝置1100中之該等相鄰半導體裝置之各個井區域101之間的一抑制區域111。抑制區域111可組配成為一少數載流子重組區域，且可使用鉑或其他適當重組中心材料形成。抑制區域111抑制在相鄰井區域101之間的鎖定情況。
請參閱第12圖，顯示的是具有一絕緣體上覆矽(“SOI”)之積體半導體裝置1200。裝置1200包括多數緩衝層123及裝置層124。這些元件可如上述裝置800(第8圖)所述者地具有多數類似參數且可透過類似製造程序形成。裝置1200亦包括可如上述裝置800(第8圖)所述者地具有多數類似參數且可透過類似製造程序形成之一基材122，一絕緣體上覆矽層121，及在多數緩衝層123與基材122之間的埋氧化物層130。裝置1200包括連接電接頭(例如，如圖所示，源極接頭129、127)與該絕緣體上覆矽層121的多數連接通孔120。埋氧化物層130電氣隔離基材122與該絕緣體上覆矽層，使該基材電壓與該絕緣體上覆矽層電壓無關。
裝置1200包括源極與汲極接頭125、127、129，及閘極結構126、128。在這實施例中，在積體裝置1200中之兩相鄰半導體裝置共用作為一汲極至源極接頭129及一源極至汲極接頭125之一共用接頭127，形成一半橋接電路裝置。
多數隔離植入物131被用來隔離對應於在積體裝置1200中之各個電晶體裝置的絕緣體上覆矽層121之區域。多數隔離植入物131形成有與用以形成絕緣體上覆矽層121者相反地摻雜之材料，因此防止傳導通過相鄰積體裝置之絕緣體上覆矽區域。如以上對於裝置800所述地，在一實施例中，例如鉑之一少數載流子壽命減少摻雜物，或在所屬技術領域中習知之任何其他適當摻雜物可添加於多數隔離植入物131中。
請參閱第13圖，顯示的是呈一並聯通道構態之一積體半導體裝置1300。裝置1300包括例如半導體裝置900(第9圖)之多數半導體裝置。積體裝置1300包括為在積體裝置1300中之各個半導體裝置提供各個主要通道的一第一電流傳導區域135，及在各主要通道135上方且在接頭137、138、141、142下方之一障壁層136。這些元件可如上述裝置900(第9圖)中之元件地包括類似特性且可透過類似程序形成。
積體裝置1300亦包括一導電井133，且該導電井133在基材隔離層132與緩衝層134之間為各裝置形成各個並聯傳導通道。多數並聯電流傳導區域133可如以上對於裝置900(第9圖)所述地，由一以矽摻雜之n型氮化鎵材料形成或在一氮化鎵材料之頂面上形成有一氮化鋁鎵材料，或透過任何其他適當半導體材料形成。在多數緩衝層134中之各個通道連接140可形成在多數電流傳導區域135與多數並聯電流傳導區域133之間。藉由較佳地以在大約1e17至1e19原子/cm3之範圍內之密度且更佳地以大約1e18原子/cm3之密度，將矽原子選擇性地植入緩衝層134，且以1150℃退火兩小時，可形成通道連接140。較佳地，多數電流傳導區域135，多數並聯電流傳導區域133，及多數通道連接140全部是n型材料。各個電流傳導區域135及並聯電流傳導區域133係透過通道連接140電氣連接。
積體裝置1300亦包括形成在基材131上之一或多個基材隔離區域132。基材隔離層132可由一例如氮化鋁之材料，或一高鋁含量氮化鋁鎵材料，或其他適當材料形成。如以上對於裝置900(第9圖)所述地，基材隔離層132之較佳厚度可依據積體裝置1300所述之電壓額定值變化。
裝置1300亦可選擇性地包括多數隔離區域143，且該等隔離區域143可由類似於裝置700之隔離區域97(第7圖)之材料構成或如裝置700之隔離區域97(第7圖)地以類似方式，或透過其他適當材料及程序形成。例如，藉由將裝置1300之顯示部份蝕刻到一至少在並聯電流傳導區域133下方之深度，且最好進入基材隔離層132，並且以氧化物填充該等經蝕刻區域，可形成多數隔離區域143。多數通道連接140提供由該半導體裝置之背側至該裝置之一前側連接(例如，如圖所述，接頭142、138)的一非常低電感及低電阻路徑，同時在相鄰裝置與多數基材隔離層132之間在該裝置之背側存在多數隔離區域143讓各個半導體裝置可具有一獨立控制之背側電位，且該背側電位與該基材電位隔離並且與相鄰裝置之通道之電位隔離。
請參閱第14圖，顯示顯示的是呈一並聯通道構態之一積體半導體裝置1400，其包括類似於以上關於第13圖所示之半導體裝置1300之多數半導體裝置。積體裝置1400亦包括一在該並聯電流傳導區域133與緩衝層134之間的背障壁層144。背障壁層可由高鋁含量氮化鋁鎵或氮化鋁材料構成。在該並聯電流傳導區域133與緩衝層134之間提供背障壁層144藉由防止電子由該並聯電流傳導區域133遷移至接頭137、138、141、142增加積體裝置1400之崩潰電壓。
積體半導體裝置1400亦包括由一金屬材料構成且由並聯電流傳導區域133延伸至接頭138、142之多數金屬通道連接145。多數金屬通道連接145可具有優於該並聯電流傳導區域133使用高鋁含量材料之裝置的其他種類通道連接(例如矽通道連接)，因為將矽植入高鋁含量氮化鋁鎵材料可產生非導電材料，且因此產生一故障連接。藉由從該積體裝置1400之表面蝕刻至並聯電流傳導區域133，及以金屬填充該經蝕刻區域，可形成多數金屬通道連接145。用以填充金屬通道連接145之金屬可以是用於接頭137、138、141、142之相同金屬，例如鈦、鋁、氮化鈦、鎢或其他適當金屬，或其組合。
請參閱第15圖，顯示的是一積體半導體裝置1500之一上下圖。積體半導體裝置1500包括整合在一單一基材1500上之四個半導體裝置1551、1552、1553、1554。在積體半導體裝置1500中之各半導體裝置包括各個植入區域1502、1505、1508、1511，且在各植入區域1502、1505、1508、1511中，在一表面正下方形成各個植入井51(第4圖)，及主動裝置區域1503、1506、1509、1512，其中各裝置形成有裝置層54(第4圖)及電氣連接(例如，第4圖之接頭55、57及閘極56)。在各植入區域1502、1505、1508、1511內，但在主動裝置區域1503、1506、1509、1512外的是多數通孔1501、1504、1507、1510，且該等通孔1501、1504、1507、1510可被用來提供由各個植入井至各個半導體裝置之一前側連接(例如，一源極及/或汲極接頭)之非常低電感及低電阻路徑。半導體裝置1551、1552、1553、1554可如以上參照第1至14圖中任一圖所述地包括多數半導體裝置，且較佳地如以上參照第4至14圖中任一圖所述地包括至少一半導體裝置。以上對於第4至14圖所述之特徵可被用來對各個半導體裝置提供與該基材電位隔離之一獨立控制之背表面電位及/或與相鄰裝置之傳導區域隔離之多數傳導區域。
請參閱第16圖，顯示的是另一積體半導體裝置1600之一上下圖。積體半導體裝置1600包括整合在一單一基材上之兩個半導體裝置1651、1652。各半導體裝置包括一主動區域1610、1620，且該主動區域1610、1620在用於該等半導體裝置1651、1652之連接部具有多數(在這例子中，四個)通孔1601-1608。半導體裝置1651、1652可如以上參照第1至14圖所述地包括多數半導體裝置，且較佳地如以上參照第4至14圖中任一圖所述地包括至少一半導體裝置。以上對於第4至14圖所述之特徵可被用來對各個半導體裝置提供與該基材電位隔離之一獨立控制之背表面電位，及/或與相鄰裝置之傳導區域，或與在相同裝置內之其他傳導區域隔離之多數傳導區域。
上述半導體裝置可用來達成各種目的。例如，上述結構及程序可用以在一基材中形成作為一積體電路之一部份操作的多數主動裝置。這些裝置之大致分類可包括二極體，二極接面電晶體(“BJT”)，及場效電晶體(“FET”)。
請參閱第17圖，顯示的是多數積體半導體裝置例之示意圖。該等示意圖包括(a)一單一電晶體；(b)一對串聯連接以形成一半橋接之電晶體；(c)一組連接形成一全橋接電路之四個電晶體；及(d)一組連接形成一3相橋接之六個電晶體。並聯地形成之多組電晶體(即，如構態(c)中所示)，可被用來形成高速交換電路。
請參閱第18圖，顯示的是一積體氮化鎵半導體裝置1800。裝置1800包括可使用上述材料及程序形成之一基材202，多數緩衝層203及裝置層204。裝置1800亦包括可使用上述材料及程序形成之形成在裝置層204上的一汲極接頭205，源極接頭206及閘極結構207。裝置1800亦包括連接源極接頭206與一井201之一通孔200，且該井201係形成在該基材202中且在裝置1800之一背側。
裝置1800亦包括形成在基材202中之一第二導電井211之間的閘極保護二極體，且該第二導電井211亦可被稱為一閘極井。該閘極保護二極體係透過通孔212及金屬線路209(或其他結構)與閘極結構207連接。該閘極保護二極體保護閘極結構207不受可超過該閘極氧化物崩潰電壓之高電壓破壞。閘極墊208形成在裝置1800之一區域上，且該裝置1800之該區域係藉一隔離區域210與該裝置層204隔離。藉由蝕刻去除在所需區域中之裝置層204，及/或藉由以具有例如鎳、鐵、釩之高能原子之材料，或將破壞該裝置層204以防止傳導之任何其他適當材料，可形成隔離區域210。連接該閘極結構207與該閘極墊208之金屬線路209可由，例如，摻雜矽及/或銅之鋁構成。或者，金屬線路209可由用以製造上述汲極與其他接頭205、206之相同材料，或一多晶矽材料構成，且該多晶矽材料會特別有利於使用在高溫欲接著應用在該製造程序中時。
通孔212由閘極墊208延伸至閘極井211。閘極井211是一導電井區域，且較佳地是一與基材202相反地摻雜之材料。例如，閘極井211可由n型材料構成，且基材202可以是一p型基材，因此在閘極井211與基材202之間形成一p-n齊納(Zener)二極體作為該閘極保護二極體。在一較佳實施例中，閘極井211係由形成在一重摻雜p型材料上之一重摻雜n型材料形成，且該重摻雜p型材料係位在該p型202上。這種二極體可被用來阻隔在閘極墊208與基材202之間流動之電流直到到達一臨界電壓為止，然後電流將在閘極墊208與基材202之間流動。在閘極結構207上之負電壓將以一來自順向偏壓p-n二極體之小偏壓產生電流。與可連接該閘極結構207與一源極接頭206之習知閘極保護二極體不同地，裝置1800中所示之構態讓多餘電流可經過通孔200、212流至基材202，而不是流至該源極接頭206。
雖然參照第18圖所述之裝置1800對閘極結構207及裝置1800之其他元件提供保護，但是因為該電流流過該閘極保護二極體時之電壓係取決於在該閘極結構207與基材202之間的電壓，故會產生多數問題。因此，基材202之偏壓喪失某些獨立性。
請參閱第19圖，顯示的是另一積體氮化鎵半導體裝置1900，其中一閘極保護二極體係藉由包含在井221內之一閘極井211形成。該閘極保護二極體之閘極保護電壓係藉裝置1900之閘極至源極偏壓，而不是閘極至基材偏壓(如在第18圖之裝置1800中)設定，因此可有一獨立基材偏壓。雖然未顯示在第19圖，但是應了解的是以上對於第1至17圖所述之該等隔離技術及結構可用以進一步隔離基材202與多數緩衝層203。
請參閱第20圖，顯示的是另一積體氮化鎵半導體主動裝置2000。裝置2000包括在一絕緣體上覆矽層224內串聯之多數順向偏壓以形成一閘極保護電路。裝置2000係形成在一絕緣體上覆矽基材上，包括一基材202，一埋氧化物層223，及一絕緣體上覆矽層224。
絕緣體上覆矽層224可以是一n型材料。多數二極體係在絕緣體上覆矽層224內由(例如，p型)植入導電區域225及重摻雜(例如，n型)隧道區域226形成，使得在導電區域225與隧道區域226之間的接面形成一隧道型構態。一隧道型接觸係該摻雜在該p-n接面中高到(例如，大約1e20原子/cm3)使得沒有電壓受到阻隔的接觸。這種接觸可發生在該n區域中之電子可直接傳送進入該p區域之共價帶中時。因此，雖然一p-n接面存在，但是它呈現為一歐姆，或導電連接。在一較佳實施例中，各二極體可形成一大約1伏特之壓降，使得五個串聯二極體將產生一大約五伏特之壓降。雖然一絕緣體上覆矽基材會增加製造裝置2000之成本，但是上述構態需要比其他構態少之植入步驟且為裝置2000之主動元件與基材202提供一自然隔離。
請參閱第21圖，顯示的是另一積體氮化鎵半導體主動裝置2100。裝置2100包括可為一p型基材之一基材202，及可為一n型植入導電井之一導電井201與閘極井211。
裝置2100包括用來作為閘極介電體以形成一凹場效電晶體裝置的多數GaN層，且一背通道區域228形成在閘極井211與井201之間。裝置2100可組配成類似於一習知金屬氧化物半導體場效電晶體(MOSFET)裝置地操作。在裝置2100中，井區域201及閘極井區域211分別作為該凹場效電晶體之一汲極及一源極，而閘極墊208則作為該凹場效電晶體之一閘極。通孔222使閘極墊208與閘極井211短路，且通孔227使井201與基材202短路。在這構態中，井201作為該埋場效電晶體之一源極。施加在閘極墊208之一電位使電子累積在背通道區域228中，使該凹場效電晶體轉變成一“接通(on)”狀態，讓電流可在汲極接頭205或基材202與閘極墊208之間流動，且限制存在閘極墊208之一電壓。
請參閱第22A圖，顯示的是另一積體氮化鎵半導體主動裝置2200。裝置2200是一氮化鎵場效電晶體裝置，且該氮化鎵場效電晶體裝置具有延伸進入導電井221中之兩通孔230、231。與一源極接頭206連接之一第一通孔230延伸進入一形成在導電井221內之歐姆區域232中。歐姆區域232可使用具有用以形成導電井221之相同載流子類型(即，n型或p型材料)之材料的一高劑量植入物形成。例如，導電井221可由具有一大約1e16原子/cm3之濃度的一p型材料形成；且歐姆區域232可以一5e18原子/cm3之濃度形成。與汲極接頭205連接之一第二通孔231延伸進入導電井221且與導電井221產生一肖特基(Schottky)接觸。
在裝置2200之一反向偏壓位置時(例如，當相較於源極接頭206汲極接頭205為正，且閘極結構207具有一零偏壓時)，由導電井221及區域231形成之肖特基二極體阻隔電流由區域231流入井區域221。當相較於源極接頭206之偏壓汲極接頭205之偏壓變成負時，電流流經歐姆區域232進入且通過導電井221且到達汲極接頭205，同時該閘極偏壓保持在零(且該場效電晶體保持在一“斷路(off)”狀態)。
裝置2200係為電流在閘極207在“斷路”時以一低功率損失在源極接頭206與汲極接頭205之間流動而設置。例如，一用於氮化鎵場效電晶體之一習知臨界電壓可為大約2.1伏特。另一方面，通過由區域231及井221之壓降只是大約0.7伏特，而源極接頭206藉由通孔230與導電井221電氣連接。因此，對一固定電流而言，當該閘極在一“斷路”狀態時流過裝置2200之電流產生通過一習知氮化鎵場效電晶體裝置所受到之壓降之大約33%的一壓降。
請參閱第22B圖，顯示的是另一積體氮化鎵半導體主動裝置2200B。裝置2200B如關於裝置2200所述者地包括類似特徵，但是亦包括形成在井221內且在區域231下方之一第二歐姆區域232B。第二歐姆區域232B可使用具有用以形成導電井221及歐姆區域232之相同載流子類型(即，n型或p型材料)之材料的一高劑量植入物形成，因此形成一P-本質-N(PIN)接面。
請參閱第23圖，顯示的是另一積體氮化鎵/矽半導體裝置2300。裝置2300包括可如以上對於裝置2100(第21圖)所述之元件地由類似材料材料及程序地形成的一基材202，多數緩衝層203，裝置層204，接頭205、206，閘極結構207，及導電井201。裝置2300亦包括亦可如以上對於裝置2100(第21圖)所述之元件地由類似材料材料及程序地形成的隔離區域210，一第一通孔222，一第二通孔227，一矽場效電晶體井241，及一在導電井201與矽場效電晶體井241之間的背通道區域228。裝置2300亦包括一用於該矽場效電晶體之獨立汲極及閘極結構。矽場效電晶體汲極242可如以上對於裝置1800(第18圖)所述之閘極墊208地以類似材料及程序，或透過其他習知材料及程序形成。
裝置2300更包括隔離結構240，其表示一或多個以上對於第4至22圖所述之隔離構態，例如抑制區域111(第11圖)，隔離植入物131(第12圖)，或隔離區域143(第13圖)。但是，應了解的是隔離結構240可表示任何上述其他隔離構態，以及所屬技術領域中習知之習知隔離技術。
請參閱第24圖，顯示的是另一積體氮化鎵/矽半導體裝置2400。裝置2400包括可由上述材料及程序形成之一基材202，多數緩衝層203，裝置層204，接頭205、206，氮化鎵閘極結構207，及導電井201。裝置2400亦包括亦可由上述材料及程序形成之隔離區域210，通孔222，通孔227，矽場效電晶體井241，及在導電井251與場效電晶體井241之間的背通道區域228。
裝置2400包括一獨立場效電晶體源極244及汲極242接頭，以及一凹入裝置層204及緩衝層203中之金屬氧化物半導體(MOS)閘極243。藉由蝕刻穿過裝置層204及部份地穿過緩衝層203，直到到達一在緩衝層203內之氮化鋁成核層為止，可得到閘極243。氮化鎵之選擇性蝕刻可藉由在該蝕刻步驟時添加氧(O2)，或透過所屬技術領域中習知之任何適當程序達成。
裝置2400亦包括在場效電晶體井241與一背通道區域228之間的一低摻雜耗竭區250。較佳地，耗竭區250具有一比場效電晶體井241及場效電晶體源極井251(例如，井241與251可以1E17至1E19/cm2)低的摻雜程度(例如，在大約1e14至1e17/cm2之範圍內)。這增加該積體矽場效電晶體之崩潰電壓。裝置2400提供整合在矽中之多數p通道電晶體與在氮化鎵中之多數n通道電晶體以便得到CMOS(互補金屬氧化物半導體)型電路之能力。例如，井202可藉由以4-8E16/cm3之劑量植入銻而形成以便形成一n型井。區域250可以1e17/cm3硼植入以形成一p型漂移井，產生具有一2e16/cm3之淨p型摻雜的一漂移井。區域241與251可以1e18硼植入以形成重摻雜歐姆接觸區域。形成在漂移井250與井202之間的p-n接面將在施加於接頭242之矽場效電晶體汲極電壓為負且背通道區域228係在該“斷路”狀態時阻隔電壓。一在閘極243之負偏壓將在區域228中產生電洞，將該裝置轉變為“接通”。接著電流可由連接244流經p型井251，通過背通道區域228，進入漂移井250，且通過接觸區域241與連接242離開。
裝置2400包括分開導電井201及井241、251之多數隔離結構240。在第24圖中之隔離結構240各表示以上對於第4至22圖所述之一或多個隔離構態，例如抑制區域111(第11圖)，隔離植入物131(第12圖)，或隔離區域143(第13圖)。但是，應了解的是隔離結構240可表示任何上述其他隔離構態，以及所屬技術領域中習知之習知隔離技術。
請參閱第25A圖，顯示的是另一積體氮化鎵/矽半導體裝置2500。裝置2500如以上對於裝置2400(第24圖)所述地包括多數類似元件，且這些元件之說明將不在此重覆。裝置2500亦包括一環繞矽閘極243之高介電常數(“高k”)介電材料260。高k介電材料260係指具有一比二氧化矽或通常使用在形成閘極結構中之類似材料高之介電常數的材料。添加高k介電材料260增加閘極電容同時減少電流洩漏之電位。高k介電材料260可由習知適當材料形成，且較佳地由在AlHfSiOx系材料中之材料，例如矽化鋁鉿，二氧化鋁鉿形成。在該高k介電材料260中之鋁、鉿(Hf)及矽之最適當組分可變化。高k介電材料260可在形成閘極結構243之前，以一低溫方法沈積，例如，使用例如原子層沈積法(“ALD”)、電漿加強化學蒸氣沈積法(“PECVD”)、或其他適當沈積法之方法。在裝置2500之另一實施例中，可使用與一介電體之沈積組合之一矽氧化技術，或一低溫氧化技術以提供在矽閘極結構243之類似好處。
在第25B圖所示之另一實施例中，裝置2500B包括一閘極結構243B，且該243B具有完全蝕刻通過該緩衝層203之高k介電體260B。這產生一閘極結構，且該閘極結構係在該高k閘極氧化物與閘極結構243之間沒有緩衝層之情形下形成。該等優點包括接通該裝置所需之較低閘極電壓，且該凹入步驟可與該通孔222蝕刻步驟組合，減少製造之成本及複雜性。
請參閱第26圖，顯示的是另一氮化鎵電晶體裝置2600。裝置2600包括一可以是，例如，矽、碳化矽或其他半導體材料之基材302，及一形成在該基材302中之導電井301，且該導電井301係藉由一第一通孔300與一源極接頭308連接。導電井301覆蓋在裝置層304之主動部份正下方的區域。裝置2600亦包括一第二通孔307，且該第二通孔307與環繞導電井301之區域形成歐姆接觸，形成一相鄰歐姆井305。導電井301可由一高摻雜p型矽材料形成，使得在導電井301與歐姆井305之間之基材302的非植入部份是一較低摻雜材料。
裝置2600有利地使用基材302之半導體特性以保護該2600不讓高電壓峰值到該汲極接頭306。導電井301，歐姆井305及在導電井301與歐姆井305之間之基材302的部份形成一p-本質-n(pin)二極體。當高電壓峰值形成在汲極接頭306時，形成在導電井301與歐姆井305之間的p-本質-n二極體將經歷突崩情況，產生被傳送通過基材302至導電井301之電荷。導電井301，歐姆井305及基材302可被摻雜使得通過該p-本質-n二極體之突崩情況將在該高電壓峰值之能量到達一導致該裝置2600之破壞或毀損臨界電壓之前被觸發。應了解的是以上對於第1至25圖所述之隔離結構亦可加入裝置2600中，以便隔離裝置2600及導電及歐姆井301、305與多數相鄰結構及裝置。
請參閱第27圖，顯示的是另一積體氮化鎵半導體主動裝置2700。裝置2700包括使用通孔連接400、473、474整合在一氮化鎵裝置內之一雙極電晶體裝置。積體裝置2700之氮化鎵部份係藉由可依據上述實施例形成及操作之氮化鎵汲極466，氮化鎵源極468，及氮化鎵閘極469形成。在裝置2700中，井401係設置在絕緣體上覆矽層224中且在該氮化鎵裝置之主動區域下方的區域中，且隔離該氮化鎵裝置之背側電位。
如第27圖所示，如以上對於裝置2000(第20圖)所述地，裝置2700包括一絕緣體上覆矽絕緣結構。在一實施例中，井401是一p型井，且絕緣體上覆矽層224係由一n型材料。但是，應了解的是可取代或另外地使用以上相對第1-26圖中任一圖所述之任何隔離結構。又，在另一實施例中，裝置2700不包括井401，或可包括其他種類之背側隔離。
積體裝置2700之雙極部份係藉由雙極汲極接頭472及雙極基極接頭471形成。雖然未顯示在第27圖中，雙極基極接頭471及雙極汲極接頭472可以藉由以上對於第4-26圖所述之一或多個隔離構態，例如抑制區域111(第11圖)，隔離植入物(第12圖)，或隔離區域(第13圖)與裝置層204之主動氮化鎵區域隔離。
積體裝置2700之雙極部份係使用通孔473與474“埋置”。裝置2700之雙極汲極472係使用一植入井470，且以在1e16至1e19/cm2之範圍內摻雜產生，並且通孔474由雙極汲極接頭472延伸進入井470。井470可以是一在n型絕緣體上覆矽層224中之一p型材料。在另一實施例中，另一井(未顯示)可以被植入在雙極基極接頭471下方以進一步改善接觸，或井401可由高及低摻雜區域構成以增加崩潰電壓。一例子是以密度1e18/cm3之硼植入且絕緣體上覆矽層以1e17/cm3摻雜砷。連接通孔474與該絕緣體上覆矽層接觸，同時通孔400與474分別與該集極及射極區域401與470連接。當負偏壓施加在連接471時，該絕緣體上覆矽層相對於射極及集極區域470與401成為負偏壓。多數電洞可接著傳導通過在井401與470之間之區域中的該絕緣體上覆矽層。
以上說明及圖式只被視為說明達成在此說明之特徵及優點的特定實施例。可以對特定程序條件進行修改及替換。因此，本發明之實施例不被視為受限於前述說明及圖式，而只受限於申請專利範圍之元件。
11．．．基材
12．．．過渡層
13．．．緩衝層
14．．．電流傳導區域
15．．．接觸區域
16．．．障壁層
17．．．閘極結構
18,19．．．歐姆接觸金屬
20．．．通孔
21．．．基材
22．．．過渡層
24．．．緩衝層
25．．．通道層
26．．．接觸區域
27．．．障壁層
28．．．閘極結構
29．．．源極接頭
30．．．汲極接頭
31．．．金屬層；散熱器
40．．．通孔
41．．．基材
42．．．過渡層
43．．．緩衝層
44．．．電流傳導區域
45．．．接觸區域
46．．．汲極接頭
47．．．障壁層
48．．．閘極結構
49．．．源極接頭
50．．．連接通孔
51．．．導電井
52．．．基材
53．．．緩衝層
54．．．裝置層
55,56．．．接頭
57．．．閘極結構
58,59,60．．．隔離層
64．．．電流傳導區域
65．．．接觸區域
66．．．障壁層
66b．．．電子吸收區域
67．．．開口
68,69．．．隔離層
70．．．隔離區域
71．．．井
72．．．基材
78,79．．．隔離層
80．．．連接通孔
82．．．埋氧化物層
88．．．隔離植入物
89．．．絕緣體上覆矽層
90．．．通道連接
92．．．基材隔離層
93．．．導電井；並聯電流傳導區域
94．．．緩衝層
95．．．電流傳導區域
96．．．障壁層
97．．．隔離區域
100．．．氮化鎵電晶體裝置；通孔
101．．．井區域
102．．．基材
103．．．緩衝層
104．．．裝置層
105,107,108,110．．．接頭
106,109．．．接頭；閘極；閘極結構
111．．．抑制區域
120．．．連接通孔
121．．．絕緣體上覆矽層
122．．．基材
123．．．緩衝層
124．．．裝置層
125．．．汲極接頭
126,128．．．閘極結構
127,129．．．源極接頭
130．．．埋氧化物層
131．．．隔離植入物；基材
132．．．基材隔離區域；基材隔離層
133．．．導電井；並聯電流傳導區域
134．．．緩衝層
135．．．第一電流傳導區域；主要通道
136．．．障壁層
137,138,141,142．．．接頭
140．．．通道連接
143．．．隔離區域
144．．．背障壁層
145．．．金屬通道連接
200．．．氮化鎵電晶體裝置；通孔
201．．．井
202．．．基材；井
203．．．緩衝層
204．．．裝置層
205．．．汲極接頭
206．．．源極接頭
207．．．閘極結構
208．．．閘極墊
209．．．金屬線路
210．．．隔離區域
211．．．導電井；閘極井
212．．．通孔
221．．．井
222．．．通孔
223．．．埋氧化物層
224．．．絕緣體上覆矽層
225．．．導電區域
226．．．隧道區域
227．．．通孔
228．．．背通道區域
230．．．通孔
231．．．通孔；區域
232,232B．．．歐姆區域
240．．．隔離結構
241．．．矽場效電晶體井
242．．．矽場效電晶體汲極；接頭
243．．．矽閘極結構；閘極
243B．．．閘極結構
244．．．連接；場效電晶體源極
250．．．低摻雜耗竭區
251．．．井
260．．．高k介電材料
260B．．．高k介電體
300．．．氮化鎵電晶體裝置；第一通孔
301．．．井
302．．．基材
304．．．裝置層
305．．．歐姆井
306．．．汲極接頭
307．．．第二通孔
308．．．源極接頭
400．．．氮化鎵電晶體裝置；通孔連接
401．．．集極區域；井
466．．．氮化鎵汲極
468．．．氮化鎵源極
469．．．氮化鎵閘極
470．．．井；射極區域
471．．．雙極基極接頭
472．．．雙極汲極接頭
473,474．．．通孔連接；通孔
500．．．半導體裝置
600．．．半導體裝置
700．．．半導體裝置
800．．．半導體裝置
900．．．半導體裝置
920,930．．．模擬
940,950．．．電流傳導路徑
1000．．．積體半導體裝置
1100．．．積體裝置
1200．．．積體半導體裝置
1300．．．積體半導體裝置
1400．．．積體半導體裝置
1500．．．積體半導體裝置；單一基材
1501,1504,1507,1510．．．通孔
1502,1505,1508,1511．．．植入區域
1503,1506,1509,1512．．．主動裝置區域
1551,1552,1553,1554．．．半導體裝置
1600．．．積體半導體裝置
1601-1608．．．通孔
1610,1620．．．主動區域
1651,1652．．．半導體裝置
1800．．．積體氮化鎵半導體裝置
1900．．．積體氮化鎵半導體裝置
2000．．．積體氮化鎵半導體主動裝置
2100．．．積體氮化鎵半導體主動裝置
2200．．．積體氮化鎵半導體主動裝置
2200B．．．積體氮化鎵半導體主動裝置
2300．．．積體氮化鎵/矽半導體裝置
2400．．．積體氮化鎵/矽半導體裝置
2500．．．積體氮化鎵/矽半導體裝置
2500B．．．裝置
2600．．．氮化鎵電晶體裝置
2700．．．積體氮化鎵半導體主動裝置
第1圖顯示一習知氮化鎵電晶體裝置之橫截面圖。
第2圖顯示使用一穿過晶圓通孔之一習知氮化鎵電晶體裝置之橫截面圖。
第3圖顯示使用一基材連接通孔之一習知氮化鎵電晶體裝置之橫截面圖。
第4A圖顯示依據本發明之一第一實施例形成之一電晶體裝置之橫截面圖。
第4B-4G圖顯示用以形成第4A圖之電晶體裝置之一程序。
第5圖顯示依據一第二實施例形成之一電晶體裝置之橫截面圖。
第6圖顯示依據一第三實施例形成之一電晶體裝置之橫截面圖。
第7A圖顯示依據本發明之一第四實施例形成之一電晶體裝置之橫截面圖。
第7B-7G圖顯示用以形成第7A圖之電晶體裝置之一程序。
第8圖顯示依據一第五實施例形成之一電晶體裝置之橫截面圖。
第9A-C圖顯示依據一第六實施例形成之一電晶體裝置之橫截面圖。
第10圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第11圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第12圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第13圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第14圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第15圖顯示依據在此所述之實施例之一積體半導體裝置的上下圖。
第16圖顯示依據在此所述之實施例之一積體半導體裝置的上下圖。
第17圖顯示依據在此所述之實施例之多數積體半導體裝置的示意圖。
第18圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第19圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第20圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第21圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第22A圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第22B圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第23圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第24圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第25A圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第25B圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
第26圖顯示依據在此所述之實施例之一電晶體裝置的橫截面圖。
第27圖顯示依據在此所述之實施例之一積體半導體裝置的橫截面圖。
50．．．連接通孔
51．．．導電井
52．．．基材
53．．．緩衝層
54．．．裝置層
55,56．．．接頭
57．．．閘極結構
400．．．氮化鎵電晶體裝置

Claims (15)

  1. 一種電晶體裝置，包含：一基材；至少一緩衝層，其包含一化合物半導體材料並形成在該基材上方；一裝置層，其包括一電流傳導區域並形成在該至少一緩衝層上方；一源極接頭及一汲極接頭，其形成在該裝置層之一頂表面上；一導電井，其形成在該基材中，且設在該源極接頭及該汲極接頭兩者下方，其中該導電井以至少一偏極性與該基材呈電氣隔離，使得在該源極接頭及該汲極接頭下方的一電位係獨立於該基材的一電位；及一導電通孔，其自該裝置中之頂表面延伸穿過該裝置層及該緩衝層以刺穿且端接於該導電井內，且電氣連接該源極接頭與該導電井，其中該汲極接頭在電位上係獨立於該基材的一背側。
  2. 如申請專利範圍第1項之電晶體裝置，其中該基材包含以下至少一者：矽；一經蝕刻開口，其在該裝置層中且該等源極及汲極接頭之間；一閘極結構，其至少部分地形成在該經蝕刻開口 內；及一背通道區域，其用以累積係形成在該導電區域與一第二導電區域之間的多數電子。
  3. 如申請專利範圍第1項之電晶體裝置，更包含：多數導電井；一閘極結構，其形成在該裝置層上之該源極接頭與該汲極接頭之間，其中該等多數導電井形成一PIN型二極體，且其中各別導電井係與該等源極及汲極接頭呈電氣連接。
  4. 如申請專利範圍第1項之電晶體裝置，更包含：多數導電井；一閘極結構，其形成在該裝置層上之該源極接頭與該汲極接頭之間，其中該等多數導電井形成一連串之P-N二極體，且其中各別導電井係與該等源極及汲極接頭及該閘極結構中之一者呈電氣連接。
  5. 如申請專利範圍第4項之電晶體裝置，其中在該等連串之P-N二極體中之交錯P-N二極體包括一隧道接面。
  6. 如申請專利範圍第1項之電晶體裝置，更包含係形成在該基材與該導電井之間的多數導電層，其中該等多數導電層具有多數交錯摻雜極性。
  7. 如申請專利範圍第1項之電晶體裝置，更包含：一在該裝置層中之第一電流傳導區域；一在該導電井中之第二電流傳導區域；及 一通道連接，其延伸穿過該等緩衝層，並且連接該等第一與第二電流傳導區域。
  8. 如申請專利範圍第1項之電晶體裝置，其中該電晶體裝置是一積體電路之一部份，且該積體電路包含多數電晶體裝置。
  9. 如申請專利範圍第8項之電晶體裝置，其中該積體電路包含係用於各電晶體裝置之多數各別電流傳導區域，其中該等多數各別電流傳導區域係藉由多數隔離結構來互相隔離。
  10. 如申請專利範圍第9項之電晶體裝置，其中該等隔離結構包含多數二極體，該等二極體形成在一電流傳導層內以便分開該等各別電流傳導區域，且該等二極體包含係具有一第一摻雜極性的多數植入導電區域、以及係具有一第二摻雜極性的多數通道區域。
  11. 如申請專利範圍第1項之電晶體裝置，更包含：一經蝕刻開口，其在該裝置層中且在該等源極與汲極接頭之間；一閘極結構，其至少部份地形成在該經蝕刻開口內；及一背通道區域，用以累積形成在該導電區域與一第二導電區域之間的多數電子，其中該等源極及汲極接頭係通過該緩衝層而各自與該導電井呈電性連接。
  12. 一種形成一電晶體裝置之方法，該方法包含： 提供一基材，該基材具有一電位；形成一導電井於該基材中，其中該導電井以至少一偏極性與該基材呈電氣隔離；在該基材及該導電井上方形成至少一緩衝層；在該緩衝層上形成一裝置層，該裝置層包括一電流傳導區域；在該裝置層之一頂表面上形成一源極接頭及一汲極接頭，且該等接頭位在該基材中之該導電井上方；形成一導電通孔，該導電通孔自該裝置中之頂表面延伸穿過該裝置層及該緩衝層以刺穿且端接於該導電井內，並且電氣連接該源極接頭與該導電井，使得在該源極接頭及該汲極接頭下方的一電位係獨立於該基材之電位，且該汲極接頭在電位上係獨立於該基材的一背側。
  13. 如申請專利範圍第12項之方法，更包含以下步驟以形成一隔離結構於該導電井中：將一氧化障壁材料沈積在該導電井上方；在該障壁材料上方形成一光阻圖案之界定；移除在該光阻圖案之多數暴露區域中的該氧化障壁材料；剝除該光阻圖案；及藉由將該導電井之多數暴露部份暴露於高溫蒸氣，來向下氧化該等暴露部份至絕緣體上覆矽晶圓之一埋氧化物層。
  14. 如申請專利範圍第12項之方法，更包含以下步驟以形成一隔離結構於該導電井中：沈積一植入障壁材料；在該障壁材料上方形成一光阻圖案之界定；移除在該光阻圖案之多數暴露區域中的該植入障壁材料；剝除該光阻圖案及植入障壁材料；及以高溫退火該導電區域。
  15. 如申請專利範圍第12項之方法，更包含：在該基材上形成係包含多數電晶體裝置之一積體裝置；及形成係對應於各別電晶體裝置之多數導電井，其中各導電井係以至少一偏極性與該基材呈電氣隔離；且電氣隔離該等各別電晶體裝置。
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